TW525283B - Semiconductor circuit device and its manufacturing method - Google Patents

Semiconductor circuit device and its manufacturing method Download PDF

Info

Publication number
TW525283B
TW525283B TW090110588A TW90110588A TW525283B TW 525283 B TW525283 B TW 525283B TW 090110588 A TW090110588 A TW 090110588A TW 90110588 A TW90110588 A TW 90110588A TW 525283 B TW525283 B TW 525283B
Authority
TW
Taiwan
Prior art keywords
semiconductor circuit
substrate
circuit element
scope
connection portion
Prior art date
Application number
TW090110588A
Other languages
English (en)
Inventor
Tomohiko Edura
Junichi Suzuki
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Application granted granted Critical
Publication of TW525283B publication Critical patent/TW525283B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05553Shape in top view being rectangular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Description

525283 7 5 8 9pif . doc/ 0 0 8 A7
經濟部智慧財產局員工消費合作社印制衣 本發明主張日本專利申請案號2000-148044之優先 權,其申請日爲西元2000年5月19日,其內容在此〜倂 做爲參考。 本發明是有關於一種具有半導體電路之半導體電路 兀件。本發明特別是有關於一種半導體電路元件及其製造 方法,其具有電性連接笔包括於*該半導體電路元件內之該 半導體電路之連接部份。 最近’在尚度整合半導體電路元件之領域中係發生 高度硏究與發展。然而,將元件與半導體電路導線之尺寸 減小係幾乎已達瓶頸。因而,需要增加在基板之面積內之 電路面積。 第1圖顯示傳統半導體電路元件20之上視圖。半導 體電路元件20具有:連接部份4〇,導線5〇與在基板74 之上表面上之半導體電路60。半導體電路60係經由導線 5〇而電性連接至連接部份40,導線50係由如鋁之材質所 形成。 連接部份40與半導體電路60係位於如第1圖所示 之半導體電路元件20之基板74之相同上表面上。因而, 係困難於增加由半導體電路所佔面積對半導體電路元件20 之整體面積之比率。甚至,金線係用以將連接部份40連 接至位於半導體電路元件20外側之導體。寄生元件,如 包括於金線中之電容,係造成導電性之損失,因而使得半 導體電路元件之電性設計變得困難。 因而,本發明的目的就是在提供一種半導體電路元 4 裝-----Γ---訂---------線. C請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公髮) 525283 7 5 8 9pif . doc/008 A7 經濟部智慧財產局員工消費合作社印製 B7 五、發明說明(1 ) 件與其製造方法,其能克服習知技術之缺點。可將獨立項 中所描述之合倂來達成上述與其他目的。附屬項更定義本 發明之優點與範例。 根據本發明之第一觀點,一種半導體電路元件係包 括:一基底;一半導體電路,形成於該基底之上表面上; 以及一連接部份,其形成於該基底之一側表面上,且該連 接部份係電性連接至該半導體電路。 該連接部份具有位於該基底之該上表面上之一上部 份。該連接部份之該上部份係電性連接至該半導體電路。 該連接部份具有形成於一凹槽上之一下部份,該凹槽係形 成於該基底之該側表面上。該連接部份更具有位於該基底 之該上表面上之一上部份;以及該連接部份之該上部份係 電性連接至該半導體電路。 該下部份係形成於該凹槽之整個表面上。該下部份 係形成於該凹槽之部份表面上。該下部份係形成於面對該 基底之該上部份之底表面上。該凹槽係由一底表面通過該 基底之一頂表面而形成於該基底之側表面上。 該連接部份之該上部份係由不同於該連接部份之該 下部份之材質所形成。該連接部份係形成於該基底之複數 個側表面上。複數個該連接部份係以既定間隔而形成於該 基底之該側表面上。該連接部份之該下部份係由金所形 成。 該半導體電路元件之該連接部份係電性連接至形成 於另一半導體電路兀件之一側表面上之另一連接部份。該 5 (請先閱讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 525283 A7 B7 7589pif·doc/〇〇8 五、發明說明(々) 凹槽具有半圓柱形。該凹槽具有半圓錐形。該上部份之面 積係大於接觸至該上部份之該下部份之面積。 根據本發明之第二觀點’一種半導體電路元件係包 括:一第一半導體電路元件,其包括:一第一基底;一第 一半導體電路,形成於該第一基底之上表面上;以及一第 一連接部份,其形成於該第一基底之一側表面上,且該第 一^連接部份係電性連接至目亥弟一半導體電路;以及一第一 半導體電路元件,其包括:一第二基底;一第二半導體電 路,形成於該第二基底之上表面上;以及一第二連接部份’ 其形成於該第二基底之一側表面上’且該第二連接部份係 電性連接至該第二半導體電路;其中:該第一連接部份與 該第二連接部份係彼此電性連接。 該第一半導體電路元件之該第一基底之該側表面與 該第二半導體電路元件之該第二基底之該側表面係彼此接 觸,使得該第一連接部份與該第二連接部份係彼此電性連 接。 該第一連接部份係形成於位於該第一基底之該側表 面內之一第一凹槽上;該第二連接部份係形成於位於該第 二基底之該側表面內之一第二凹槽上;以及當該第一連接 部份與該第二連接部份係彼此接觸時’該第一凹槽與該第 二凹槽係由一導電材質所塡滿。 該第一基底具有一下凹部份,其中安置有該第二半 導體電路元件,且該第一連接部份係形成於該下凹部份之 一側表面上;以及該第一半導體電路元件之該第一連接部 6 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經齊郎智慧財產局員X.消費合作社印製 經齊邨智慧財產局員工消費合作社印製 525283 7589pif.d〇c/〇〇8 A7 ____ B7 五、發明說明) 份與該第二半導體電路元件之該第二連接部份係彼此電性 連接。 根據本發明之第三觀點,一種製造一半導體電路元 件之方法係包括:形成一第一連接部份於一基底之一上表 面上;形成一孔洞,其該基底之一底表面通過該上表面, 使得面對於該上表面之該孔洞之一尾端係由該第一連接部 份所覆蓋;藉由形成一導電材質於該孔洞之一表面與面對 該孔洞之該第一連接部份之一底表面上而形成一第二連接 部份;以及切割該基底,使得該第一連接部份與該第二連 接部份之一部份係沿著該基底之一切割表面而露出。 形成該孔洞係形成該孔洞於半圓柱形。形成該孔洞 係形成該孔洞於半圓錐形。形成該第一連接部份係形成該 第一連接部份使得該第一連接部份之面積變得大於接觸於 該第一連接部份之該第二連接部份之面積。 本發明之目的並未必要地描述本發明之所有必要特 徵。本發明也可爲上述特徵之副合倂。爲讓本發明之上述 目的、特徵、和優點能更明顯易懂,下文特舉一較佳實施 例,並配合所附圖式,作詳細說明如下: 圖式之簡單說明: 第1圖繪示傳統半導體電路元件20之上視圖。 第2圖繪示本發明之較佳實施例之半導體電路元件1〇 之上視圖。 第3A與3B圖顯示形成於基板70之側表面72a上之 連接部份30之架構。 7 ^^長尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) I ·ϋ n I n I an ·ϋ ϋ ϋ 1 n m n ϋ ·ϋ n ·ϋ ϋ am s · ϋ n an 11 (請先閱讀背面之注意事項再填寫本頁} 525283 A7 B7 7589pif.doc/008 五、發明說明(f) 第4圖顯示連接部份30之架構之另一實施例。 第5A與5B圖顯示連接部份30之架構之另一實施 例。 第6圖顯示具有複數個半導體電路元件10a,10b,10c 與l〇d之複合半導體電路元件100。 第7A與7B圖顯示複合半導體電路元件之另一實施 例之平面架構圖。 第8A與8B圖顯示連接部份30a與30b之剖面圖。 第9A〜9E圖顯示第2與3圖中所示之半導體電路元 件10之製程。 標號說明: 10、10a、10b、10c、10d、10e、10f :半導體電路元件 20 :半導體電路元件 30、30a,30b,30c、30d、30e、30f :連接部份 32、32a、32b、32e :凹槽 34、34a、34b :下部份 36、36a、36b :上部份 38 :導電材質 40 :連接部份 50、50a,50b,50c、50d、50e ··導線 60、60a,60b,60c、60d、60e :半導體電路 70、70a,70b,70c、70d、70e ··基底 72a,72b,72c 與 72d :側表面 74、74a :上表面 8 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ------------^^装--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 525283 A7
7 5 8 9p i f . doc /0 0 8
五、發明說明(G 76 :下表面 78 :孔洞部份 80 :阻抗層 82 :氧化膜 84 :孔洞 88 :切割線 90 :第一連接部份 92 :第二連接部份 94 :底表面 1〇〇 :複合半導體電路元件 150 :下凹部份 較佳實施例 本發明將根據較佳實施例而描述,其非用以限制本 發明之範圍’而只是舉例本發明。實施例中所描述之所有 特廠與其合倂對本發明而言非屬必要。 第2圖顯示本發明之實施例之半導體電路元件1〇之 上視圖。半導體電路兀件10具有基底7〇,半導體電路6〇, 連接部份30與導線50。半導體電路60係形成於基底7〇 之上表面74上。連接部份30係形成於基底7〇之側表面 72a,72b,72c與72d上。連接部份3〇係經由導線5〇而 電性連接至包括於半導體電路60中之半導體元件,導線50 係由如鋁之材質所形成。 連接部份30係較好位於基底70之複數側表面之一 個側表面上。在本實施例中,連接部份30係形成於基底70 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) i I I I I I I 訂·! 111!· 經濟部智慧財產局員工消費合作社印製 525283 A7 B7 7 5 8 9p i f . doc/0 0 8 五、發明說明(7 ) 之側表面72a,72b,72c與72d上。 甚至’複數個連接部份30係以所需之既定間隔而形 成於基底70之各側表面上。比如,連接部份30可以從側 表面72a至側表面72d之固定間隔而排列於基底70之側 表面72上,如第2圖所示。甚至,連接部份30可以對各 側表面72a〜72d之不同間隔而排列於基底70之側表面 72a〜72d 上。 較好是,連接部份30係排列於基底70之側表面上’ 使得,當此兩不同半導體電路元件10之各側表面係彼此 接觸時,位於兩個不同半導體電路元件10內之此兩不同 基底70之各側表面上之連接部份30係彼此接觸。 第3圖顯示形成於基底70之側表面72a上之連接部 份30之架構。 第3A圖顯示形成於基底7〇之側表面72a上之連接 部份30之架構。在此例中,凹槽32係形成於基底70之 側表面72a上。凹槽32係較好將側表面72之側表面由上 表面74切割至基底70之下表面76而形成。 在另一實施例中,凹槽32係可由將基底70之側表 面72由上表面74切割至位於上表面74與基底7〇之下表 面76間之位置而形成。同樣,凹槽32可由將基底70之 側表面72由下表面76切割至位於上表面74與基底70之 下表面76間之位置而形成。甚至,凹槽32可由將基底7〇 之側表面72a由位於上表面74與基底70之下表面76間 之第一位置切割至位於上表面74與基底70之下表面76 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) --------訂·!--— ιί 經濟部智慧財產局員工消費合作社印製 525283 7589pif.doc/〇〇8 A7 ___— B7 五、發明說明(?) 間之第二位置而形成。 凹槽32可具有半圓柱或半圓錐形。甚至,凹槽32 可具有多邊形或多錐形。 如第3A圖所示,連接部份30之上表面係露出於基 底70之上表面74上。同樣,導線50係電性連接至連接 部份30之上表面。甚至,導線50可電性連接至位於基底 7〇內之連接部份30之上表面與下表面間之區域。甚至, 導線50可電性連接至連接部份30之下表面。 在第3A圖中,連接部份30係由電鍍導電材質於凹 槽32之整個表面上而形成。連接部份30係由如金之導電 材質所形成。在另一實施例中,連接部份30可由塡滿導 電材質於凹槽32內部而形成。 第3B圖顯示形成於基底70之側表面72a上之連接 部份30之架構之另一實施例。在此實施例中,凹槽32係 形成於基底70之側表面72a上。然而,凹槽32可具有半 圓柱或半圓錐形。甚至,凹槽32可具有多邊形或多錐形。 連接部份30具有上部份36與下部份34。上部份36 係形成於基底70之上表面74上。下部份34係形成於位 於基底70之側表面72a上之凹槽32上。連接部份3〇之 上部份36係電性連接至連接部份3〇之下部份34。特別是, 連接部份30之上部份36係電性連接至連接部份3〇之下 部份34之頂表面。上部份36之面積係大於接觸至上部份 36之下部份34之頂表面之面積。 藉由使得上部份36位於下部份34上,連接部份3〇 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) (請先閱讀背面之注意事項再填寫本頁)
--------訂---------線I 525283 A7 B7 7589pif.doc/008 五、發明說明(q) 可確實地i接至導線50。因而,連接部份30可確實地電 性連接至半導體電路60。 (請先閱讀背面之注意事項再填寫本頁) 導線50係電性連接至連接部份30之上部份36。連 接部份30之上部份36係藉由導線50而電性連接至位於 如第2圖所示之半導體電路60內之半導體元件。 在第3B圖中,連接部份30之下部份34係由電鍍導 電材質於凹槽32之整個表面與面對下部份34之上部份36 之整個底表面而形成。 在另一實施例中,下部份34係藉由塡滿導電材質於 凹槽32中而形成。連接部份30之下部份34係由如金之 導電材質而形成。連接部份30之上部份36係也由導電材 質而形成。上部份36可由不同於下部份34之材質而形成。 上部份36可由相同於下部份34之材質而形成。 第4圖顯示連接部份30之架構之另一實施例。在第 4圖中,連接部份30之上部份36接觸至連接部份30之下 部份34之上表面與側面。此架構除了上部份36之架構外 係相同於第3B圖之架構。 淫齊郢智慧材轰局員X.消費合阼fi印製 第5A與5B圖顯示連接部份30之架構之另一實施 例。在第5A圖中,連接部份30係形成於凹槽32之部份 表面上。在第5B圖中,連接部份30之下部份34係形成 於面對於下部份34之上部份36之整個底表面上。然而, 連接部份30之下部份34可形成於面對於下部份34之上 部份36之部份底表面上。此架構除了下部份34之架構外 係相同於第3B圖之架構。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 525283 A7 B7 經齊邹智慧財產局員工消費合作社印製 7589pif.doc/〇〇8 五、發明說明((b) 第6圖顯示具有複數個半導體電路元件10a,10b,10c 與l〇d之複合半導體電路元件100之架構。各半導體電路 元件10a,10b,10c與10d具有連接部份30a,30b,30c 與30d,其分別位於基底70a,70b,70c與70d上。連接 部份30a〜30d可具有第3〜第5圖所描述之架構之一。 半導體電路元件l〇a具有位於基底70a之上表面上之 半導體電路60a與位於基底70a之兩側表面上之連接部份 30a。包括於半導體電路60a中之半導體元件係經由導線50a 而電性連接至連接部份30a。 半導體電路元件10b,10c與10d具有相同於半導體 電路元件l〇a之架構。半導體電路元件i〇a〜i〇d具有與第 2圖中之半導體電路元件10之相同或相似架構。在第6圖 中,複合半導體電路元件100具有四個半導體電路元件 10a〜10d。然而,在其他實施例中,複合半導體電路元件1〇〇 可具有兩個半導體電路元件10或更多個。 各半導體電路元件10a,l〇b,10c與10d之各側面, 其彼此相鄰,係彼此接觸。因而,彼此相鄰之半導體電路 元件10a,10b,10c與l〇d係藉由各連接部份30a〜30d而 彼此電性連接。比如,半導體電路元件l〇a之連接部份3〇a 係電性連接至半導體電路元件l〇b之連接部份30b,如第 ό圖所示。甚至,半導體電路元件10a之連接部份3〇a係 電性連接至半導體電路元件10d之連接部份30d。然而, 彼此相鄰之所有半導體電路元件l〇a,l〇b,10c與l〇d係 未必要彼此電性連接。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
525283 A7 7 5 8 9p i f . doc /0 0 8 五、發明說明(〔() 各半導體電路元件1〇a,l〇b,i〇C與i〇d較好具有相 同形狀。然而’複合半導體電路元件100可具有彼此形狀 不同之半導體電路元件10a,1〇b,1〇〇與1〇d。 第7A圖顯示具有半導體電路元件i〇e與i〇f之複合 半導體電路元件1〇〇之架構之另一實施例。第7B圖顯示 複合半導體電路兀件100之架構之剖面圖。半導體電路元 件l〇e具有連接部份30e。半導體電路元件1〇f具有連接 部份30f。連接部份30e與3〇f可具有由第3圖〜第5圖所 描敘之架構之一。 如第7B圖所示,半導體電路元件1〇e具有凹槽3k 與位於其上表面上之下凹部份150。半導體電路元件l〇f 係位於半導體電路元件10e之下凹部份150內部。 半導體電路元件l〇e具有位於基底70e之上表面上之 半導體電路60e與位於基70e之側面上之連接部份30e。 包括於半導體電路60e中之半導體元件與連接部份30e係 藉由導線50e而彼此電性連接。半導體電路元件l〇e之半 導體電路60e與半導體電路元件10f之半導體電路60f係 彼此電性連接。甚至,半導體電路元件l〇e與l〇f之各側 面係彼此接觸。 在第7A與7B圖中,複合半導體電路元件1〇〇具有 兩個半導體電路元件10e與l〇f。然而,複合半導體電路 元件100可具有三個半導體電路元件10或更多,且各半 導體電路元件10具有位於其側表面上之連接部份30。比 如,半導體電路元件10e可具有位於上表面上之複數個下 --------^-----1— (請先閱讀背面之注意事項再填寫本頁) 座齋郢皆i材轰笱員二消費合阼fi印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) 525283 A7 7589pif.doc/008 五、發明說明(LV) 凹部份150,且具有連接部份於其側面上之半導體電路元 件10f可位於半導體電路元件l〇e之各下凹部份內側。 (請先閱讀背面之注意事項再填寫本頁) 第8A與8B圖顯示,當各半導體電路元件1〇a與半 導體電路元件10b之側面彼此接觸時,彼此電性連接之連 接部份30a與30b之剖面圖。 第8A圖顯示彼此接觸之連接部份30a與30b之剖面 圖。連接部份30a與30b具有相同於第3B圖所解釋之連 接部份30之架構。 連接部份30a之上部份36a係形成於基底70a之上表 面74a上。上部份36a係藉由導線50a而電性連接至包含 於半導體電路60a內之半導體元件(未示出)。相似地,連 接部份30b之上部份36b係形成於基底70a之上表面74a 上。上部份36b係藉由導線50b而電性連接至包含於半導 體電路60b內之半導體元件(未示出)。連接部份3〇a之下 部份34a與連接部份30b之下部份34b係形成於凹槽32a 與凹槽32b上,其係形成於各基底7〇a與7〇b之側面上。 經濟邹智慧財產局員工消費合作社印製 在第8A與8B圖中,各基底70a與70b之側面72a 與72b係彼此接觸。因而,連接部份3〇a與3〇b係彼此電 性連接。特別是,連接部份30a之上部份36a之側面與連 接部份30b之上部份36b之側面係彼此接觸,且彼此電性 連接。 甚至’下部份34a之一部份,其位於連接部份30a之 側面之相同面,與下部份34b之一部份,其位於連接部份 30b之側面之相同面,係彼此接觸,且彼此電性連接。上 15 本紙張尺度適用中國國家標準(CNS)A4規格(21〇 X 297公爱) 525283 A7 B7 7589pif.d〇c/008 五、發明說明((> ) 部份36a與36b,以及下部份34a與34b係較好彼此接觸, 且彼此電性連接。然而,上部份36a與36b或下部份34a 與34b之組合中之任何一個係可彼此接觸,且彼此電性連 (請先閱讀背面之注意事項再填寫本頁) 接。 孔洞部份78係藉由凹槽32a與32b而形成於基底70a 與70b之底表面76a與76b上。孔洞部份78係由下部份34a 與34b所覆蓋。 第8B圖顯示連接部份30a與30b之架構之另一實施 例之剖面圖。導電材質38係塡入於由連接部份30a與30b 之凹槽32a與32b所形成之孔洞部份78之整個表面上。 然而,非導電材質之其他材質也可塡入於孔洞部份78中。 甚至,導電材質38係較好塡入孔洞部份78之整個 表面上,如第8B圖所示。然而,導電材質38可塡入孔洞 部份78之一部份。藉由將導電材質38塡入孔洞部份78, 可增加連接部份30a與30b之機械可靠度與電性可靠度。 第9A〜9E圖顯示第2圖與第3圖中之半導體電路元 件10之製程。 如第9A圖所示,第一連接部份90係形成於基底70 之上表面74上。第一連接部份90係由如鋁之導電材質所 形成。甚至,第一連接部份90係經由導線50a與50b而 連接至形成於基底70之上表面74上之半導體電路內含之 半導體元件(未示出)。導線50a與50b係形成於基底70之 上表面74上。 其/人’基底70係往上翻轉’如第9B圖所示。接著, 本紙張尺度適用中國國家標準(CNS)A4規格(21〇 X 297公爱) 經齊部智慧財產局員工消費合作社印製 525283 7589pif.doc/008 A7 ------------ B7 五、發明說明(丨w) 孔洞84係將基底70從底表面76往上表面74餓刻,直到 第一連接部份90之底表面94之一部分露出爲止。因爲第 一連接部份90係形成於基底70之上表面74上,孔洞84 之底端係由第一連接部份90所覆蓋。較好是,阻抗層80 係預先形成於基底70之底表面76上,除了要軸刻成孔洞 84之區域外。濕蝕刻係用以形成第9圖之孔洞84。然而, 也可用乾蝕刻來形成孔洞84。 其次,如第9C圖所示,氧化膜82係形成於孔洞84 之表面上。接著,第二連接部份92係由將如金之導電材 質,利用如電鍍等方法,而附著至孔洞84之表面與第一 連接部份90之後表面94而形成。在此實施例中,第二連 接部份92係形成於氧化膜82之表面上與第一連接部份90 之底表面94上,氧化膜82係形成於基底7〇之蝕刻後區 域之側壁上。氧化膜82係較好形成爲,使得如金之導電 材質並不進入至基底70之內部。接著,第8B圖中之阻抗 層80係由基底70之底表面76移除。 其次,如第9D圖所示,基底70係沿著切割線88而 切割,以分割成半導體電路元件l〇a與1 Ob。切割線88較 好是本質上橫跨孔洞84之中心。因此,第一連接部份90 與第二連接部份92係露出於切割面,其由將基底70沿著 切割線88來切割而形成。藉由上述過程,可製造具有第3B 圖與8A圖所解釋之連接部份30a與30b之半導體電路元 件 l〇a 與 l〇b 。 第9E圖顯示由第9A〜9D圖所解釋之方法所製造之 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) --------------------訂---------線· (請先閱讀背面之注意事項再填寫本頁) 525283 A7 B7 7589pif .doc/008 五、發明說明((¢) 半導體電路元件10a之架構。 半導體電路元件l〇a具有位於基底70a之上表面74a 上之連接部份30a之上部份36a °將第一連接部份90切割 將形成連接部份30a之上部份36a°甚至’半導體電路元 件l〇a具有位於基底70a之側表面72a上之連接部份30a 之下部份34a。基底7〇a之側表面72a係由將基底70沿著 切割線88切割所露出之切割面。連接部份30a之下部份34a 係由將第二連接部份92沿著切割線88切割而形成。 在此,如第9E圖所示,連接部份30a之上部份36a 係較好藉由導線5〇a而連接至半導體電路60a內之半導體 元件。甚至,連接部份3〇a之下部份34a係較好形成於氧 化膜82a之表面上。 由上述可得知,本實施例之半導體電路元件可增加 在半導體電路元件上之半導體電路之面積。甚至,本實施 例之半導體電路元件可減少會造成導電性損失之導線內之 寄生元件,如電容。 綜上所述,雖然本發明已以較佳實施例揭露如上, 然其並非用以限定本發明’任何熟習此技藝者,在不脫離 本發明之精神和範圍內’當可作各種之更動與潤飾,因此 本發明之保護範圍當視後附之申請專利範圍所界定者爲 準。 尺度適用中國國家標準(CNS)A4規格(2iG x 297公髮) -------- --------------------訂---------線 (請先閱讀背面之注音心事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製

Claims (1)

  1. 525283 經濟部智慧財產局員工消費合作社印« 方年J月條正 修正日期:民國91年27日 · Β8 7589pi f1.doc/015 〗ns叫號宁g责宣甲丨範園修正D8 六、申請專利範圍 1· 一種半導體電路元件,包括·· 一基底; 一半導體電路,形成於該基底之上表面上j中該半 請 先 閱 讀 背 意 事 項 再* 訂 如申請專利範圍第1_項所述之半導體電路元件,其中: 該連接部份更具有位於該基底之該上表面上之一上部 以及 該連接部份之該上部份係電性連接至該半導體電路。 如申請專利範圍第1__項所述之半導體電路元件,其中 該下部份係形成於該凹槽之整個表面上。 6·如申請專利範圍第項所述之半導體電路元件,其中 該下部份係形成於該凹槽之部份表面上。 L 如申請專利範圍第^項所述之半導體電路元件,其中 該下部份係形成於面對該基底之該上部份之底表面上.。 岂如申請專利範圍第υ頁所述之半導體電路元件,其中 該凹槽係由一底表面通過該基底之一頂表面而形成於該基 線 本紙張尺度適用中國國家標準(CNS)A4規格(2〗0 X 297公釐〉 525283 7589pif1.doc/015 MM 9011QSRR m申請專利範圍修 A8B8C8D8 國 民 期 日 正 修 年: 六、申請專利範圍 底之側表面上。 9·如申請專利範圍第L項所述之半導體電路元件,其中 該連接部份之該上部份係由與不同於該連接部份之該下部 份之材質所形成。 如申請專利範圍第1項所述之半導體電路元件,其中 該連接部份係形成於該基底之複數個側表面上。 Π·如申請專利範i第1項所述之半導體電路元件,其中 複數個該連接部份係以既定間隔而形成於該基底之該側表 面上。 12.如申請專利範圍第1_項所述之半導體電路元件,其中 該連接部份之該下部份係由金所形成。 11·如申請專利範圍第1項所述之半導體電路元件,其中 該半導體電路元件之該連接部份係電性連接至形成於另一 半導體電路元件之一側表面上之另一連接部份。 14. 如申請專利範圍第1_項所述之半導體電路元件,其中 該凹槽具有半圓柱形。 15. 如申請專利範圍第L項所述之半導體電路元件,其中 該凹槽具有半圓錐形。 經濟部智慧財產局員工消費合作社印« 16. 如申請專利範圍第1_項所述之半導體電路元件,其中 該上部份之面積係大於接觸至該上部份之該下部份之面 積。 11. 一種半導體電路元件,包括: 一第一半導體電路元件,其包括: 一第一基底; 20 本紙張尺度適用中國西家標準(CNS)A4規格(210 x297公釐) 525283 7589pifl.doc/015 爲第90Π 號由諸亩糾節園修正 A8 B8 C8 D8 修TFH期:民蔵I 9Ί年6月27日 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 一第一半導體電路,形成於該第一基底之上表面 上;以及 一第一連接部份,其形成於該第一基底之一側表 面上,且該第一連接部份係電性連接至該第一半導體電路; 以及 一第二半導體電路元件,其包括: 一第二基底; 一第二半導體電路,形成於該第二基底之上表面 上;以及 一第二連接部份,其形成於該第二基底之一側表 面上,且該第二連接部份係電性連接至該第二半導體電路; 其中: 該第一連接部份與該第二連接部份係彼此電性連接。 11*如申請專利範圍第17項所述之半導體雷路元件,其 中:該第一半導體電路元件之該第一基底之該側表面與該 第二半導體電路元件之該第二基底之該側表面係彼此接 觸,使得該第一連接部份與該第二連接部份係彼此電性連 接。 11·如申請專利範圍第項所述之半導體電路元件,其 中: 該第一連接部份係形成於位於該第一基底之該側表面 內之一第一凹槽上; 該第二連接部份係形成於位於該第二基底之該側表面 內之一第二凹槽上; 21 本紙張尺度適用中Θ S家標準(CNS)A4規格(210 X 297公爱) --------^---------$Ι^Γ (請先閱讀背面之注意事項再填寫本頁) 525283 A8 B8 C8 圍修正D8
    •民國91年6月27日 ^589p i f1. doc/〇15 -9011Q5RR 六、申請專利範圍 — 當該第一連接部份與該第=連接部份係彼此接觸時, 該第一凹槽與該第二凹槽係由一導電材質所塡滿。 20, 中 如申請專利範圍第17_項所述之半導體電路元件,其 δ亥第一基底具有一下凹部份,其中安置有該第二半導 體電路元件,且該第一連接部份係形成於該下凹部份之一 側表面上;以及 · 第二半 請 先 閱 讀 背 之 注 意 事 項 再 該第一半導體電路元件之該第一連接. 導體電路元件之該第二連接部份係彼此電性連接。 社·一種製造一半導體電路元件之方法,包括·· . 形成一第一連接部份於一基底之一上表面上; 叮 形成一孔洞,其該基底之一底表面通過該上表面,使 得面對於該上表面之該孔洞之一尾端係由該第一連接部份 所覆蓋; 藉由形成一導電材質於該孔洞之一表面與面對該孔洞 之該第一連接部份之一底表面上而形成一第二連接部份; 以及 蛵濟部智慧財產局貝工消費合作社印製 切割該基底,使得該第一連接部份與該第二連接部份 之一部份係沿著該基底之一切割表面而露出。 如申請專利範圍第11_項所述之方法,其中形成該孔 '洞係形成該孔洞於半圓柱形。 β 如申請專利範圍第項所述之方法,其中形成該孔 涧係形成該孔洞於半圓錐形。 其中形成該第 24·如申請專利範圍第21項所述之方法 22 卜紙張尺度適用中圉國家標準(CNS)A4規格(210 x 297公爱) 經濟部智慧財產局員工消費合作社印製 3 2 525283 as 7589pi f1.doc/015 B8 (J8 爲第901 10588號申請專利範圍修正D8 修正日期:民國91年6月27日 六、申請專利範圍 一連接部份係形成該第一連接部份使得該第一連接部份之 面積變得大於接觸於該第一連接部份之該第二連接部份之 面積。 本紙張尺度適用中國0家標準(CNS)A4規格(210 X 297公釐〉
TW090110588A 2000-05-19 2001-05-03 Semiconductor circuit device and its manufacturing method TW525283B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000148044A JP2001332579A (ja) 2000-05-19 2000-05-19 半導体回路装置及びその製造方法

Publications (1)

Publication Number Publication Date
TW525283B true TW525283B (en) 2003-03-21

Family

ID=18654140

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090110588A TW525283B (en) 2000-05-19 2001-05-03 Semiconductor circuit device and its manufacturing method

Country Status (6)

Country Link
US (1) US20010045663A1 (zh)
JP (1) JP2001332579A (zh)
KR (1) KR20010105285A (zh)
CN (1) CN1325139A (zh)
DE (1) DE10125750A1 (zh)
TW (1) TW525283B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4532807B2 (ja) * 2000-04-12 2010-08-25 シチズンホールディングス株式会社 メッキ用共通電極線
JP4535904B2 (ja) * 2005-02-22 2010-09-01 株式会社リコー 半導体装置の製造方法
JP5218087B2 (ja) * 2009-01-19 2013-06-26 三菱電機株式会社 半導体装置
KR101918608B1 (ko) 2012-02-28 2018-11-14 삼성전자 주식회사 반도체 패키지
JP5952032B2 (ja) * 2012-03-07 2016-07-13 新光電気工業株式会社 配線基板及び配線基板の製造方法

Also Published As

Publication number Publication date
CN1325139A (zh) 2001-12-05
DE10125750A1 (de) 2001-11-29
JP2001332579A (ja) 2001-11-30
KR20010105285A (ko) 2001-11-28
US20010045663A1 (en) 2001-11-29

Similar Documents

Publication Publication Date Title
TW381328B (en) Dual substrate package assembly for being electrically coupled to a conducting member
TW493361B (en) Printed circuit board electrical interconnects
TW525283B (en) Semiconductor circuit device and its manufacturing method
TW439162B (en) An integrated circuit package
JP3560599B2 (ja) 電子回路装置
TW391063B (en) Wiring structure for semiconductor element and method for forming the same
JPH04226044A (ja) 集積回路の実装装置
TW200423485A (en) A PCB joint structure and manufacturing method thereof
TW436938B (en) Semiconductor device and method of manufacturing the same
KR20160137546A (ko) 전도성 특징부들이 동일 평면상에 있는 가요성 회로 및 그것을 제조하는 방법
JP5361314B2 (ja) 多層配線基板及びプローブカード
JPS63213301A (ja) 印刷抵抗体付プリント配線板
CN208521923U (zh) 封装基板及包含该封装基板的集成电路封装体
TW421860B (en) Semiconductor device
JP2003508833A (ja) 集積回路および伝送コイルを有するデータ記憶媒体
CN208093553U (zh) 封装基板及包含该封装基板的集成电路封装体
JP2009026044A (ja) Rf−idメディア及びその製造方法
CN208093554U (zh) 封装基板及包含该封装基板的集成电路封装体
CN205882216U (zh) 一种usb‑a插头
JPH113955A (ja) 半導体チップ搭載ボード
JP3024943B2 (ja) Qfpプラスチック表面実装半導体電力装置
JP2002040051A (ja) プローブカード
TW515069B (en) Lead frame structure
JPH0557119B2 (zh)
JPS60177580A (ja) コネクタ装置