TW522764B - Power layout structure on host bridge chip substrate and motherboard - Google Patents

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522764 五、發明說明（1) 發明背景 本發明係關於一種主橋晶片基板（Substrate)與主機 板（Motherboard)上電源的佈局方法及其結構’且特別是 關於四層的主橋晶片基板與主機板上電源的佈局結構，以 使得主橋晶片能夠穩定地在高速元件所需的頻率下操作。 隨著科技的快速發展，電腦的操作速度越來越快速， 以Intel公司的Pent ium 4為例，其CPU匯流排已可達到 5 3 2MHz(133MHzx 4)。而相對地，主橋晶片亦必須在其他 匯流排上提供更高的速度來與主橋晶片所連接的周邊裝置 聯繫’而這些匯流排包括333MH z的記憶體匯流排（1 6 6 Μ Η z χ 2)、528MHz的 AGP匯流排（66ΜΗζχ 8)以及 528MHz主次橋 間匯流排（6 6ΜΗζχ 8)。在設計主橋晶片時，除了需達到上 述的高速運作外，主橋晶片基板以及主機板的佈局也必須 能夠使得上述元件能夠穩定的運作。在主橋基板以及主機 $的電路佈局設計上，通常會有些基本的設計程序需要遵 丨寸。舉例來說’為了穩定訊號層上的訊號品質，在主橋基 |板以及主機板上必須提供一層接地層相鄰於訊號層，使得 I所有訊號層上的訊號皆可參考到接地層。 t a S知在主橋晶片基板以及主機板的佈局方式往往在訊 扣^考上產生一些問題。第1圖所繪示為習知技術中主機 | :主橋晶片基板的電路佈局，其由上而下依序為頂部訊 知曰11接地層1 2、電源層1 3、以及底部焊接層1 4。在習 ^的主機板以及主橋基板的佈局方面，所有的訊號幾乎都 曰佈局於頂部訊號層11，使得訊號線皆可參考到接地層 ^522764 五、發明說明（2) 1 2。另一方面，透過對電源層1 3進行佈局盥八 (Part it i〇n)即可提供各種不同的電源。此外刀割 片基板上的底部焊接層丨4除了可提供焊球，在主橋晶 上的元件外，少部分較不需要考慮到訊泸口 =接至主機板 佈局在底部焊接層14上。然而在主橋晶；：：的線路亦可 (例如1GHz以上）的操作速度時，由於相關二=^南頻率 消耗更多的功率，0此主橋晶片基板以：機：2面將 相當重要，而電源佈局更是最重要的課題。機板的佈局便 請參照第2圖，其所繪示為習知主機板 2〇〇^ ；33^^ 割情況f描繪在第2圖中。此外，第2圖中亦插繪曰許多刀 塾’而這些焊塾係位於頂部訊號層1 1，並透過導通孔 m連電源層&應注意的是，焊墊的排列k需根據 主械板上相關元件的位置來決定。至於主橋晶片基板則透 過排列於底部焊接層丨4的焊球與主機板上的焊墊相連，以 使主橋晶片可取得相關工作電壓並進行工作。 第2圖復包含複數個工作連結區。cpu工作連結區2 〇 i 丨代表主橋晶片與cpuit接之焊墊所在的區域，其包含與cpu 聯繫的訊號焊墊外，還包括少許的接地焊墊（黑色實心圓 |點）以及CPU電源焊墊（標示” τ”者）；而CPU電源環2〇1A即代 丨表主橋晶片的電源環（Power Ring)中，屬；^ CPU工作連結 區20 1、並與CPU電源焊墊相接之部分。此外，記憶體工作 連結區2 0 2代表主橋晶片與記憶體連接之焊墊所在區域， 這些焊墊中除了與記憶體（例如SDRAM)聯繫的訊號焊墊之 522764 五、發明說明（3) 外，還包括少許的接地焊墊以及記憶體電源蟬墊示” Μ 者）；而記憶體電源環202Α即代表主橋晶片的電源^中'， 屬於記憶體工作連結區202、並與記憶體電源焊墊相連之 $分。再者，次橋工作連結區203代表主橋晶片與次橋連 Ϊίί墊所在的區域，這些焊墊中除了與次橋聯繫的訊號 %墊外’還包括少許的接地焊塾以及次橋電源焊塾（標示 /者而次橋電源環2〇3綱代表主橋晶片的電源環中， 屬於次橋工作連結區2 〇 3、並與次橋電源焊墊相接之邱 分。至於AGP工作連結區2 04代表主橋晶片與AGp裝置連接 ===所在的區域，這些焊墊中除了與AGp裳置聯繫的訊 土、外，還包括少許的接地焊塾以及AGP電源焊墊（標示 A者）；而AGP電源環2〇4A則代表主橋晶片的電源環中， 屬於AGP工作連結區204、並與AGp電源焊墊相接之部分。 至f電路佈局20 0之最中心部分係接地焊墊區2〇6。應注意 的是，第2圖中的接地焊墊以及訊號焊墊係分別以黑色實 心圓點20 7與白色鏤空圓點20 8來表示。 習知的電源層1 3雖以第2圖的佈局進行平面分割，然 2實際上’分割後的電源平面卻無法全部被使用。舉例而 ^ :區域205描繪CPU工作連結區201實際上所使用的電源 路徑。由於電源路徑2〇5係由cpu工作連結區2〇1之一側切 |入’因此在CPU工作連結區201兩端的電感值的分布將不平 均’於疋將產生電源電壓不穩定的情形。易言之，遠離電 丨源路控20 5的CPU電感值會較高，而較接近電源路徑2〇 5處 的電感值會較低，於是使電源電壓便不太穩定。此外，由
第7頁 522764 五、發明說明（4) 第2圖的電源佈局可知，電源環201 A、2 0 2A、2 0 3A、4 2 0 4 A在電源層1 3上的寬度佈局不甚均勻，例如由區域 或2 0 2C所指出之區域即包含粗細不均或形成缺角的現 而這些區域的電感值會較高。於是在高速操作時，電 1 3往往不能即時的提供電流，因此在電源層丨3就會產 常大的接地/反彈（Ground/Bounce)效應，導致整個高 號的不穩定，並進而使整個系統無法正常動.作。 主要目的在於提出一種主機板之佈局結 機板的佈局’以在局速的操作譬境下， 、以及減少接地/反彈效應之目的。 另一目的在於提出一種主橋晶片之基板 四層主橋基板的佈局，用以提供較大覆 接地層，以使主橋晶片在高逮的^作$ 應。 較佳實施例之四層主機板中， ^ 你在佈局 訊號層與底部焊接層上，進行電源環及 =缺而該處的第二層與第三層則ϋ為 成唬層、電源環與電源路徑皆 電源的焊墊/焊球則排列於電源環以及 區域，而電源路徑的兩側則配置接地 /烊球，用以做電源環的電位參 在與CPU以及AGP相連接的電源佈局上 2 0 2B 象， 源層 生非 頻訊 發明目 本 經由對 供應穩 本 丨結構， 積的電 穩定的 在 晶片處 路徑的 層，以 接地層 i路徑所 I i接的接 源傳輸 的及概述 發明之 四層主 定電源 發明之 經由對 源層與 電源供 本發明 之頂部 澍稱佈 使所有 。作為 通過的 地焊墊 品質。 構， 達成 佈局 蓋面 仍有丨 主橋 電源· 接地 考到 t源 端相 卜電 係將 522764 五、發明說明（5) 電源路徑佈局於該區的中央，進而與對應的電源環相接， 除了能使電源路徑兩側的電感值得以相對稱，以使電壓降 縮小、進而提供較穩定的電流、而能穩定地進行高速操作 之外，亦較不會產生嚴重的接地/反彈效應。此外，主機 板與次橋以及繪圖模組的佈局，則’是將相對應的電源焊墊 /焊球皆配置於電源路徑的方式來佈局。 在本發明較佳實施例中，係於主橋晶片基板的第三層 與底層皆依據主機板的佈局，用以進行繪圖模組、CPU、 記憶體、次橋、AGP之電源佈局，同時亦提供數量更多的 導通孔（V i a )以佈局在電源層與接地層間。在主橋晶片基 板頂層上，係將接地電源環配置於基板内環；外環則進行 繪圖模組電源環之佈局；内、外環之間則進行CPU電源 環、記憶體電源環、次橋電源環、AGP電源環之佈局，而 主橋晶片基板頂層則透過導通孔，以與主橋晶片基板的第 三層與底層相連。至於在電路佈局中散落分布的繪圖模組 電源焊墊，則可透過佈局於主橋晶片基板外側的繪圖模組 電源環而產生連接，用以取得所需的工作電壓。 在本發明較佳實施例中，為控制電源的傳輸品質，焊 球大小與焊球間距將同時縮小進而產生數量更多的焊球， |並將電源焊球佈局於電源環所佈局的途徑中，用以將所有 |的電源焊球儘可能集中在一起，並在電源焊球的兩側提供 I接地焊球。 圖式標號說明
第9頁 522764 五、發明說明（6) 1 1 :頂部訊號層； 1 2 :接地層； 1 3 :電源層； 1 4 :底部焊接層； 2 0 0 :習知技術之電路佈局； 201、301 : CPU工作連結區； 201A、301A、301A’、5 04A: CPU電源環； 2 0 2、3 0 2 :記憶體工作連結區； 2 0 2A、3 0 2A、3 0 2A’、5 0 4B:記憶體電源環； 2 0 2 B、2 0 2 C :記憶體電源環之缺角； 2 0 3、3 0 3 :次橋工作連結區； 2 04、3 04 : AGP工作連結區； 2 0 3A、30 3A、3 0 3A’、504C:次橋電源環； 2 04A、3 04A、3 04A’、5 04D: AGP 電源環； 2 05 : CPU工作連結區實際上使用的電源路徑； 2 0 6、3 0 6 :接地焊墊區； | 207、307:接地焊墊； 208、308:訊號焊墊； 、30 0 :本發明之電路佈局；
30 IB: CPU電源路徑； |3 02B、302B’、30 2C、302C’：記憶體電源路徑 I 30 3B、30 3B’ ：次橋電源路徑； 丨304B、304B’ ： AGP電源路徑； 305:繪圖模組工作連結區；
第10頁 522764 五、發明說明（7) 305A、305A’、，50 3 ··繪圖模組電源環 3 0 5 B :繪圖模組電源路徑； ^ 3 0 7B:接地焊墊； 、 4 0 0 ··本發明之主機板與…。％r 5 0 0 ·•本發明之主橋基板頂部佈局； 5 0 1 :晶粒；5 0 2 :接地電源環； ，•及 600 :本發明主橋晶片基板第三層鱼 6 02A〜602E:繪圖模組電源路徑。” a電源佈局 發明詳 首 機板中 的電路 與底部 !訊號層 i連結以 的。此 亦根據 $透過 晶片取 在 接之焊 焊墊外 ”ΤΠ者： 細說明 先請參閱第3圖，其描絡力士& ，用以佈局主橋晶 佈局3 0 0平面圖，盆亦以、°卩讯唬層與底部焊接層 烊接層的電源佈局、形。廇表二主機θ板頂部訊號層 與底部烊接；的雷调德& w /思的疋，主機板頂部 擴大電源你iϋ電佈需透過導通孔（via)產生 外，第3Η由。面積，進而達到提供穩定電源的目 主機繪，多焊塾，而這些焊墊的排列 排列於底位置來決定。而主橋晶片基板 得相關工作i f曰的焊球與主機板相連，以使主摘 第3圖中作Γ電壓並進行工作。 墊所在的區^工作連結區301代表主橋晶片與CPU達 ，還包括Z域’這些焊墊中除了與CPU聯繫的訊號 > ;而CPU^、、許m的接地焊塾以及cpu電源焊球（標示 源環即代表主橋的電源環（Power Ring) 522764 五、發明說明（8) 中’屬於CPU工作連結區301、且與CPU電源焊墊相連之部 分。CPU電源路徑301騰佈局於CPU工作連結區301的中 央，其一端與CPU電源環301 A連接，另一端則與CPU相連。 記憶體工作連結區3 〇 2代表主橋晶片與記憶體連接之焊墊 所在的區域，這些焊墊中除了記憶體電源焊墊（標示，,M ” 者）’還包含與記憶體聯繫的訊號焊墊與少許的接地焊 塾’而記憶體電源環3 0 2 A即代表主橋的電源ί裒中，屬於記 憶體工作連結區3 0 2、且與記憶體電源焊墊相接之部分。 此外’記憶體電源路徑3 0 2 β與3 0 2 C亦分別與記憶體電源環 3 0 2 Α以及記憶體（未顯示）相連。次橋工作連結區3 0 3代表 主橋晶片與次橋連接之電源焊墊所在的區域，而這些次橋 電源焊塾（標示” V”者）則全部安置於次橋電源環3〇3Α與次 ^電源路徑30 3Β中。至於次橋電源環3034代表主橋的電源 袠f、屬於次橋工作連結區3 〇 3、且與次橋電源焊墊相接 之j为。AGP工作連結區304代表主橋晶片與AGP裝置連接 ，，墊所在的區域，這些焊墊中除了 AGP電源焊墊（標示 UjA者）外，還包含與AGP裝置聯繫的訊號焊墊與少許的接 =，=及AGP電源焊墊；而AGp電源環3〇4A即代表主橋的 、鱼、:，屬於AGP工作連結區304、且與AGP電源焊墊相 ^ »卩分。AGP電源路徑304B亦佈局於AGp工作連結區3〇4
i匯=Ϊ 一端與APG電源環304鍵接，另一端則連往AGP 與1圖#&繪/^。繪圖，組工作連結區3〇5代表主橋晶片 雷、^ :勒且連接之電源焊墊所在的區域，而這些綠圖模組 電源焊塾（標示”D"者）則全部安置於繪圖模組電源環/〇5a
第12頁 522764 五、發明說明（9) 與繪圖模組電源路徑3 〇 5 8中~。至於繪圖模組電源環3 〇 5人代 表主橋的電源環中，屬於繪圖模組工作連結區3 0 5、且與 繪圖模組電源焊墊相接之部分。至於接地焊墊區3 0 6則集 中於整個電路佈局30 0的中心處，而上述電源環301A〜305A 則圍繞在接地焊墊區3 0 6之周圍。同樣地，在區域3 01〜3 0 5、丨 中的接地焊墊以及訊號焊墊亦分別以黑色實心圓點30 7與 白色鏤空圓點30 8來表示。此外，電源路徑3016、3023與 3 0 2C、3 0 3 ' 3 04B、3 0 5的兩側更佈局一些接地焊墊，作為 電源路徑之參考。應注意的是，主橋晶片可依據其是否支 援繪圖模組，而決定是否啟動繪圖模組工作連結區305。 例如當主橋晶片不支援繪圖功能時，繪圖模組工作連結區 丨 30 5將不作用；相反的，當主橋晶片支援繪圖功能時，則 丨 繪圖模組將於電源焊球所提供之電壓下工作，並經由繪圖 Ί 模組工作連結區30 5的訊號焊墊傳遞訊號。 | 由第3圖的電源佈局可知，電源路徑30^與3〇4Β係佈 局在CPU工作連結區301與AGP工作連結區3 04之中央，而非 | 丨如習知技術般，係佈局於CPU工作連結區301或AGP工作連 i 結區304之一側，進而與電源環相接。因此對cpu工作連結 | 區3 0 1 (或AGP工作連結區3 0 4 )而言，由於電源路徑3 0 1 B (或 3 0 4 B )係佈局在工作連結區之中央，不僅電源路徑3 〇丨B (或 |304Β)兩侧的電感值相對稱，而且因電源路徑(或 |304Β)至CPU工作連結區301(或AGP工作連結區3〇4)邊緣的 丨電壓降較習知技術小，所以在操作上亦較習知技術穩定。 再者，由301A、3 0 2A、303A、304A、3〇5撕組成之電源環
第13頁 522764 五、發明說明（ίο) 在電源佈局上相當均勺，介和#而 ^ 大，於是可提供較m 電感值落差不 你日t x ^的電",l，並可穩定地進行高速操 作，且杈=會^生嚴重的接地/反彈效應。 # &二v ί ^在本發明較佳實施例中，係將電源路徑 佈局在β己憶體作連結區302的兩側，而非如cPU工作連結 區301或AGP工作連結區3〇4般，係將電源路徑3〇1缺3〇4β 佈局於整個X作連結區的中&。這麼做的原 =連㈣3〇2代表主橋與記憶體連接之料/焊球所^的 ，1，而記憶體（例如SDRAM)往往包含兩個電源端，因此 本叙明在佈局上係針對這兩個電源端分別佈局 302B與30 20以使整個記憶體工作連結區（亦即記原隐^工 作連結區3 0 2 )之電感值不致產生太大落差。 心 接下來請參閱第4圖，其描繪本發明較佳實施 於主機板頂部訊號層與底部焊接層中進行電路佈局，以 主橋晶片得以與cpu連接之電路佈局平面示意圖4〇〇，其係 4處士理器（搭配於478 s〇cket)為例做說、 月。應庄思的疋，只有在主機板佈局主橋基板與的區 I域内，頂部訊號層與底部焊接層之電源佈局需如第4圖之 |所示，而第二層與第三層則規劃為接地層，至於主" |餘的地方仍以習知的四層方式來進行佈局，亦即以由上^ 丨下為訊號層-接地層-電源層-焊接層的方式進行佈局。由 於弟4圖的佈局係依據intei penHum 4處理5|之° 山 ΠΠ ,丨丄L心 心現裕而屋 生’ 口此在本發明之電源佈局下，將提供該處 電源傳輸品質。 里益敢好的
第14頁 522764 五、發明說明（11) 由於電源環與主柊曰
少往往會影響電源傳二ΐ板間導通孔（Via)的數量過 出相應的解決途徑。主由:貝本發明亦針對上述問題提 板佈局主橋晶片之面=路佈局能方便進行’可在主機 面積不變），同時將焊積情況下（例如電路佈局3 0 0的 小，藉以獲得數量與間距（Ball_ wtch)縮 球大小為37. 5ram x =知球/以νΐΑ Ρ4χ266為例，其焊 總數為841個（29 x 2叼=“球間距為1· 27mm，而焊球 %mm、# Μ Μ % 若將焊球縮小為35_ X X 34)之焊球3 a妙減為lmm時，將可獲得總數為1156個（34 4X„球。當费”在焊球體積與間距縮小之同時，所 搭配的焊塾面積盘間拓介p左 J ^ ^ 增加後，可被設定為電：明㈣，當焊球數量 技術多，因此在電路=焊球之數量可較習知 :昇電源傳輸品I。局將更為靈活，所以可進一步提 L第5圖描繪本發明較佳實施例中’主橋基板頂層的電 =佈局500平面示意圖，而第6圖則描繪本發明較佳實施例 中，主橋基板第三層與底層電源佈局6〇〇之平面示意圖。 接下來對主橋晶片基板的佈局做進_步的說明。 在第5圖中，主橋晶片基板頂層的内環包含接地電源 環（Ground ring)502之佈局，其被安排在晶粒（Die)5〇1之 丨外圍。此外，在主橋晶片基板頂層之外環則進行繪圖模組 丨電源環（V D D ) 5 0 3的電源佈局’而在接地電源環5 〇 2盘％圖 丨模組電源環503之間則進行CPU電源環504A、記憶體電源環 504B、次橋電源環504C、AGP電源環5〇4D的佈局。而在第6
第15頁 522764 五、發明說明（12) 圖的電路佈局6 0 0中，除了包含可分別與第3圖之電源路徑 301B、3 0 2B、3 0 2C、3 0 3B、3 04B、3 0 5B相連接之 CPU電源 路徑301B’、記憶體電源路徑3 0 2B’與3 0 2C’、次橋電源路 徑3 0 3B’、AGP電源路徑304B’、以及繪圖模組電源路徑 3 0 5B’外，尚包含可分別與第3圖電源環301 A、30 2A、 303八、304八、305八相連結之0?11電源環301八’、記憶體電源 環3 0 2A’、次橋電源環303A’、AGP電源環304A’、以及繪圖 晶片組電源環30 5A’。此外，第6圖之佈局尚包含可透過導 通孔與第5圖之繪圖模組電源環50 3相連之繪圖模組電源路 徑 602A、 602B、 602C、 602D、 602E。 應注意的是，第5〜6圖所示的電路佈局係與第3圖之佈 局相對·應，以使安置於主橋晶片基板中的主橋晶片，可經 由主橋晶片基板的電源佈局得以與主機板相連。事實上， 當主橋晶片基板與主機板相連時，由上至下的順序將為第 丨5圖所示的電路佈局500，其透過導通孔與第6圖所示的主 丨 |橋晶片基板第三層與底層電源佈局60 0相連；主橋晶片基 |板底層電源佈局則與第3圖所示的訊號層電路佈局3 〇 〇相 |連；頂部訊號層電路佈局亦透過導通孔與底部焊接層的電 路佈局相連，於是主橋晶片可在與主機板產生連接後進行 工作。電源佈局的詳細連結情形如下。 主橋晶片基板頂層之繪圖模組電源環5〇3將透過導通 子L，以與主橋晶片基板第三層與底層的繪圖模組電源路徑 02A〜602E相連（於是亦與繪圖模組電源環3〇5A，與 ! 組電源路徑305B，相連），再透過導通孔向下與主機板上的丨
第16頁 522764 五、發明說明（13) 繪圖模組工作連結區3 0 5 (包含繪圖模組電源環3 0 5 A與繪圖 模組電源路徑3 0 5 B )相接。主橋晶片基板頂層之c P U電源環 5 0 4 A亦透過導通孔’以與主橋晶片基板第三層與底層的 C P U電源環3 0 1 A ’相連，再透過導通孔向下與主機板上的 C P U電源環3 0 1 A、以及c P U電源路徑3 0 1 B相連；主橋晶片基 板頂層之記憶體電源環5 0 4 B亦透過導通孔，以與主橋晶片 基板第三層與底層的記憶體電源環3 0 2 A ’相連，再透過導 通孔向下與主機板上的記憶體電源環302A、以及記憶體電 源路徑3 0 2 B與3 0 2 C相連。主橋晶片基板頂層之次橋電源環 ； 5 04C亦透過導通孔，以與主橋晶片基板第三層與底層的次 橋電源環3 0 3 A ’相連，再透過導通孔向下與主機板上的次 I 橋電源環303A、以及次橋電源路徑303 B相連。主橋晶片基 I 板頂層之AGP電源環504D亦透過導通孔，以與主橋晶片基 \ 板第三層與底層的AGP電源環304A’相連，再透過導通孔向 | 下與主機板上的AG P電源環3 0 4 A、以及A G P電源路徑3 〇 4 B相 |連。明顯的，經由上述電路佈局之連結，主橋晶片便得以 I取得所需的工作電壓以進行其工作。 綜合以上所述，本發明所揭露之主橋晶片基板與主機 板上電源的佈局結構至少包含下列優點。首先，在^機板 的電路佈局中，將主機板的頂部訊號層與底部焊接層中辦 |加電源環與電源路猥之佈局，而頂部訊號層與底部^接^ |之電源層並透過導通孔產生連結以確保電源的穩定度，二 ' 機板第二層與第三層皆規劃成接地層，以使主機板頂部訊| 號層與底部焊接層所有的訊號與電源佈局皆可就近參考至 i
第17頁 522764 五、發明說明（14) 接地層。其次，電源路徑的兩側配置與接地端相接的接地 焊墊/焊球，用以做電源環的電位參考以提昇電源傳輸品 質。再者，主橋晶片基板則於主橋晶片基板的第三層與底 層進行繪圖模組、CPU、記憶體、次橋、AGP之電源佈局， 並透過數量更多的導通孔（V i a )進行電源路徑與電源環之 連結，以使主橋晶片能與主機般相連並取得所需的工作電 壓來進行其工作。 以上所述僅為本發明之較佳實施例而已，並非用以限 定本發明之申請專利範圍；凡其它未脫離本發明所揭示之 精神下所完成之等效改變或修飾，均應包含在下述之申請 專利範圍内。 522764 圖式簡單說明 第1圖為一剖視圖，描繪在四層印刷電路板中進行電路佈 局之示意圖； 第2圖描繪習知技術中，於主機板進行電源佈局的平面示 意圖， 第3圖描繪本發明較佳實施例中，於主機板頂部訊號層與 底部焊接層進行電路佈局之平面示意圖； 第4圖為描繪本發明較佳實施例中，於主機板頂部訊號層 與底部焊接層進行電路佈局，以使主橋晶片得以與CPU連 接之電路佈局示意圖； 第5圖描繪本發明較佳實施例中，主橋晶片基板頂層之電 源佈局的平面示意圖；及 第6圖描繪本發明較佳實施例中，主橋晶片基板第三層與 底層之電源佈局平面示意圖。
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Claims (1)

  1. 522764 六、申請專利範圍 1. 一種主機板上的主橋晶片電源佈局結構，用以使該 主橋晶片得以安置於該主機板上以進行工作，該主橋晶片 電源佈局結構包含： 第一訊號層，位於該主橋晶片電源佈局結構之最上 層，該第一訊號層包含至少一個電源佈局層； 第二訊號層，位於該主橋晶片電源佈局結構之最下 層，該第二訊號層包含至少一個電源佈局層，其中該第一 訊號層所包含之該電源佈局層與該第二訊號層所包含之該 電源佈局層相對稱； 第一參考電壓層，位於該第一訊號層之下方，用以與 一參考電壓源相接，其中該第一訊號層係參考至該第一參 :考電壓層；及 第二參考電壓層，位於該第二訊號層之上方，用以與 該參考電壓源相接，其中該第二訊號層係參考至該第二參 考電壓層。 2. 如申請專利範圍第1項之主橋晶片電源佈局結構， |其中該第一訊號層所包含之該電源佈局層，係透過導通孔 (Vi a)與相對應之該第二訊號層的該電源佈局層相連。 3. 如申請專利範圍第1項之主橋晶片電源佈局結構， I . i其中該第一訊號層包含複數個工作連結區，且每個該工作 i連結區至少包含一電源路徑。 I 4.如申請專利範圍第3項之主橋晶片電源佈局結構， ί 丨其中該第二訊號層係依據該第一訊號層佈局該工作區之方 式，用以在該第二訊號層中對稱佈局該工作區。
    第20頁 522764 六、申請專利範圍 5. 如申請專利範圍第3項之主橋晶片電源佈局結構， 其中該工作連結區所包含之電源路徑係佈局於該工作連結 區之中央。 6. 如申請專利範圍第5項之主橋晶片電源佈局結構， 其中該工作連結區係該主橋晶片與CPU或AGP裝置之連接區 域。 7. 如申請專利範圍第3項之主橋晶片電源佈局結構， 其中該工作連結區所包含之電源路徑係佈局於該工作連結 區之兩側。 8. 如申請專利範圍第7項之主橋晶片電源佈局結構， 其中該工作連結區係該主橋晶片與記憶體之連接區域。 9. 如申請專利範圍第3項之主橋晶片電源佈局結構， 其中該第一訊號層包含一次橋電源路徑，用以使該主橋晶 ί片得以與次橋晶片相連，且該第二訊號層係對應於該第一 丨訊號層佈局該次橋電源路徑之方式，用以在該第二訊號層 中對稱佈局該次橋電源路徑。 1 0.如申請專利範圍第3項之主橋晶片電源佈局結構， 其中該第一訊號層包含一繪圖模組電源路徑，用以使該主 橋晶片得以與繪圖模組晶片相連，且該第二訊號層係對應 於該第一訊號層佈局該繪圖模組電源路徑之方式，用以在 該第二訊號層中對稱佈局該繪圖模組電源路徑。 11.如申請專利範圍第3項之主橋晶片電源佈局結構， 丨其中該第一訊號層包含一參考電壓焊墊區，用以與該參考 電壓源相接，且該第二訊號層係對應於該第一訊號層佈局
    第21頁 522764 六、申請專利範圍 該參考電壓焊墊區之方式，用以在該第二訊號層中對稱佈 局一參考電壓焊球區，其中該參考電壓焊球區係與該參考 電壓源相連。 1 2 .如申請專利範圍第1 1項之主橋晶片電源佈局結 構，其中每個該電源路徑與一電源環相連，且該電源環係 安置於該主橋晶片電源佈置結構接近中央處，其中所有的 該電源環係包圍於該參考電壓焊塾區之外圍。 1 3 .如申請專利範圍第1 1項之主橋晶片電源佈局結 構，其中提供該工作連結區工作電壓之電源焊墊係佈局於 該電源路徑、以及與該電源路徑相連之該電源環上。 1 4.如申請專利範圍第3項之主橋晶片電源佈局結構， 其中該電源路徑之兩側包含複數個與該參考電壓源相連之 焊墊，用以提供該參考電壓予該電源路徑。 1 5.如申請專利範圍第1項之主橋晶片電源佈局結構， 更包含一主橋晶片基板佈局結構，其中該主橋晶片係透過 該主橋晶片基板佈局結構以與該主橋晶片電源佈局結構相 連，其中該主橋晶片基板佈局結構包含： 頂部層，包含複數個電源佈局層；及 底部層，包含複數個電源佈局層，其中每個該底部層 之該電源佈局層皆與相對應之該頂部層的該電源佈局層相 連，且每個該底部層之該電源佈局層，亦與相對應之該第 一訊號層的該電源佈局層相連，用以取得該主橋晶片所需 之工作電壓以驅使該主橋晶片進行操作。 1 6 .如申請專利範圍第1 5項之主橋晶片電源佈局結
    第22頁 522764 六、申請專利範圍 構，其中該主橋基板佈局結構中，位於該底部層上方之第 二底部層包含複數個電源佈局層，且該第二底部層之每個 該電源佈局層皆與該底部層之該電源層相對稱，其中該第 二底部層所包含的電源佈局層係透過複數個導通孔 (V i a )，以與該底部層以及該頂部層相對應之該電源佈局 層相連。 1 7.如申請專利範圍第1 5項之主橋晶片電源佈局結 構，其中該頂部層包含： 内電源佈局層，與該參考電壓源相接，其中該内電源 佈局層係安置於晶粒（D i e )之外圍； 外電源佈局層，與一繪圖模組電源環相接；及 介電源佈局層，位於該内電源佈局層與該外電源佈局 層之間，該介電源佈局層包含複數個電源環，其中每個電 源環係提供不同的工作電壓予該主橋晶片。 1 8 .如申請專利範圍第1 7項之主橋晶片電源佈局結 |構，其中該介電源佈局層包含CPU電源環、記憶體電源 i環、次橋電源環、以及AGP電源環之電源佈局層。 ! 19.如申請專利範圍第17項之主橋晶片電源佈局結 ! ί構，其中該底部層包含： I 複數個電源路徑，每個該電源路徑係與該第一訊號層 i相接；及 複數個電源環，每個該電源環係與該第一訊號層相對 應之電源環、以及與該頂部層相對應之該電源環相接。 2 0 .如申請專利範圍第1 7項之主橋晶片電源佈局結
    第23頁 522764 六、申請專利範圍 構，其中該底部層包含繪圖模組電源環，用以與該介電源 佈局層之該繪圖模組電源層相連。 2 1. —種訊號層佈局結構，係應用於主機板上之主橋 晶片電源佈局結構中，其中該主橋晶片電源佈局結構係用 以使該主橋晶片得以安置於該主機板上以進行工作，該訊 _ 號層佈局結構包含： . 複數個工作連結區，每個該工作連結區至少包含一電 源路徑，其中第一部分之該工作連結區所包含之電源路徑 係約略安置於該工作連結區之中央，且第二部分之該工作 連結區所包含之電源路徑係約略安置於該工作連結區之兩 φ 側； 參考電壓焊墊區，約略安置於該訊號層佈局結構之中 央，其中該參考電壓焊墊區所包含之電源焊墊係與一參考 - I ' 丨電壓源相連；及 丨 i 複數個電源環，安置於該參考電壓焊墊區之外圍，且 丨 ! ' I 每個該電源環至少與一個該電源路徑相連，其中每個該電 i 源環以及與該電源環相連之該電源路徑形成一電源佈局 層。 22. 如申請專利範圍第21項之訊號層佈局結構，其中 每個該電源路徑之兩側包含複數個與該參考電壓源相連之 ⑩ 焊墊，用以提供該參考電壓予該電源路徑。 i 23. 如申請專利範圍第21項之訊號層佈局結構，其中 第一部份之該工作連結區係該主橋晶片與CPU或AGP裝置之 i連接區域。 I
    第24頁 522764 六、申請專利範圍 2 4.如申請專利範圍第2 1項之訊號層佈局結構，其中 第二部分之該工作連結區係該主橋晶片與記憶體之連接區 域。 2 5 .如申請專利範圍第2 1項之訊號層佈局結構，更包 含： 一次橋電源路徑，用以使該主橋晶片得以與次橋晶片 相連；及 一繪圖模組電源路徑，用以使該主橋晶片得以與繪圖 模組晶片相連。 2 6 .如申請專利範圍第2 1項之訊號層佈局結構，更包 含一位於該主橋晶片電源佈局結構底層之底部訊號層佈局 結構，該底部訊號層佈局結構包含複數個工作連結區、複 數個電源路徑、複數個電源環、以及一參考電壓焊球區， 其中每個該電源環以及與該電源環相連之該電源路徑形成 一電源佈局層，用以提供該主橋晶片不同的工作電壓，且 i該底部訊號層佈局結構所包含之該複數個工作連結區、複 I |數個電源路徑、複數個該電源環、以及該參考電壓焊球區 i之佈局方式，係與該訊號層佈局結構所包含之該複數個工 i作連結區、複數個電源路徑、複數個電源環、以及一參考 !. I電壓焊球區的佈局方式相對稱。 2 7如申請專利範圍第2 6項之訊號層佈局結構，其中每 個該其中該訊號層佈局結構所包含之該電源佈局層，係透 過導通孔（V i a )與相對應之該底部訊號層佈局結構的該電 源佈局層相連。 522764 六、申請專利範圍 2 8 .如申請專利範圍第2 6項之訊號層佈局結構，更包 含： 第一參考電壓層，位於該訊號層佈局結構之下方，用 以與該參考電壓源相接，其中該訊號層佈局結構係參考至 該第一參考電壓層；及 · 第二參考電壓層，位於該底部訊號層佈局結構之上 . 方，用以與該參考電壓源相接，其中該底部訊號層佈局結 構係參考至該第二參考電壓層。 29. 如申請專利範圍第21項之訊號層佈局結構，其中 提供該工作連結區工作電壓之電源焊墊，係佈局於該電源 i馨 路徑、以及與該電源路徑相連之該電源環上。 30. 如申請專利範圍第21項之訊號層佈局結構，更包 | 含一主橋晶片基板佈局結構，其中該主橋晶片係透過該主 、 丨橋晶片基板佈局結構以與該主橋晶片電源佈局結構相連’ . 其中該主橋晶片基板佈局結構包含： ! 頂部層，包含複數個電源佈局層；及 i | 底部層，包含複數個電源佈局層，其中每個該底部層 I · 之該電源佈局層皆與相對應之該頂部層的該電源佈局層相 連，且每個該底部層之該電源佈局層，亦與相對應之該訊 i號層佈局結構的該電源佈局層相連，用以取得該主橋晶片 ® I所需之工作電壓以驅使該主橋晶片進行操作。 31. 如申請專利範圍第3 0項之訊號層佈局結構，其中 | 該主橋晶片基板佈局結構中，位於該底部層上方之第二底 i 部層包含複數個電源佈局層，且每個該第二底部層之該電
    第26頁 522764 六、申請專利範圍 源佈局層皆與該底部層之電源佈局層相對稱，其中該第二 底部層所包含的電源佈局層係透過複數個導通孔（V i a )， 以與該底部層以及該頂部層相對應之該電源佈局層相連。 3 2 .如申請專利範圍第3 0項之訊號層佈局結構，其中 該頂部層包含： * 内電源佈局層，與該參考電壓源相接，其中該内電源 . 佈局層係安置於晶粒（Die)之外圍； ' 外電源佈局層，與一繪圖模組電源環相接；及 | 介電源佈局層，位於該内電源佈局層與該外電源佈局 I 層之間，該介電源佈局層包含複數個電源環，其中每個電 | _ 源環係提供不同的工作電壓予該主橋晶片。 i 33. 如申請專利範圍第3 2項之訊號層佈局結構，其中 該介電源佈局層包含CPU電源環、記憶體電源環、次橋電 * 源環、以及AGP電源環之電源佈局層。 丨 ί - 34. 如申請專利範圍第3 2項之訊號層佈局結構，其中 | 該底部層包含： 複數個電源路徑，每個該電源路徑係與該訊號層佈局 結構中相對應之電源路徑相接；及 複數個電源環，每個該電源環係與該訊號層佈局結構 中相對應之電源環、以及與該頂部層相對應之該電源環相 ® 接。 3 5 .如申請專利範圍第3 2項之訊號層佈局結構，其中 該底部層包含繪圖模組電源環，用以與該介電源佈局層之 i 該繪圖模組電源層相連。
    第27頁 522764 六、申請專利範圍 3 6. —種主橋晶片基板佈局結構，用以提供一主橋晶 片與一主機板上之主橋晶片電源佈局結構之相連機制，該 主橋晶片電源佈局結構係用以使該主橋晶片得以安置於該 主機板上以進行工作，其中該主橋晶片基板佈局結構包 含·· 頂部層，包含複數個電源佈局層； 底部層，包含複數個電源佈局層，其中每個該底部層 之該電源佈局層皆與相對應之該頂部層的該電源佈局層相 連，且每個該底部層之該電源佈局層，亦與相對應之該訊 號層佈局結構的該電源佈局層相連，用以提供該主橋晶片 所需之工作電壓以驅使該主橋晶片進行操作；及 第二底部層，包含複數個電源佈局層，且每個該第二 底部層之該電源佈局層皆與該底部層之電源佈局層相對 稱，其中該第二底部層所包含的電源佈局層係透過複數個 導通孔（V i a )，以與該底部層以及該頂部層相對應之該電 源佈局層相連。 37.如申請專利範圍第3 6項之主橋晶片基板佈局結 i構，其中該頂部層包含： 内電源佈局層，與該參考電壓源相接，其中該内電源 |佈局層係安置於晶粒（Die)之外圍； 外電源佈局層，與一繪圖模組電源環相接；及 ί 介電源佈局層，位於該内電源佈局層與該外電源佈局 層之間，該介電源佈局層包含複數個電源環，其中每個電 i 源環係提供不同的工作電壓予該主橋晶片。
    第28頁 522764 六、申請專利範圍 3 8 ·如申請專利範圍第3 6項之主橋晶片基板佈局結 構，其中該介電源佈局層包含CPU電源環、記憶體電源 環、次橋電源環、以及AGP電源環之電源佈局層。 3 9 .如申請專利範圍第3 6項之主橋晶片基板佈局結 構，其中該底部層包含繪圖模組電源環，用以與該介電源 ^ 佈局層之該繪圖模組電源層相連。 ， 4 0 .如申請專利範圍第3 6項之主橋晶片基板佈局結 構，其中該底部層包含： 複數個電源路徑，每個該電源路徑係與該主橋晶片電 源佈局結構之第一訊號層相接，其中該主橋晶片電源佈局 ：_ 結構之該第一訊號層係位於該主橋晶片電源佈局結構之最 丨 上層；及 丨 複數個電源環，每個該電源環係與該主橋晶片電源佈 i 局結構之該第一訊號層相對應之電源環、以及與該頂部層 ， 相對應之該電源壞相接。 4 1.如申請專利範圍第4 0項之主橋晶片基板佈局結 構，其中該主橋晶片電源佈局結構之該第一訊號層包含： 複數個工作連結區，每個該工作連結區至少包含一電 源路徑，其中第一部分之該工作連結區所包含之電源路徑 係約略安置於該工作連結區之中央，且第二部分之之該工 ® ! 作連結區所包含之電源路徑係約略安置於該工作連結區之 i ! 兩側； 丨 參考電壓焊墊區，約略安置於該訊號層佈局結構之中 丨 央，其中該參考電壓焊墊區所包含之電源焊墊係與一參考
    第29頁 522764 六、申請專利範圍 電壓源相連； 複數個電源路徑，其中每個該電源路徑之兩側包含複 數個與該參考電壓源相連之焊墊，用以提供該參考電壓予 該電源路徑；及 複數個電源環，安置於該參考電壓焊墊區之外圍，且 每個該電源環至少與一個該電源路徑相連，其中每個該電 源環以及與該電源環相連之該電源路徑形成一電源佈局 層； 其中提供該工作連結區工作電壓之電源焊墊，係佈局 於該電源路徑、以及與該電源路徑相連之該電源環上。 4 2 .如申請專利範圍第4 1項之主橋晶片基板佈局結 構，其中第一部份之該工作連結區係該主橋晶片與CPU或 AGP裝置之連接區域，且第二部分之該工作連結區係該主 I橋晶片與記憶體之連接區域。 4 3 .如申請專利範圍第4 1項之主橋晶片基板佈局結 I構，更包含： 一次橋電源路徑，用以使該主橋晶片得以與次橋晶片 相連；及 一繪圖模組電源路徑，用以使該主橋晶片得以與繪圖 模組晶片相連。 44.如申請專利範圍第41項之主橋晶片基板佈局結 i構，更包含一位於該主橋晶片電源佈局結構底層之底部訊 號層佈局結構，該底部訊號層佈局結構包含複數個工作連 結區、複數個電源路徑、複數個電源環、以及一參考電壓
    第30頁 522764 六、申請專利範園 :球區：#中每個該電源環以及與該電源環相連之該電源 =形成：電源佈局層’用以提供該主橋晶…的工二 处^Ϊ该底部訊號層佈局結構所包含之該複數個工作連 :，I稷數個電源路徑、複數個該電源環、以及該參考電 、—2球區之佈局方式，係與該訊號層佈局結構所包含之該 Γ 一 ：：作連結區、複數個電源路徑、複數個電源環、‘ 二厂4考電壓焊球區的佈局方式相對稱，且每個該其 讯號層佈局結構所包含之該電源佈局層，係透過導^孔Μ (V1 a )與相對應之該底部訊號層佈局結構的該電源佈芦 相連。 σ臼 45·如申請專利範圍第44項之主橋晶片基板佈士 構，更包含： 口 第一參考電壓層，位於該訊號層佈局結構之 以與該參考電壓源相接，其中該訊號層佈局結丄用 該第一參考電壓層；及 “多考至 I 第一參考電壓層’位於該底部訊號層佈局於構 i方，用以與該參考電壓源相接，其中該底部訊 上 i構係參考至該第二參考電壓層。 )佈局結 I； 46.—種在主機板上的主橋晶片電源佈局結 、 !使該主橋晶片得以安置於該主機板上以進行工作，’用以 晶片電源佈局結構包含： 該主橋 第一訊號層，位於該主橋晶片電源佈局結構之 層，該第一訊號層包含複數個工作連結區、稽盤加上 徑、以及複數個電源環，其中每個該第一訊號；挪—愿路 〜增所包含之
    第31頁 522764 六、申請專利範圍 該電源環以及與該電源環相連之該電源路徑形成一電源佈 局層； 第二訊號層，位於該主橋晶片電源佈局結構之最下 層，該第二訊號層包含複數個工作連結區、複數個電源路 徑、以及複數個電源環，其中每個該第二訊號層所包含之 該電源環以及與該電源環相連之該電源路徑形成一電源佈 局層，其中該第一訊號層所包含之該電源佈局層與該第二 訊號層所包含之該電源佈局層相對稱，且該第一訊號層所 包含之該電源佈局層，係透過導通孔（V i a )與相對應之該 第二訊號層的該電源佈局層相連； 第一參考電壓層，位於該第一訊號層之下方，用以與 一參考電壓源相接，其中該第一訊號層係參考至該第一參 考電壓層；及 第二參考電壓層，位於該第二訊號層之上方，用以與 該參考電壓源相接，其中該第二訊號層係參考至該第二參 考電壓層。 47.如申請專利範圍第46項之主橋晶片電源佈局結 構，其中每個該工作連結區至少包含複數個該電源路徑之 一者。 4 8 .如申請專利範圍第4 7項之主橋晶片電源佈局結 構，其中該第二訊號層係依據該第一訊號層佈局該工作區 之方式，用以在該第二訊號層中對稱佈局該工作區。 4 9 .如申請專利範圍第4 7項之主橋晶片電源佈局結
    第32頁 522764 六、申請專利範圍 構，其中該工作連結區所包含之該電源路徑係佈局於該工 作連結區之中央。 50. 如申請專利範圍第4 9項之主橋晶片電源佈局結 構，其中該工作連結區係該主橋晶片與CPU或AGP裝置之連 接區域。 51. 如申請專利範圍第4 9項之主橋晶片電源佈局結 | 構，其中該工作連結區所包含之該電源路徑係佈局於該工 i 作連結區之兩側。 ί 52. 如申請專利範圍第51項之主橋晶片電源佈局結 I 構，其中該工作連結區係該主橋晶片與記憶體之連接區 | 域。 5 3 .如申請專利範圍第4 9項之主橋晶片電源佈局結 構，其中該第一訊號層包含： 丨 一次橋電源路徑，用以使該主橋晶片得以與次橋晶片 相連，且該第二訊號層係對應於該第一訊號層佈局該次橋 電源路徑之方式，用以在該第二訊號層中對稱佈局該次橋 |電源路徑；及 一繪圖模組電源路徑，用以使該主橋晶片得以與繪圖 i模組晶片相連，且該第二訊號層係對應於該第一訊號層佈 |局該繪圖模組電源路徑之方式，用以在該第二訊號層中對 I稱佈局該繪圖模組電源路徑。 54.如申請專利範圍第49項之主橋晶片電源佈局結 構，其中該第一訊號層包含一參考電壓焊塾區’與該參考 | 電壓源相接以提供該參考電壓，且該第二訊號層係對應於 丨
    第33頁 522764 六、申請專利範圍 該第一訊號層佈局該參考電壓焊墊區之方式，用以在該第 二訊號層中對稱佈局一參考電壓焊球區，其中該參考電壓 焊球區係與該參考電壓源相連。 5 5 .如申請專利範圍第5 4項之主橋晶片電源佈局結 構，其中每個該電源環係安置於該主橋晶片電源佈置結構 接近中央處，其中所有的該電源環係包圍於該參考電壓焊 塾區之外圍。 5 6 .如申請專利範圍第5 4項之主橋晶片電源佈局結 構，其中提供該工作連結區工作電壓之電源焊墊係佈局於 該電源路徑、以及與該電源路徑相連之該電源環上。 5 7.如申請專利範圍第4 9項之主橋晶片電源佈局結 構，其中該電源路徑之兩側包含複數個與該參考電壓源相 連之焊墊，用以提供該參考電壓予該電源路徑。 5 8 .如申請專利範圍第4 6項之主橋晶片電源佈局結 丨構，更包含一主橋晶片基板佈局結構，其中該主橋晶片係 I透過該主橋晶片基板佈局結構以與該主橋晶片電源佈局結 i構相連，其中該主橋晶片基板佈局結構包含： I ； 頂部層，包含複數個電源佈局層； 底部層，包含複數個電源佈局層，其中每個該底部層 I之該電源佈局層皆與相對應之該頂部層的該電源佈局層相 I i連，且每個該底部層之該電源佈局層，亦與相對應之該訊 1號層佈局結構的該電源佈局層相連，用以提供該主橋晶片 所需之工作電壓以驅使該主橋晶片進行操作；及 第二底部層，包含複數個電源佈局層，且每個該第二
    第34頁 522764 六、申請專利範圍 底部層之該電源佈局層皆與該底部層之電源佈局層相對 稱，其中該第二底部層所包含的電源佈局層係透過複數個 導通孔（V i a )，以與該底部層以及該頂部層相對應之該電 源佈局層相連。 5 9 .如申請專利範圍第5 8項之主橋晶片電源佈局結 構，其中該頂部層包含： 内電源佈局層，與該參考電壓源相接，其中該内電源 佈局層係安置於晶粒（D i e )之外圍； 外電源佈局層，與一繪圖模組電源環相接；及 介電源佈局層，位於該内電源佈局層與該外電源佈局 層之間，該介電源佈局層包含複數個電源環，其中每個電 源環係提供不同的工作電壓予該主橋晶片。 6 0 .如申請專利範圍第5 8項之主橋晶片電源佈局結 構，其中該介電源佈局層包含C P U電源環、記憶體電源 丨環、次橋電源環、以及AGP電源環之電源佈局層。 61.如申請專利範圍第5 8項之主橋晶片電源佈局結 |構，其中該底部層包含繪圖模組電源環，用以與該介電源 I佈局層之該繪圖模組電源層相連。 | 62.如申請專利範圍第5 8項之主橋晶片電源佈局結 丨構，其中該底部層包含： 複數個電源路徑，每個該電源路徑係與該主橋晶片電 源佈局結構之第一訊號層相接，其中該主橋晶片電源佈局 結構之該第一訊號層係位於該主橋晶片電源佈局結構之最 上層；及
    第35頁 522764 六、申請專利範圍 複數個電源環，每個該電源環係與該主橋晶片電源佈 局結構之該第一訊號層相對應之電源環、以及與該頂部層 相對應之該電源環相接。
    第36頁
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