TW520536B - Plasma processing method for working the surface of semiconductor devices - Google Patents

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Motohiko Yoshigai
Go Saito
Masamichi Sakaguchi
Hiroaki Ishimura
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Hitachi Ltd
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Description

520536 A7 B7 五、發明説明（1 ) 發明背景 本發明係關於進行半導體元件的表面加工之電漿處埋 (請先閲讀背面之注意事項再填寫本頁} 方法，特別是關於適合於氮化矽膜之蝕刻之電漿處理方法 〇 在半導體元件之加工上，利用電漿之方法廣被使用。 習知上，作爲蝕刻氮化矽膜之電漿係如U.s. Paten 5， 756, 402所揭示般地，以含氟氣之氣體爲主成 分，混合含氫氣之氣體以及含氧氣之氣體之氣體的電漿被 利用著。 發明摘要 近年來，伴隨半導體元件之高集成化，微細化成爲必 要。因此，京< 響 M〇 S (Metal Oxide Semiconductoi·:金屬 興化丰導體）兀件之閘道長之LDD (Lightly Doped Di.aiη (輕度摻雜汲極）、以下，略稱爲「L D D」） 經濟部智慧財產局員工消費合作社印製 S PAC ER蝕刻之尺寸精度變得重要。又，在近年中， 伴隨半導體兀：件之阔集成化，爲了適用S A C ( Self Alignment Contact:自我對準接觸）技術，以氮化矽膜形成 此L D D S P A C E R之方法被利用著。因此，在 L D D S P A C E R蝕刻之際，要求：在非等向性尺寸 精度好，而且與底層之係氧化膜之選擇性高之蝕刻技術。 圖8係顯示習知技術之以含氟氣氣體爲主成分而蝕刻 前述氮化矽膜之情形的試料之剖面。初期狀態如圖1 A所 示般地，在半導體基板1 〇 1上形成：以係氧化膜形成之 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -4- 經濟部智慧財產局員工消費合作社印製 520536 A7 B7 五、發明説明（2 ) 閘極氧化膜1 0 2、以多晶砂形成之聞極電極1 0 4、_ 極電極1 0 4之光罩1 0 6、以氧化砂膜形成之聞極被覆 絕緣膜1 0 3後，在其上形成氮化矽膜1 0 5。在將含氟 氣氣體當成蝕刻氣體使用之情形，雖可使對於氮化矽膜之 氧化矽膜之選擇比變大，但是如圖8所示般地，等向性變 強，在氮化矽膜1 0 5產生側面蝕刻，閘極電極1 〇 4側 面之氮化矽膜變細，尺寸加工精度變差。 本發明之目的在於提供：解決此課題，使與底層氧化 矽膜之選擇比變大之同時，可以提升氮化矽膜之尺寸加；L 精度之電漿處理方法。 爲了解決上述課題，本發明之1種形態爲：藉由以不 含氟元素之氯氣之類的鹵化元素鈾刻，防止氮化矽膜之等 向性之蝕刻，爲了抑制氧化矽膜之蝕刻速度，以混合鋁之 電漿處理之。 實施例之詳細說明 以下，依據圖1至圖5說明本發明之一實施例。 圖2係顯示適用本發明之電漿處理裝置之電漿產生部 之詳細。本實施例係作爲產生電漿之手段爲利用U H F波 與磁場之例。由U H F波電源2 0 1透過同軸電纜2 〇 2 、天線2 〇 3以及U F Η波透過窗（例如石英平板） 2〇4， UHF波被導入真空容器210。真空容器 2 1 〇之內同以石英或鋁之圓筒2 1 1覆蓋，在真空容器 2 1 〇之外周設置於真空容器2 1 〇內形成磁場之電磁線 本紙張尺度適用巾國國家樣準（CNS ) A4規格（210X297公菱） f請先閲讀背面之注意事3!再填寫本頁j -壯衣_ 訂_ -5 - 520536 A7 B7 五、發明説明（3 ) 圏2 0 5，利用磁場與U H F波之相乘作用，使之產生電 漿2 0 6之構成。直徑2 0 0 m m之試料2 0 7被設置於 試料台2 0 8上，藉由直流電源2 1 3被施加之直流電壓 ，透過電介質膜2 0 9靜電吸附前述試料2 0 7於試料台 2 0 8上。連續或週期地可以開、關之高頻電源2 1 2與 試料台2 0 8問調整用之冷媒溫度控制器2 1 5被接續在 試料台2 0 8。又，在被暴露於真空容器2 1 〇內之電獎 2 0 6之一部份或全部配置以鋁爲主成分之環。在此情形 ，兼用爲對電漿給予電位用之接地電極，面對試料台 2 0 8之側面外周設置純度高之鋁的環2 1 4。 利用上述之蝕刻裝置，在真空容器2 1 0內導入氯氣 ，藉由在真空容器210內使之產生電漿2〇6，電梁中 之氯基以及氯離子與鋁環2 1 4反應，成爲A 1 x c 1 y 之反應生成物，鋁成分被供給於電漿中。此時，使環 2 1 4成爲接地之故，在與電漿之間形成離子護套，有引 入電藥中之離t之作用之故，司以促進電獎中之活性種之 更進一步之反應。利用此氯成分與銘成分之被混合之電獎 ，蝕刻氮化矽膜，知道在使對於氧化矽膜之氮化砂膜之選 擇比（即，氮化矽膜/氧化矽膜）變大之狀態，氮化砂膜 之垂直方向之非等向性蝕刻變成可能。 圖1 A〜1 B係顯示調查加工形狀之例。在圖1 a所 示之直徑2 0 0 m m之半導體基板1 〇 ]_上形成：閘極氧 化膜1 0 2、聞極電極1 0 4、光罩1 〇 6、以氧化ί夕膜 形成之閘極被覆絕緣膜1 0 3後，在其上將氮化砂膜 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝· 訂 經濟部智慧財產局員工消費合作社印製 -6- 520536 A7 B7 五、發明説明（4 ) (請先閲讀背面之注意事項再填寫本頁) 1 0 5被形成之試料以氯氣5 0〜5 0 0 ill L /分、處理 壓力〇· 5〜50 · OPa 、UHF波之電力3〇0〜 80〇\^、高頻電源212之電力20〜1〇〇\¥，適當 化前述氯氣流量、前述處理壓力、前述高頻電力加以處理 ，如圖1 B所示般地，可以進行閘極電極1 0 4側面之氮 化矽膜之沒有纖細（沒有t 、t 1尺寸之差，或差很少） 之非等向性之加工。 如本實施例般地，將氯氣導入真空容器2 1 0，藉於 真空容器2 1 0內供給鋁成分，使對於氧化矽膜之氮化矽 膜之選擇比變高，在閘極電極側面之氮化矽膜之沒有變纖 細地可以非等向性蝕刻氮化矽膜，能夠提升氮化矽膜之尺 寸加工精度。進而，藉由處理壓力與高頻電力之調整，可 以任意調整對於氧化矽膜之氮化矽膜之選擇比。 經濟部智慧財產局員工消費合作社印製 圖3係顯示在真空容器2 1 0內使產生氯氣電漿之狀 態，於環2 1 4之有無之狀態，使高頻電力變化而調查之 例。本實施例之氯氣流量爲1 7 0 m L /分、處理壓力 3 ·〇P a 、U H F波之電力5 0〇W。圖3中，於曲線 3 a顯示無環2 1 4之狀態之氮化矽膜之蝕刻速度、於曲 線3 b顯示氧化矽膜之蝕刻速度。曲線3 c係顯示設置環 2 1 4之狀態之氮化矽膜之蝕刻速度、曲線3 d顯示氧化 矽膜之蝕刻速度。如依據此結果，在真空容器2 1 0內一 被供給鋁成分，氮化矽膜之蝕刻速度雖然無變化，但是具 有使氧化矽膜之蝕刻速度降低之效果。 此被認爲係比起藉由氮化矽膜與鋁之反應性生物之反 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) "—· -7 - 520536 A7 ____B7 五、發明説明（5 ) (請先閲讀背面之注意事項再填寫本頁) 應生成物，藉由氧化矽膜與鋁之反應性生物之反應之反應 生成物不易蒸發之故，含鋁之反應生成物附著在氧化矽膜 上，作用爲保護膜之故。 圖4 A係顯示在真空容器2 1 0使產生氯氣電漿之狀 態，於環2 1 4之有無之狀態下，使處理壓力變化而調查 之例。此實施例之氯氣氣體爲1 7 0 m L /分、U H F波 之電力500界、高頻電力70界。圖4八中，曲線4_3 係顯示無環2 1 4之狀態之氮化矽膜之蝕刻速度，曲線 4 b顯示氧化矽膜之蝕刻速度，曲線4 c係顯示設置環 2 1 4之狀態之氮化矽膜之鈾刻速度，曲線4 d顯示氧化 矽膜之蝕刻速度。如圖4 A所示般地，了解到蝕刻速度隨 著處理壓力變高，氮化矽膜' 氧化矽膜一齊降低蝕刻速度 。即，藉由增減處理壓力，可以控制反應生成物之堆積量 ，藉由提高處理壓力，在氧化矽膜上堆積很多之反應生成 物，可以使氧化矽膜之蝕刻速度降低。 經濟部智慧財產局員工消費合作社印製 圖4 B係顯示氮化矽膜與氧化矽膜之選擇比，曲線 4 e顯示無環2 1 4之狀態之選擇比，曲線4 f顯示設置 環2 1 4之狀態之選擇比，如依據此結果，於真空容器 2 1 0內一被供給鋁成分，處理壓力在0 · 5 P a以上， 可以容易控制對於氧化矽膜之氮化矽膜之選擇比。 圖5 A〜5 B係顯示在真空容器2 1 0內使產生氯氣 電漿，在設置環2 1 4之狀態下使高頻電力變化而調查之 例。此實施例之氯氣爲1 7 〇 m L /分、處理壓力1 .〇 P a 、U H F波之電力5 0 0 W。於圖5 A中，曲線5 a 本紙張尺度適财關家標準（CNS) A4規格（21GX29嫌丁 ~ 經濟部智慧財產局員工消費合作社印製 520536 A7 _B7_ 五、發明説明（6 ) 顯示氮化矽膜之鈾刻速度、曲線5 b顯示氧化砂膜之飽刻 速度。如圖5 A所示般地，了解到鈾刻速度隨著高頻電力 變低，氮化矽膜、氧化矽膜一齊降低蝕刻速度。即，藉由 增減高頻電力，可以控制氯離子之加速電壓，藉由降低高 頻電力，對氧化矽膜之反應生成物之堆積量增加，可以使 氧化矽膜之蝕刻速度更降低。 圖5 B係顯示設置環2 1 4之狀態之選擇比。如依據 此結果，於真空容器2 1 0內一被供給鋁成分，藉由調整 高頻電力，可以容易控制對於氧化矽膜之氮化矽膜之選擇 又，藉由使用週期性地開、關高頻電力之機構以調整 高頻電力之關閉時間，可以控制對氧化矽膜上之反應生成 物之堆積量，可以獲得同樣之效果。 又，本發明並不限定於上述實施例。例如在上述實施 例中，雖然於真空容器內設置以鋁爲主成分之環之狀態而 做說明，但是也可以將例如含鋁元素之氣體 (A 1 ( C I-I 3 ) 3 :二甲基銘或 A 1 C C 2 Η 5 ) 3 :二乙 基或A 1 ( C Η 3 ) 2 Η :二甲基鋁氫化物等之鋁化合物氣 體）與蝕刻氣體之氯氣一齊供給於真空容器2 1 0內。或 在與處理室之真空容器2 1 0不同之別的區域，藉由電漿 或熱處理使鋁母材氣體化，供給於真空容器2 1 〇內。 接著，參考圖6說明本發明之第2實施例。圖6係顯 示實施本發明之第2實施例用之電漿處理裝置。於本圖中 ，與圖2相同標號係顯示同一構件，省略說明。本圖與圖 本紙張尺度適用中國國家CNS) Α4規格（210Χ297公瘦j ''— -9- (請先閲讀背面之注意事項再填寫本頁〕 •訂 520536 A7 B7 五、發明説明（7 ) (請先閱讀背面之注意事項再填寫本頁) 2不同之點爲：在鋁製環2 1 4之上部設置以矽爲主成分 之環2 1 6。如圖6所示般地，在環2 1 4上設置以矽爲 主成分之環，在此情形爲2 1 6之狀悲，調查Μ彳於氧化 矽膜之氮化矽膜之選擇比。處理條件爲：氯氣1 7 0 m l /分、處理壓力3 . 0 P a 、U H F波之電力5 0 0 W、 高頻電力7 0 W，相對於無環2 1 6之狀態選擇比爲 2 2 · 〇，在設置環2 1 6之情形，可以提升選擇比至 6 5 · 9 。又，在本實施例中，雖就於真空容器內設置以 矽爲主成分之環之狀態而說明，但是其它方法，例如將含 矽元素之氣體（S 1 C 1 4 :四氯化矽等之矽化合物氣體） 直接供給於真空容器2 1 0內。或在不同於真空容器 2 1 0之別的區域藉由電漿或熱處理氣體化矽，供給於真 空容器210內亦可。 經濟部智慧財產局員工消費合作社印製 接著，藉由圖7說明本發明之第3實施例。本實施例 與前述第1實施例不同之點爲：作爲蝕刻氣體代替氯氣而 使用溴化氫氣。圖7係顯示調查於真空容器2 1 0內使產 生溴化氫氣電漿之環2 1 4之有無之高頻電力與選擇比之 關係例。本實施例之溴化氫氣流量爲2 0 0 m L /分、處 理壓力4 · 0 P a 、U H F波之電力5 0 0 W。圖7中， 曲線7 a係顯示無環2 1 4之狀態之氮化矽膜與氧化矽膜 之選擇比，點7 b係顯示設置環2 1 4之狀態之氮化矽膜 與氧化砂膜之選擇比。如依據此結果，了解到於溴化氫氣 電漿中，於真空容器2 1 0內如被供給鋁成分，具有提升 氮化矽膜與氧化矽膜之選擇比之效果。又，在使用碘氣體 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -10- 520536 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（8 ) 之情形，也可以獲得同樣之效果。 以上，在這些實施例中，雖就將環2 1 4接續於接地 之情形而敘述，但是電氣地使之浮游，使之曝露於電漿者 也可以獲得同樣之效果。 又，本發明不單在E C R電漿方式之裝置，也可以應 用於藉由反應性離子蝕刻、磁控管蝕刻、誘導耦合型電漿 蝕刻等之處理裝置之處理。 如依據本發明，在形成於半導體基板上之氧化矽膜上 之氮化矽膜之加工中，藉由電漿化含鹵素之氣體與鋁之混 合氣氛，可以使對於底層之氧化砂膜之氮化砂膜之選擇比 變大之同時，可以獲得尺寸加工精度優良之加工特性。 圖面之簡單說明 圖1 A以及1 B係說明依據本發明之第1實施例之電 漿處理方法之加工特性之試料的剖面圖。 圖2係顯示實施本發明之第1實施例用之電漿處理裝 置之構成圖。 圖3係說明本發明之效果用之一實施例，顯示在真空 容器內有無鋁之各膜的蝕刻速度與高頻電力之關係圖。 圖4 A、4 B係說明本發明之效果用之一實施例，顯 示在真空容器內有無鋁之氧化矽膜之蝕刻速度與處理壓力 /乙關係圖。 圖5 A、5 B係說明本發明之一實施例用之例，顯示 各膜之蝕刻速度與處理壓力之關係圖。 本紙張尺度適用中國國家標準（CNS )八4規格（21〇χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝- {
1T -11 - 520536 A7 B7 五、發明説明（9 ) 圖6係顯示實施本發明之第2實施例用之電獎處理裝 置之構成圖。 (請先閱讀背面之注意事項再填寫本頁) 圖7係說明本發明之第3實施例者，顯示在產生溴化 氫氣體電漿之狀態下，於真空容器內有無鋁之氮化矽膜與 氧化矽膜之選擇比之關係圖。 圖8係依據習知技術之電獎處理方法 > 力卩工夕丨青形之 例。 【標號之說明】 1 0 1 :半導體基板， 1 0 2 :閘極氧化膜， 1〇3 :閘極披覆絕緣膜， 1〇4 :閘極電極， 1 0 5 :氮化矽膜， 1〇6 :光罩， 2 0 1 : U H F波電源， 2 0 2 :同軸電纜， 經濟部智慧財產局員工消費合作社印製 2〇3 :天線， 2 0 4 : U H F波透過窗， 2 0 5 :螺線管線圈， 2 0 6 :電漿， 2 0 7 :試料， 2〇8 ··試料台， 2 0 9 :電介質膜， 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） -12 - 520536 A7 B7 五、發明説明（1〇） 0 1 2 3 4 5 6 T—I 1± 1—I 一—I r-H r—I 一—I 2 2 2 2 2 2 2 器 制 , ， ,S 器源源 度 容，電電 溫 空筒頻流，媒 真圓高直環冷環 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐） -13-

Claims (1)

  1. 520536 A8 B8 C8 D8 々、申請專利範圍2 純度鋁形成之零件，將不純物少之鋁供給於前述電漿中。 (請先閲讀背面之注意事項再填寫本頁) 8 .如申請專利範圍第1項記載之電漿處理方法，其 中於前述真空容器中，由可以供給含鋁元素之氣體之別的 區域對電獎中供給銘。 9 .如申請專利範圍第2項記載之電漿處理方法，其 中前述矽係被曝露於前述真空容器內之電漿之一部份以矽 爲主成分之材料形成，由這些之部份被供給於電漿中。 1 0 .如申請專利範圍第2項記載之電漿處理方法， 其中於前述真空容器中，由可以供給含矽元素之氣體之別 的區域對電漿中供給矽。 1 1 .如申請專利範圍第6項記載之電漿處理方法， 其中以前述鋁爲主成分之材料被設定爲真空容器內之接地 電位。 1 2 .如申請專利範圍第9項記載之電漿處理方法， 其中以前述矽爲主成分之材料被設定爲真空容器內之接地 電位。 1 3 . —種電漿處理裝置，其特徵爲： 經濟部智慧財產局員工消費合作社印製 包含：真空容器；以及 被設置於其中，使產生電漿之手段；以及 設置藉由該電漿表面被加工之試料之構成電極之試料 台；以及 於該試料台施加高頻偏壓電壓用之電源；以及 製作與含除了氟元素之鹵素氣體之混合氣氛，產生電 漿而被設置在前述試料台附近，形成電極之鋁構件； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ： -15- 520536 A8 B8 C8 D8 「、申請專利範圍3 藉由前述產生之電漿，可以選擇性蝕刻被形成在作爲 @式料之基板上之氧化砂膜上之風化砂膜。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -16 -
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3593492B2 (ja) * 2000-06-13 2004-11-24 株式会社日立製作所 プラズマ処理方法
US6678367B1 (en) * 2000-08-21 2004-01-13 SBC Properties, INC Method, system and medium for plug-and-play downloading of speed dial lists
US7988816B2 (en) 2004-06-21 2011-08-02 Tokyo Electron Limited Plasma processing apparatus and method
US7951262B2 (en) 2004-06-21 2011-05-31 Tokyo Electron Limited Plasma processing apparatus and method
US7235491B2 (en) * 2005-05-04 2007-06-26 United Microelectronics Corp. Method of manufacturing spacer
WO2013138550A1 (en) * 2012-03-15 2013-09-19 West Virginia University Plasma-chlorinated electrode and organic electronic devices using the same
JP6078419B2 (ja) * 2013-02-12 2017-02-08 株式会社日立ハイテクノロジーズ プラズマ処理装置の制御方法、プラズマ処理方法及びプラズマ処理装置
JP6772117B2 (ja) 2017-08-23 2020-10-21 株式会社日立ハイテク エッチング方法およびエッチング装置
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Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4832787A (en) * 1988-02-19 1989-05-23 International Business Machines Corporation Gas mixture and method for anisotropic selective etch of nitride
US6077384A (en) * 1994-08-11 2000-06-20 Applied Materials, Inc. Plasma reactor having an inductive antenna coupling power through a parallel plate electrode
JPH06132253A (ja) * 1992-10-15 1994-05-13 Sumitomo Metal Ind Ltd 窒化珪素膜の反応性イオンエッチング方法
US5756402A (en) 1992-12-28 1998-05-26 Kabushiki Kaisha Toshiba Method of etching silicon nitride film
JP2962181B2 (ja) * 1995-02-01 1999-10-12 ヤマハ株式会社 ドライエッチング方法及び装置
JPH10209121A (ja) * 1997-01-17 1998-08-07 Hitachi Ltd エッチング方法及びエッチング装置
US6136211A (en) * 1997-11-12 2000-10-24 Applied Materials, Inc. Self-cleaning etch process
JP3066007B2 (ja) * 1998-06-24 2000-07-17 株式会社日立製作所 プラズマ処理装置およびプラズマ処理方法
US6146954A (en) * 1998-07-21 2000-11-14 Advanced Micro Devices, Inc. Minimizing transistor size in integrated circuits
US6287974B1 (en) * 1999-06-30 2001-09-11 Lam Research Corporation Method of achieving top rounding and uniform etch depths while etching shallow trench isolation features
US6235643B1 (en) * 1999-08-10 2001-05-22 Applied Materials, Inc. Method for etching a trench having rounded top and bottom corners in a silicon substrate
US6180533B1 (en) * 1999-08-10 2001-01-30 Applied Materials, Inc. Method for etching a trench having rounded top corners in a silicon substrate
JP3593492B2 (ja) * 2000-06-13 2004-11-24 株式会社日立製作所 プラズマ処理方法

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