TW502121B - Multibit test circuit in semiconductor memory device and method thereof - Google Patents

Description

502121 A7 B7五、發明説明（1 ) 經濟部中央標準局員工消費合作社印製 發明背景 1 .發明領域 本發明係關於半導體記憶裝置，尤指一種包括多位元測 試電路及測試方法之半導體記憶裝置。 2 .相關習知技術說明 通常在半導體記憶裝置中，例如高密度動態RAM(隨機 存取記憶體），包括一多位元測試電路。此外，在多位元測 試模式中一般使用的4支輸入/輸出接腳（雖然非必需）是爲人 所熟知的，而8支輸入/輸出接腳則於一般讀取/寫入模 使用。多位元測試模式中所使用之輸入/輸出接腳應該 能少，以便同時得到複數記憶單元之失效訊息。換句話 以4支輸入/輸出接膨的使用，可以同時對1 6個記憶單 取以寫入測試資料位元至其中。然後，在相同區塊內之被寫^ 入之測試資料位元被讀出並與其它資料比較以便產生比較資 料。此比較資料被傳輸至相關的輸入/輸出接腳。因此可以 用最少的輸入/輸出接腳檢查記憶單元的失效位元。如前所 述，多位元測試可以在有限的短時間內偵測較多記憶單元的 失效位元。因此，可以以低成本快速測試動態RAM的性 能。這種多位元測試電路詳細揭露於美國第5，0 2 9，3 3 0號名

(請先閲讀背面之注意事- 寫本頁) ----tr—· 2 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 502121

B 一正一蕾 (87年9月修正頁） 五、發明説明(2 名爲「半導體記憶裝置」專利，1 9 9 1年7月2日發證給 Kajigaya 等人。 參照圖一，其中掲示一種習知之多位元測試電路。爲便 於解釋，多位元測試模式中所使用的輸入/輸出接腳將被稱 爲多位元輸入/輸出接腳。通常，在多位元測試中使用一或 更多多位元輸入/輸出接腳。此外，多位元測試可以在封包 狀態中執行或在晶圓狀態中執行。在以下的描述中，多位元 測試將於晶圓狀態中以4支輸入/輸出接腳執行，以便確保更 有效的多位元測試。

煩讀委員一X -，本银|正後是否變更原實铲"._部中央樣球局星消资合作社印装 (讀先間讀背面之注意事項再填寫本頁) 如圖一所示，一記憶單元陣列被分割爲次陣列 100，101。次陣列100交分爲區塊BLK0，BLK1，而次陣列 101又分爲區塊BLK3.BLK4。區塊BLK0-BLK3分別包括 記憶單元<：1-€4，€5-€8，(：9-<：12，及(：13-(：16，被連接至 位元線B L 1 - B L 4與字元線W L 0 - W L 3之交點。此外，用以 取代失效字元線之多餘字元線RWL0-RWL3分別被設置於 區塊B L K 0 - B L K 3的四周 '位元線B L 1 - B L 4分別連接至感 測放大器1 0 3 - 1 1 0之一端。感測放大器驅動器1 〇 3 - 1 1 0在 多位元輸入/輸出接腳TIO0，TIO2，TIO4及TI06經由位元 線BL1-BL4傳輸資料至記憶單元，及/或讀出儲存於記憶單 元之資料。感測放大器驅動器1 0 3 - 1 1 0之其它端分別連接 至翁入緩衝器1 1 5 - 1 18 :輸入緩衝器1 1 5 - 1 1 8回應多位元 致能訊號在多位元輸入/輸出接腳ΤΙΟ0，ΤΙΟ2，ΤΙΟ4，ΤΙΟ6 傳輸資料至感測放大器驅動器103-110。感測放大器驅動器 \紙張尺度適用中國國家榡準（CNS ) Λ4規袼（210X297公釐） 502121 A7 B7 經濟部中央標率局員工消費合作社印製 五、發明説明（ 1 0 3 - 1 1 〇的其它端也分別連接至比較器1 1 1 - 1 1 4。比較器 1 1 1 - 1 1 4回應多位元測試致能訊號MB TE比較並壓縮感測 放大器驅動器103-110輸出之放大訊號，並分別傳輸比較的 資料至多位元輸入/輸出接腳1'100,7102，1104，1'106。 在比較器11 1_ 114輸出的比較資料型態中，多位元測試電路 偵測含有失效記憶單元的區塊。如上所述，多位元測試運作 是藉由複數次陣列，慼測放大器，輸入緩衝器，比較器以及 輸入/輸出接腳所執行。 在一般模式的運作中使用8支輸入/輸出接腳以讀取/寫 入資料。也就是說，從輸入/輸出接腳ΙΟ 0-1 07所接收的二 進位資料（或資料位元）被寫入記憶單元C 1 - C 1 6。然後，寫 入的資料經由輸入/輸出接腳100-107藉由上述電路而被讀 取。同時，在多位元測試模式之運作中，相同的資料位元 由相關的輸入/輸出接腳同時被寫入每一記憶區塊中的 單元。然後，被寫入相同區塊之記憶單元內的測試資料位 被讀出並與另一資料比較以檢查是否相同。因此，在多位元 測試模式中只有4或更少的多位元輸入/輸出接腳數被使用， 此數目比一般讀取/寫入模式中所使用的輸入/輸出接腳的數 目少。 同時，連接至感測放大器驅動器1 0 3 - 1 1 0之比較器 i i i i i 4回應多位元測試致能訊號MB TE比較儲存於相同 記憶區塊中之記憶單元內的測試資料位元，以便在多位元輸 入/輸出接腳產生旗標資料"1 11或"0"。基於出現在多位元輸 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項寫本頁) 訂-- dw>. 502121 A7 B7 五、發明説明（4) 經濟部中央樣準局員x消費合作社印製 入/輸出接腳之旗標資料可以檢查區塊是否包含失效記憶單 元，並得到失效位元的位置訊息。.例如，在從比較器11 1產 生旗標資料”〇M至多位元輸入/輸出接腳TIOO的情況下，組 織辨識到區塊BLK1中與字元線WL1連接之記憶單元C5-C8爲失效位元，並以多餘字元線RWL1取代字元線WL1。 然而，如上所述，習知的多位元測試電路寫入相同的測試資 料位元至所有與相同字元線連接之記憶單元。例如，在多位 元輸入/輸出腳TIOO之相同測試位元資料被寫入區塊BLK1 中的記憶單元C 5 - C 8。因此，在記憶單元C 5因爲失效而無 法儲存測試單元時，如果位元線BL1與BL2之間有短路橋存 在的話，比較器111可能誤認記憶單元C5之輸出資料與記憶 單元C 6具有相同的相位。在這情況下，失效的記憶單元C 5 無法被偵測到。結果是，這種習知技術於位元線之間存在有 短路橋的時候有無法精確偵測失效單元的問題。 發明綜合說明 因此本發明之一目的在提供一種多位元測試電路及其方 法，能夠準確地偵測失效單元即使在位元線之間存在短路 橋。 本發明之另一目的在提供一種快速的多位元測試電路及 其方法，用以準確地偵測失效單元以及失效單元之位置資 訊。 5 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） HS9 111 · (請先聞讀背面之注意寧項@寫本頁) -項舄太 訂 -ftm m HBI ϋ— \ t t tfcv\ • ms mmmmmmm— KBBH · 502121 A7 _B7五、發明説明（5 ) 經濟部中央標隼局員工消費合作社印製 依據本發明之一形式，一種測試複數記憶單元之方法包 括下列步驟：驅動複數區塊，每一區塊包括連接至位元線及 字元線之記憶單元；經由多位元輸入/輸出接腳儲存相同資 料位元至個別區塊內之被選擇的複數記憶單元內，相同區塊 內之相鄰的記憶單元儲存互補的資料位元；以及比較儲存於 相同區塊內之相同資料位元以便於該多位元輸入/輸出接腳 產生失效記憶位元資料。 依據本發明另一形式，一種多位元測試電路包括：一輸 入緩衝器，用以回應一多位元測試致能訊號傳輸字一多位元 輸入/輸出接腳接收之相同測試資料位元至每一區塊之複數 被選擇的記憶單元內；複數感測放大器驅動器，連接至個別 的記憶單元，用以放大測試資料位元以便傳輸被放大的資料 位元至相關的記憶單元，並讀取儲存於相關記憶單元內的測 試資料；以及一比較器，用以回應該多位元輸入/輸出致能 訊號而比較儲存於相同區塊內之相同資料位元以產生一比較 資料位元，並傳輸比較資料至該多位元輸入/輸出接腳。 圖式簡要說明 寺 本發明上述及其它目的，特徵及優點將藉由以下詳細ιέ 明參照所附Β式而更明白，其中： _一係習知多位元測試電路之電路圖；及 (請先閱讀背面之注意事項 11?^寫本頁) 舄太 訂 6 氏張尺度適用中國國家標準（CNS ) Α4規格（210父297公釐1 502121 A7 B7五、發明説明（6 ) 經濟部中央檬準局員工消費合作社印製 圖二係本發明之一較佳實施例之多位元測試電路之電路 圖。 較佳實施例詳細描述 本發明多位元測試電路之一較佳實施例將參照所附圖式 而詳細描述如下，其中相同的標號表示相同的元件。 參照_二，其中表示本發明多位元測試電路之一較佳實 施例之電路圖，其中與多位元測試相關的分離電路被編入以 便得到本發明之較佳了解。我們知道一般讀取/寫入模式的 切換與寫入致能訊號以及CAS-before-RAS時脈WCBR同 步。此外，多位元測試模式回應CAS-before-RAS或 RAS-only-refresh週期而完成。如所示，本發明之多位元 測試電路包括一記憶單元陣列被分爲次陣列1 0 0，1 0 1的記憶 單元陣列，感測放大器驅動器103-110，輸入緩衝器115-11 8,比較器1 2 3 - 1 3 4，回應多位元測試致能訊號MBTE而 切換之切換電路119-122，以及多位元輸入/輸出接膠 ΤΙΟ0，ΤΙΟ2，Τ1Ο4，ΤΙΟ6。上述電路除了 比較器 123-134 之外皆與圖一之習知多位元測試電路具相同的結構，所以其 詳細描述將被省略以免重覆。 如_二所示，輸入緩衝器115-118經由切換電路119-122分別被連接至感測放大器驅動器103-110。感測放大器 驅動器103-110分別被連接至對應的位元線BLl-BL4。次 7 本紙張尺度適用中國國家標準（CNS ) A4規格（210'X297公釐） (請先閲讀背面之注意事項^^寫本頁) -項寫太

VV.LL …：：……L ί 502121 A7 ___B7五、發明説明（7 ) 經濟部中央樣隼局員工消費合作社印製 陣列100包括區塊blko，blki以及用以取代失效字元線之 多餘字元線RWL0，RWL1。同樣地，次陣列101包括區塊 BLK2，BLK3以及用以取代失效字元線之多餘字元線 RWL2，RW3。記憶單元C1-C16位於位元線BL1-BL4與字 元線WL0-WL3的交點。半導體記憶裝置回應多位元測試致 能訊號MBTE從一般讀取/寫入模式切換至多位元測試模 式。輸入緩衝器115-118經由切換電路119-122回應多位 元測試致能訊號MB TE而轉換多位元輸入/輸出接腳 TIO0，TIO2，TIO4，TIO6上之測試資料位元至感測放大器 驅動電路1 03 - 1 1 0。慼測放大器驅動電路103- 1 10放大測 試位元訊號並同時傳輸被放大的測試資料位元給記憶單區塊 BLK0-BLK3之記憶單元。此處，分別位於區塊BLK0-BLK3 內之記憶單元 Cl-C4，C5-C8，C9-C12，C13-C16j 別與字元線WL0-WL3串連。例如，來自多位元輸入/輸出 接腳TIOO之第一邏輯狀態的測試資料位元同時被儲存於區 塊31^0-；61^3之記憶單元€：1，€5，(：12，(：16，而來自多位 元輸入/輸出接腳TIO02之第二邏輯狀態的測試資料位元同 時被儲存於記憶單元€2,06，(：11，€：15。以相同的方式，$// 自多位元輸入/輸出接腳TI04及TI06之測試資料位元分 被儲存於記憶單元（C 3，C 7，C 1 0，C 1 4 )與' (C 4，C 8，C 9，C 1 3 )。因此，相鄰的記憶單元c 1，C 2儲存不 同相位的測試位元資料。也就是說，連接至相同字元線的相 鄰記憶單元儲存不同相位的測試位元資料，不同於在相鄰記 (請先閱讀背面之注意事寫本頁) 寫束 訂——. 8 本紙張尺度適用中國國家標準（€奶）八4規袼（210父297公釐） A7 B7 五、 經濟部中央樣準局員工消費合作社印製 發明説明（8 ) 憶單元內儲存相同測試資料位元之多位元測試電路的習知技 術。

在這方式中，即使在位元線或記憶單元之間有短路橋也 能夠準確地產生失效單元資訊。現在將於下面描述本發明多 位元測試電路之運作。如上所述，從不同的多位元輸入/輸 出接腳接收，被儲存於相同區塊中之四個相鄰記憶單元之測 試資料位元被相互比較以便產生一比較資料位元。比較資料 位元被傳輸至對應的多位元輸入/輸出接腳。組成比較器的 互斥NOR 125,126獨立比較儲存於相鄰記憶單元C1-C4內 之測試資料。每一比較器包括二互斥NOR閘以及一 AND 閘。AND閘1 3 1 - 1 3 4回應多位元測試致能訊號MB TE傳輸 來自互斥NOR閘123-130的比較資料位元至相對應的多位 元輸入/輸出接腳。如果記憶單元C 1，C 3儲存相同相位的資 料位元而記憶單元C 2，C 4儲存相同相位的記憶單元，包括閘 125, 126, 132的比較器將在多位元輸入/輸出接腳TIOO產 生比較資料"1 ”。然而，如果四個記憶單元C 1 - C 4中任一個 是失效單元，比較器將在多位元輸入/輸出接腳ΤΙΟΟ產生比 較資料"0 "。以此方式，雖然不確知那一個記憶單元是失效 單元，仍可以用多餘字元線RWL0取代失效字元線 同樣地，分別藉由多位元輸入/輸出接腳ΤΙ02，ΤΙ04，τΓΧ^ 可以檢查字元線WL1-WL3是否缺陷。 如前所述，本發明之多位元測試電路包括輸入路徑及輸 出路徑分離之多位元輸入/輸出接腳，以形成有效的測式形 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 502121 A7 _ B7 五、發明説明（9 ) 式。因此可以準確偵測失效位元。此外，連接至相同字元線 的相鄰記憶單元儲存不同相位的測試資料位元。比較器使相 同相位的測試資料位元互相比較，因此由短路橋所造成的失 效位元資訊可以被準確偵測。 本案得由熟悉本技藝之人士任施匠思而爲諸般修飾，然 皆不脱如附申請專利範圓所欲保護者。 (請先聞讀背面之注意事項寫本頁) —SBi— —κϋ · 、¥ .«f. 經濟部中央標準局員工消費合作社印製

10 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ：297公釐）

Claims (1)

1. 丄 丄 修正 曰 ^ -^1^6105834 Ί! ^ -申請專利範圍 失 該 數 於 驟 效Ξ ί i ΐ ?記憶裝置中測試複數個記憶單元同時產生 記憶單ΐίίίϊϋ ’該記憶裝置包括一記憶單元陣列， 個區塊，兮ΐ包含複數個次陣列，每一次陣列又包含複 複數個位：ί:記”括複數個記憶單元分別安置 : 線與一子元線之交點，該方法包括下列步 ’J Μ資^ =夺儲存自複數個多位元輸入/輸出接腳接收之 ^ ^ ^ ^ ^ 相鄰連續之該測試資料位元被儲存在同—區塊中之 相鄰2續之圮憶早元内，並且相同 内之該測試資料位元具有互補的電壓準位；…隱早- β i 使儲存於相同區塊内之資料位元被相互比# U # 產生比較資料位元；以及 1比較U便 腳（c)傳輸該比較資料位元至該多位元輸入/輪出接 2 ·如申請專利範圍第1項所述之測試複數個記憶單元 法，其中該步驟（^更包括下列步驟： " 同時以互斥NOR閘處理該儲存於同一區塊之複數個古 憶單元中之連續記憶單元内之該測試資料位元，以相$ 較以相同邏輯位準儲存的測試資料位元；及 fc 在一多位元測試致能訊號的控制的比較操作模式 AND閘連續處理該互斥NOR閘之回應。。 、工 以 3 · —種測試複數個記憶單元之方法，包括下列步驟： 驅動複數個區塊，每一區塊包括連接至位元線及+一

   六 — ——«一... ^ 申請專利範國 |别區塊内之^輸出接腳儲存相同資料位元至個 存互補的資料^元；以及目同區塊内之相鄰的記憶單元儲 _ 比較儲存於相同區塊内 |力/輪出接腳產生失效記之二^ 丨之失複ί!”單元之電路，用以產生複數個區塊 I單元，1括：£塊包括連接至位元線及字元線之記憶 一了輪^缓衝器，用以回應一多位元測試致能訊號 夕位元輸入/輸出接腳接收之相同測試資料位 3 區塊之記憶單元内； 主母 L 複數個感測放大器驅動器，連接至個別的記憮單牙 用以放大測試資料位元以便傳輸被放大的資料位g 2 ’ 的記憶單元，並讀取儲存於相關記憶單元内的測試位元j 丨料；以及 為 I 一比較器]用以回應該多位元輪入/輸出致能訊號而 比較儲存於相同區塊内之相同資料位元以產生一比動/次 位元，並傳輸比較資料至該多位元輸入/輸出接腳·貝料 其中相同區塊内之二相鄰記憶單元之任一個儲 邏輯狀態I測喊資料位元，而另一個記憶單元儲存】-— 輯狀態之測試1料位元。 邏 5·如申請專剎範圍第4項之測試複數個記憶單元之電 其中該比較器包括一 AND閘以及複數個經由感測放大哭’ ί器連接炱俅元線之互斥閘。 孜大器驅

   第7頁 502121 _案號86105834 屮年（月2丨曰 修正_ 六、申請專利範圍 6. 如申請專利範圍第4項之測試複數個記憶單元之電路， 其中連接至一區塊之多位元輸入/輸出接腳之數目比一區 塊中之記憶單元的數目少。 7. 如申請專利範圍第4項之測試複數個記憶單元之電路， 其中該測試資料位元具有不同的輸入與輸出路徑。 8. 如申請專利範圍第4項之測試複數個記憶單元之電路， 其中相同區塊中之記憶單元仳鄰連接於字元線，其中該相 鄰之記憶單元儲存自不同多位元輸入/輸出接腳接收之資 料位元。

   第8頁