TW471178B - Nonvolatile semiconductor memory - Google Patents

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TW471178B
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Hiroshi Iwahashi
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Description

471178 五、發明說明（1) [發明所屬之技術領域] 本發明係關於一種可使一個記憶胞記憶多數位-八次 料的非揮發性半導體記憶體’特別是關於一插七疋分的資 保持特性的改善。 、種兄憶胞資料 [習知技術] 作為一般非揮發性半導體記憶體’電可擦除和 的EEPROM，其中尤以快閃記憶體是眾所周知。决^ =竹 主要有反及型和反或(_)型，兹以反及閃記:體 明習知問題點。 馬例Λ 反及型快閃記憶體呈如圖13的結構，具有記憶於 含選擇電晶體；分別有浮動閘，互相串聯連接的| ^ 胞；及，開關電晶體，將此記憶胞串配置成矩陣藉 化。若以圖1 3為一個記憶胞串，則此記憶胞串如 /、 示，矩陣狀地配置成記憶胞陣列。 在一個記憶胞記憶1位元分的資料之類的反及型 憶體，係使記憶於記憶胞的資料的邏輯”丨"和 0"盥 憶胞的臨界電壓的正和負對應。有這種正臨界電壓或有1 = = = 動開中的電子儲存狀態，在浮動閘注入 時成為負臨界電壓。對浮動閘的電子 12狀二 動閘和通道區域之間的第一閘 / 出係，過汙 卜宜入資料Bi # 閘、.，邑緣獏，利用隧道效應所進 ^體= 關電晶體斷開1出資料時使開關電 靖出員料係使連接想要讀出的記憶胞的選擇電晶體接 471178 五、發明說明（2) 通，將所選擇的記憶胞之控制閘設定於邏輯π (Γ (例如接地 電位）5將非選擇的記憶胞之控制閘設定於邏輯π 1π。臨界 電壓負的記憶胞即使邏輯"οπ ，控制閘也接通，臨界電壓 正的記憶胞一變成邏輯” 0 ” ，控制閘就斷開。根據如此所 選擇的記憶胞是接通或是斷開，讀出資料。非選擇的記憶 胞之控制閘被設定於邏輯π 1 η ，非選擇的記憶不論其臨界 電壓正負被設定於接通狀態。即，在反及型EEPROM方面， 因串聯連接記憶胞而以非選擇的記憶胞經常為接通狀態， 根據所選擇的記憶胞是接通或是斷開，通過所串聯連接的 記憶胞，電流流動或不流動，讀出記憶於所選擇的記憶胞 的資料。選擇電晶體為非選擇時，以連接於此非選擇的選 擇電晶體的記憶胞之控制閘為邏輯” 0而備用。 在這種反及型快閃E E P R 0 Μ方面，使一個記憶胞記憶多數 位元分的資料時，係設定多數種記憶胞的臨界電壓而進 行。例如使一個記憶胞記憶2位元分的資料時，將臨界電 壓如下列表1分成四種記憶。 記憶胞的 臨界電壓 記憶資料 D1 D2 Vthl 0 0 Vth2 0 1 Vth3 1 0 Vth4 1 1
Vthl< Vth2< Vth3< Vth4 如表1所示，若以2位元分的記憶資料為D1、D2，則使記
第5頁 471178
五、發明說明（3) 憶胞的臨界電壓與D1和D2的資料組合對應。臨界電麼 Vthl、Vth2、Vth3、Vth4 對應於（D1、D2)的資料組合 (0，0)、（0，1)、（！，〇)、（1，1)各個。如表1 所示，若有 Vthl<Vth2<Vth3<Vth4的大小關係，則Vthl被設定於負 值，Vth2、Vth2、Vth4被設定於正值。 ' 茲就來自這種記憶胞的資料讀出參照圖1 5加以說明 f η 。例 如假設選擇圖1 3所示的記憶胞2，則將所選擇的字元線冗^ 2 設定於Vthl和Vth2之間的電位。這種情況，若vthl為負 值，Vth2為正值，則以字元線WL2為0V。這是選擇字元線 電位1。比Vth4提高其他字元線WL1、WL3、WL4的電位，\己 憶胞1、3、4即使是最高的臨界電壓vth4也接通（非選擇字 元線電位未圖示）。 若記憶胞2的臨界電壓為Vthl ’則記憶胞2接通，所以將 連接選擇電晶體的列線電位通過選擇電晶體、記憶胞 ^ 1 - 4、開關電晶體放電，感測放大器檢出此狀態。此時， 判定是D1=D2=" Οπ。 若記憶胞2的臨界電壓比V t h 2高，則記憶胞2仍然斷開， 所以列線仍然被充電。其次’將所選擇的字元線孔2設定 於Vth2和Vth3之間的電位。這是選擇字元線電位2。此 時’若記憶胞2的臨界電壓為V t h 2，則記憶胞2接通，所以 將連接選擇電晶體的列線電位通過選擇電晶體、記胞 1 - 4、開關電晶體放電’感測放大器檢出此狀態。此時， 判定是Dl=n On、D2 = n 1π 〇 一 若記憶胞2的臨界電壓比V t h 3高’則記憶胞2仍然斷開，
第6頁 471178 五、發明說明（4)
所以列線仍然被充電。甘A 感測放大器檢出此狀態。此時 於Vth3*Vth4之間的電；;久，將所選擇的字元線叽2設定 時，若記憶胞2的臨界電電位壓^是選擇字元線電位3。此 將連接選擇電晶體的列绫兩為th3 ’則S己憶胞2接通，所以 Η、開關電晶體放電位通過選擇電晶體、記憶胞 判定是Dl=” 1”、D2 = ” ^ 若記憶胞2的臨界畲厭达 所以别娃加姑 > 古你整為Vth4時，則記憶胞2仍然斷開， 尸7以列線仍然被充電。咸 是Dl = ” 1”、D2 = ” 1” 。a感 器檢出此狀態。此時判定 接兩 °备然也可以比Vth4提高所選擇的字元 跟电位而檢出列線的放電狀態。 曰貝料t買出一結束，各字元線就被變成〇v。此外，選擇電 :曰體為非選擇的，即連接於信號SG為"（Γ的選擇電晶體的 記憶胞的字元線也被設定於0V。 [發明欲解決之課題] 將多數位元的資料把憶於這種一個記憶胞者需要使用更 ^的臨界電壓，所以此將1位元的資料記憶於一個記憶胞 ，記憶胞的臨界電塵變高了。即，比將丨位元的資料記 =於個記憶胞者注入更多的電子到浮動閘。因此，將多 於=元的資料記憶於〆個記憶胞者比將丨位元的資料記憶 和=個記憶胞者對浮動閘的電子注入量多的部份，浮動閘 敌、浮動閘和浪極、浮動閘和源極之間的電場變;強， ，子的可能性變高’可靠性上不佳。此外，由於通過 所以2和通道間的閉絕緣膜利用隧蓮欵應進行電子注入， 咔動閘和通道間的閘絕緣膜被特別薄地形成。因 發明說明（5) -------- 為，1 〇'，的閑琴絕摆緣、膜s的可靠性特別重要。由於將連接於信號SG 將1位元=次；電晶體的記憶胞的字元線設定於0v，所以比 壓的浮動閘貝的料記：於-個記憶胞者，對最高設定臨^ 不能確俘知技彳/ 量最多的記憶胞的上述電場變強， 靠性。 位70的資料記憶於一個記憶胞者相同的可
本發明係基於上述愔 A 即使使-個記憶胞記=;成'其目的在於提供一種 資料保持的可t : 位π的資料時，亦可抑制關於 為了達成上述目的，關於 體，其特徵之一係具備明之非揮發性半導體記憶 擇電晶體和與此選擇電°曰G 列:矩陣狀地配置包含選 少一個記憶胞的記憶胞串a體;;合兩分別有電荷儲存層的至 寫入時，前述選擇電晶體為％位供應電路：讀出時或 同的電位給與此非選擇的;=擇時，供應和接地電位不 内的前述記憶胞之閘極者1Γ 晶體結合的前述記憶胞串 [發明之實施形態] 以下，參照圖面說明本發明每 遍及全圖在共同的部分附上妓貝方形L。當此說明時， [第-實施形態] 共同的參照符號。 茲參照圖1說明本發明之第_實施形態。 圖1顯示關於本發明第一實尬 ^ ^ 憶體具備的行解碼器-冑4，制的非揮發性+導體記 1刀，例如如圖14所示，連接於記 471178 五、發唄說明（6) 憶胞串（s t r i n g )。此一實施形態例如適合使用於反及 (NAND)型快閃記憶體。 如圖1所示’主解碼器1 〇響應未圖示的位址信號輸出為 了選擇選擇電晶體的信號。主解碼器1 0的輸出為π 1 ”時， 信號SG變成” 1"，選擇一行的選擇電晶體。主解碼器1 〇的 輸出輸入到反相器II，反相器II的輸出信號/ SG輸入到反 相器I 2，其輸出信號sg供應給選擇電晶體之閘極。此外， 信號/SG供應給Ρ通道電晶體P1之閘極及Ν通道電晶體Ν2之 閘極’信號SG供應給p通道電晶體p2之閘極及N通道電晶體 N1之閘極。信號/sg為” CT ，信號SG為” 1”時，電晶體N1、
P1接通’電晶體N2、P2斷開，所以通過接通的電晶體N1、 P1 ’供應來自部分解碼器11的信號給對應的字元線 WL1 -WL4。響應位址信號，部分解碼器丨丨將與字元線 WL1 -L4對應的信號中的一個設定於"〇 „，將剩餘設定於 1 。即’使所選擇的一條字元線成為"〇 ”，使剩餘的非選 擇的子元線成為"1 ’’。此” 〇"與圖1 5的選擇字元線電位1 一 3 對應。 不選擇選擇電晶體時，例如主解碼器1 〇的輸出為"〇,, 時，#號/SG為” 1"，信號SG變成” 〇"，所以電晶體…、pl 斷開，電晶體N2、P2接通，而供應來自偏壓電路12的電壓 給對應的各字it線。以往供應接地電位以取代由此‘壓電 路12所輸出的預定電位，所以選擇電晶體供應〇[給非選擇 的胞之控制閘。圖2(A) —(D)顯系供應電位給非選擇的 Z憶胞之控制‘閘的偏壓電路1 2的電路例幾個。
47117S 五、發明說明（7) 圖2 ( A )為以甴外：ijj $ 輸出者。最近由外;應的電源電㈣為偏麼電路12的 UV或UV的。上=應的電源電壓-直在下降，也有 電路内部升壓，利用：^，將來自外部的電源電壓在積體 的電壓供應給行解碼的電壓作為内部電源。例如升屢 於電源電塵，雖秋也敌、五應給記憶胞之閘極。因此，關 用由外部所供應的ΆΓ部電源壓大小’但也可以使 電路的輸出。根據電曰體=”N1°的連接點得到偏磨 值之比得到任意的Ϊ: 1〇的電阻值和電晶趙N1°的電陣 圖2(C)顯示偏懕雷玫μ 態係串聯連接在電泝門ΐ f ”他實施形態。在此實施形 nii-nu，•間連接閘極和汲極的N通道電晶體 以不堅電路的輸出。又，作為電源，也可 内部ϋ::供應的電源電壓vc ’而是使用在積體電路 電^雷懕^又，若設定成各電晶體的臨界電壓和比 消ΐί·、、南則在電源間穩態電流不會流動，所以可節省 根據電5 °又’電晶體數不如此實施形態限於4個’當然 可。各電晶體的臨界電壓和電源電壓形成最適合的個數即 輸出i圖2 ( C )要從電晶體Ν1 2之汲極側（D1 2 )得到輸出時， 電位若比從電源電壓減去電晶體Ν14的臨界電壓^ 充^14和電晶體N13的臨界電壓VthN13之和之值低，則被 準=到攸電源電壓減去和Vthfil3之和之值’若比基 〉令仇（例如接地電位）比電晶體N12的臨界電壓VthN12和 471178 五、發明說明（8) 電晶體Nl 1的臨界電壓VthNl 1之和高，則被放電到比基準 電位只VthNl 2和VthNl 1之和高之值。即，被設定於（基準 電位 + ¥1:1^12+¥1;[^11)和（電源電壓41;1^14-¥1:1^13)之間 的電位。 圖2 ( D)顯示偏壓電路的另外其他電路例。在此電路例’ 從串聯連接於電源間的電阻R1和R2的連接點得到輸出，根 據R1的電阻值和R2的電阻值之比可得到任意的電壓。 現在就臨界電壓最低的記憶胞和臨界電壓最高的記憶胞 加以思考。例如思考選擇圖1 4所示的部件0，使部件1成為 非選擇的情況。不論非選擇部件1内的記憶胞的臨界電 壓，即寫入到記憶胞的資料如何，給與控制閘（字元線）說 明於下的最適合電位。茲參照圖1 5，更具體地加以說明 以非選擇部件1内的任意兩個記憶胞的臨界電壓分別為 Vth = -2V，Vth4=7V，以具有控制閘為0V時的臨界電壓 Vthl、Vth4的記憶胞之浮動閘電位分別為VI、V4。設控制 閘電位為VCG，則Vthl、Vth4的記憶胞之浮動閘電位可分 別表示成VCGX α+Vl、VCGx α十V4( α為0和1之間的數 字）。各記憶胞為浮動閘電位所控制，所以即使從控制閘 來看的臨界電壓不同，接通時的浮動閘電位也相等。 假設浮動閘為1 V時記憶胞接通，則臨界電壓為ν t h 1 = - 2 V 的記憶胞，- 2Xa+Vl = l之式成立，臨界電壓為Vth4 = 7V的 舌己憶胞’7x 之式成立。設ck為0·6，則
Vl=2.2，V4 = -3.2。因此，臨界電壓爲Vthl=-2V的記憶胞之 浮動閘電位成為VCGX0.6 + 2.2，臨界電壓為Vth4 = 7V的記
第11頁 471178 五、發明說明（9) 隐胞之浮動閘電位成為VCGxO.6-3.2。由於VCGXO 6 + 2 2 ，正值，動U-3.2為負值，所以加上二^ 疋最適合的控制閘電位。 所以 VCG X 0.6 + 2 .2 + VCG X 0.6-3. 2 = 〇 時的 VCG之值將偏壓 電路，輸出設定於（3·2-2.2)/(2x〇,6)，即 VCG = 0· 83V 即 可。當然這是與應設定的記憶胞臨界電壓或記憶胞特性等 對應變化之值。例如上述α雖然是根據控制閘和浮動閘之 間的電容_合、浮動閘和通道之間的電容耦合等決定之 值’但設 α 為0.7，則 Vl=2.4，V4 = -3,9。因此，VCGX 〇·7 + 2· 4 + VCG X 0·7-3. 9 = 0，VCG=1· 07V。 如上述，α為0·6設定於VCG=0· 83V時，Vthl = -2V的記憶 胞之浮動閘電位成為約+ 2 · 7 V，V t h 4 = 7 V的記憶胞之浮動閘 ，位成為約-2 · 7 V。因此，可使臨界電壓最低的記憶胞之 〉予動閘和通道之間的電場與臨界電壓最高的記憶胞之浮動 閑和通道之間的電場成為相等之值。即，在臨界電壓最低 的記憶胞和臨界電壓最高的記憶胞可使施加於浮動閘下的 間絕緣膜的電場相等，比以往可使可靠性提高。 _然已就上述反及型快閃記憶體加以思考，但其次將就 反或U0R)型者加以思考。由於反或型者的記憶胞臨界電 髮不取負值，所以以臨界電壓最低的記憶胞和臨界電壓最 向的記憶胞的臨界電壓為Vthl = l V，Vth4 = 10V，以控閘 為0v時的Vthl、Vth4的記憶胞之浮動閘電位分別為VI、 V4。若以控制閘電位為VCG，則Vthl ' Vth4的記憶胞之浮 動閘電位可分別表示成VCG X a + V1、VCG X a+V4( α為〇和
471178 五、發明說明（10) 1之間的數字）。 和反及型時同樣，若浮動閘為lv時記憶胞接冑，則臨界 電壓為VthlMV的記憶胞，丨X α+νι=12式成立，臨界電 壓為Vth4=10V的記憶胞，10 X a+V4 = 1之式成立。設α為 〇.6，則¥1 = 0.4、¥4 = -5。因此，臨界電壓為¥1^1 = 1¥的記 憶胞之浮動閘電位成為VCG Χ〇·6 + 〇·4 ,臨界電壓為 V t h 4 = 1 0 V的5己憶胞之浮動閘電位成為ν〔 g X 〇 , 6 - 5。想要在
Vthl的記憶胞和Vth4的記憶胞互相使浮動閘和通道間的電 場相專時，由於VCGxo.6 + 0.4為正值，vCGx〇.6-5為負 值，所以這種情況也加上兩者成為零之處是最適合的控制 閘電位。所以7〔0\〇.6 + 〇,4+1^0\〇.6-5 = 〇時的7。6之值將 偏壓電路的輸出設定於（5-0.4)/(2 X 0.6)，即VCG=3.83V 即可。如此設定控制閘電位，可使臨界電壓最低的記憶胞 之浮動閘和通道之間的電場與臨界電壓最高的記憶胞之浮 動閘和通道之間的電場成為相等之值。即，在臨界電壓最 低的記憶胞和臨界電壓最高的記憶胞可使施加於浮動閘的 下的閘絕緣膜的電場互相相等，比以往可使可靠性提高。
圖3所示的結構圖係關於一實施形態的變形例。此變形 例為將圖1所示的電晶體N2、P2對於記憶胞陣列在和行解 碼器相反侧配置作為電路部1 4之例。圖4顯示此電路部1 4 的一電路例。在選擇信號SG為” 1 ”的選擇電晶體的記/憶胞 串，由於輸入信號SG的反相器13輸出變成〇"，輸入反相 器I 3輸出的反相器1 4輸出變成π 1π ，^所以N通道電晶體N 2及 P通道電晶體Μ繼開。因此，通過圖1所示的電晶體N1及P1
第13頁 471178 五、發明說明（11) 供應解碼彳§號給子元線。另一方面’不選擇彳5被SG為” Qt, 的選擇電晶體時’由於輸入信號SG的反相器丨3輸出變成 π 1"，輸入反相器I 3輸出的反相器I 4輸出變成n 〇 ” ，所以n 通道電晶體N2及P通道電晶體P2接通。因此，通過這歧發 晶體N2、P2供應來自偏壓電路12的電位給字元線。此時 圖1所示的電晶體N 1及P1繼開。因此，解碼信號不會流入 到偏壓電路1 2。 如此將電晶體Nl、P1和電晶體N2、P2互相配置於記憶跑 陣列相反側，可減少一個地方的電晶體數，所以有以^ ^ 可佈設圖案的優點。又，雖然在此實施形態使用反相$ 、 I 4，但也可以省略反相器〗4而直接給與電晶體p 2之 號SG 〇 15 [第二實施形態] 圖5顯示反或（NOR)型快閃記憶胞陣列。雖然這顯示輸 1位元分，但若形成8位元結構，則在同一行上配置這^記 憶胞陣列8個。圖6顯示配置多數個這種8位元結構的記憶 胞陣列者。 〜 反或型快閃記憶體如眾所周知，以控制閘為〇v或 =施加高電壓給源極而從記憶胞之浮動子 除時，施加高電壓給源極的是源 位^己产入Γ枓時’源極電位電路21供應4地電 二:己憶胞之源極。在圖6所示的其他實施形態、，如以一 ::線包圍記憶胞陣列，將記憶胞降列分成兩個部件，在 各個邻件設置源極電位電路21而以部件單位進行資料擦 471178 五、發明說明（12) $寫入及讀出。在此其他實施形態，將 记憶皰之控制閘設定於比接地電位高卩，擇的部件的 提南可靠性，特別是關於資料保持的電位而備用， 的部件的記憶胞之源極設定於=地二， 疋電位而備用，也同樣可提高可靠性，電位尚的預 持的可靠性。 特別疋關於資料保 如圖6所示，在第二實施形態，對於 碼器相反側設置電路則5，連接於各部件:胞車:】在行解 圖7顯示電路部1 5的一電路例。圖7中， :=線。 為決定圖6中選擇上侧部件或選擇下侧料^㈣㈣ ί JBS f I1' ^ ^ ^ # T #]；；y ^ k擇的。卩件，將各字元線設定於預定電位，列解 = 部輸出成為"0"，列閘的全部電晶體斷開。與上側、王 應^係輪入信號BS到反相器15，與下側部件對應的係 信號BS的反轉信號/BS到反相器15。此處就輸入信號防到 反相器15加以說明。選擇信號BS為"丨”的上側部件時，反 相器15的輸出變成”〇，，，所以供應反相器15輸出給閘極的n 通道電晶體N3斷開。輸入反相器15輸出的反相器16輪出成 為1 ’供應此反相器16輸出給閘極的p通道電晶體pg也斷 開。由於電晶體Μ 3及P 3斷開，所以連接於這些電晶體μ及 Ρ3 —端的偏壓電路12和分別連接電晶體Ν3及？3對應#他端 的各字元線分離。因此，各字元線為行解碼器的輸出所控 制。另一方面，信號BS為η (Γ的上侧_部件備用狀態時，由 於反相器I 5的輸出變成” Γ ’所以供應反相器I 5輸出給閘
mm 第15頁 471178 五、發明說明（13) 極的N通道電晶體N3接通。輸入反相器15輸出的反相器16 輸出成為” 0供應此反相器！ 6輸出給閘極的p通道電晶體 P3也接通。由於電晶體N3及P3接通，所以連接於這些電晶 體N3及P3 —端的偏壓電路12通過和分別連接電晶體⑽及P3 對應的他端的各字元線對應的電晶體㈣及？3連接。因此， 供應來自偏壓電路12的輸出給各字元線，被設定於預定電 壓，所以比以往被設定於接地電位時，可使可 是關於資料保持的可靠性提高。 „行解碼器的一電路例。選擇含有此解碼器的部 變成”厂，所以N通道電晶體N3〇 AN通道電晶 Ϊ廍徂座因此，N通道電晶體N32、N33、...、社各個 a 3供2給閘極的位址信號A1、A2、. . .、 的選擇 '非選擇。信號BSV，〇"時，例如含有圖8 所不的解碼器的部件非選擇時， 此，P通道電晶體P31之閑極；充ί;體3』：N31斷開。^ 給字元線影響，只為偏壓電路12::二所以此解碼器不帶 用圖7所示的電路部。圖9所示的j其他在電此路 例不使 一電路例不同的是Ν通道電晶體N41之 圖8所不的 :31:沒極之點’電晶體N41之源極連接：：電晶體 應信號BS的反轉信號/BS給間極。二:於偏屋電路12，供 /BS為” 〇”，所以電晶體N41斷開，和^為〗時，信號 樣地動作。信號BS為"。”時，例如的-電路例同 有圖9所不的解碼器的 471178 五、發明說明（14) 部件非選擇時，和圖8所示 斷開。此時，信號/BS為的丨,，電路例同樣，電晶體N3U T ,所以通過接通的電晶體N41,❼電晶舰2之閘極也為 於字元線，非選擇部件的 _ =N42 ’偏壓電路12連接 圖10顯示行解碼器另外不被設定於預定電位。 電㈣而供應給電晶體P3:;v:二 出資料時切換vc、寫入資料時所不的電路例，讀 上：3電路12的預疋電壓而供應給電晶體。此切換 Γ』/νρ/偏壓電路切換電路50所進行。選擇含有圖“所 不的解碼器的部件’並且讀出和寫入資料時’信㈣ 成"〇” ，所以ρ通道電晶體P51接通，Ν通道電晶體N51斷 開。因此，響應位址信號而選擇對應的字元線時，輸出％ 或VP到子元線，對應的字元線非選擇時被設定於基準電位 (接地電位）。含有圖1 0所示的解碼器的部件非選擇時，作 號/BS變成"厂’，所以P通道電晶體P51斷開，N通道電晶體。 N51接通《因此’將電晶體P31及N42之閘極設定於基準電 位’電晶體P31接通，電晶體N42斷開，通過電晶體pm， 輸出來自偏壓電路1 2的電壓到字元線，記憶胞之控制閑被 設定於預定電位。
[第三實施形態] 圖11為顯示本發明第三實施形態的定時圖。在此實施形 態，一從所選擇的部件讀出資料，就將所讀出的資料鎖定 於鎖定電路，輸出所鎖定的資料。鎖定資料後，供應來自
第17頁 471178 五、發明說明（15) 偏壓電路12的電壓給全部字元線，可緩和電荷儲存層和基 板（通道）間的電場。因此，提高關於記憶胞的資料保持特 性的可靠性。這在反及型快閃記憶體 '反或型快閃記憶體 都可適用，圖1 1顯示反及型快閃記憶體讀出時的波形。 如圖11所示，選擇選擇電晶體的信號SG為”0U時，供應 預定電位給連接於此選擇電晶體的記憶胞之控制閘 (WU-WL4)。 相反地選擇選擇電晶體的信號SG為"1 ”時，連接於此選 擇電晶體的記憶胞中，使連接於所選擇的字元線WL3的記 憶胞之控制閘成為” 0 ”，使連接於其他非選擇的字元線 WL1、WL2、ffL4的記憶胞之控制閘成為"丨”。此結果，將記 憶^連接於所選擇的字元線WL3的記憶胞的資料透過位元 線，士到感測放大器等。將資料讀出到感測放大器等後， :U (一鎖疋）變成T，將所讀出的資料鎖定於鎖定電 "0"伟Λ電路輸出所鎖定的資料。此後，信號SG變成 2声和美H U~ffL4成為預定電位，例如可缓和電荷館 存層和基板（通道）間的電場 資料則會你雜+爺 、 ，但由纟己憶胞所讀出的 貝枓貝丨會攸鎖定電路繼續被輸 的位址信號不變化& _ 7 ^ =例如即使由外部所供應 成為預定電位比更2定時間後也可以使字元線 道）間的電場。因此，可提^己^和電荷儲存層和基板，（通 於資料保持的可靠性。 。隐胞的可靠性，特別是關 反或型快閃記憶體的情況 BS僅預定時間成.為 ]樣，例如使部件選擇信號 、擇#件，若先鎖定所讀出的資
第18頁 471178 五、發明說明（16) 料，則可更加長將所選擇部件的字元線設定於預定電位的 時間’所以可提高可靠性，特別是關於資料保持的可靠 性。 此上’根據幾個實施形態說明了本發明，但本發明並不 限於上述實施形態，在不脫離其主旨的範圍可各種變更。 例如在實施形態，為使一個記憶胞記憶資料而設定了
Vthl、Vth2、Vth3、Vth4四種臨界電壓，但為使一個記憶 胞A憶資料而所設定的臨界電壓也可以是四種以外。 以外’在上述實施形態，多數種類的臨界電壓中，以最 低的臨界電壓Vthl為-2V(或IV)，以下依次朝向正方向， 以=高的臨界電壓vth4a7V(或10V)。這種情況，供應給 非選擇記憶胞之控制閘的電位VCG從0_ 83V(或3· 83V)，即
基準電位（例如接地電位）來看，取正值。然而，電位VCG 不限=正值。例如反轉臨界電壓的極性，以臨界電壓Vthl 為最高，例如2V (或-IV)，以下依次朝向負方向，以臨界 電壓Vth4為最低，例如—7V(或_丨〇v)。這種情況，供應终 非選擇記憶胞之控制閘的電位VCG取負值。即，電位KG% 限於負電位、正電位，若為位於設定於記憶胞陣列中的記 隱胞的最大臨界電壓和最大臨界電壓中間的電位即可。 而且即使不是最大臨界電壓和最小臨界電壓中間 =3:上的正整數)平均…。例如也可以是2界電 壓vthl和臨界電壓vth3中間或臨界電Mvth2 寬
Vth4中間。 一 1电；堅 此外，在具有設有選擇電晶體的記憶胞串的記憶體，例
第19頁 471178
如反及型快閃記恃轉t _ 匕q體方面，也可以讀出時或寫入時，選擇 電晶體非選擇時，供庫和^ 應和接地包位不同的電位給與此非選 擇的選擇電晶體結合的圮情朐击 ^ 口 π己隐腮-内的記憶胞之閘極。 此外，例如在反或型快閃記憶體方面，也可以讀出時或 寫入時’前述記憶料列非選擇肖，供應和接地電位不同 的电位，，α此非選擇的s己憶胞陣列中的記憶胞之閘極。 此外°己隱胞的形態或記憶胞串的形態也不限於上述實 施形態。例如顯示記憶胞串他例幾個，則如圖12(〇所 示，係分別串聯連接選擇電晶體及丨個記憶胞的形態，如 圖12(B)所示，係分別串聯連接選擇電晶體、丨個記憶胞及 開關電晶體的形態，如圖12(C)所示，係分別串聯連接選 擇電晶體及互相並聯連接的多數個記憶胞的形態，如圖 12(D)所示，係分別串聯連接選擇電晶體、互相並聯連接 的多數個記憶胞及開關電晶體的形態等。 其他當然可各種變形。 [發明之效果] 如以上說明，根據本發明，可提供一種即使使一個記憶 胞記憶多數位元的資料時’亦可抑制關於資料保持的可靠 性降低的非揮發性半導體記憶體。 [圖式之簡單說明] 圖1為顯示關於本發明第一實施形態的非揮發性半¥體 記憶體具備的行解碼器一部分的電路圖。 圖2(A)-(D)為分別顯示偏壓電路的電路例的電路圖。 圖3為顯示關於本發明第一實施形態變形例的非揮發性
第20頁 半導體記憶體的結構圖。 圖4為顯示關於本發明一者 導體記憶體具備的番故加貝施形態變形例的非揮發性半 圖5為顯示反二C二電路例的電路圖。 八4型快閃記传辦a 1 圖6為顯示關於本 二农之記憶胞陣列之圖。 記憶體具備的記憶胞陣及复一 /施形態的非揮發性半導體 圖7為顯示關於本發明第二寸近〃的電路圖。 記憶體具備的電蹊都 實&形態的非揮發性半導體 圖8為顯不行解螞器一 冤路圖 圖9為顯示行解 例的電路圖。 圖10為顯示行解麻吳£从例的電路圖 鮮碼器另外不同電路例的電路圖 示關於本發明第三實施形態的非揮發性半導體 記憶體主要部分定時的定時波形圖。 圖12(A)-(D)為分別顯示記憶胞串他例的等效電路圖。 圖1 3為顯示反及型記憶胞串的等效電路圖。 圖14為顯示反及型快閃EEPROM的記憶胞陣列的結構圖。 圖1 5為顯示記憶胞臨界電壓和選擇字元線電位之關係之 圖。 [元件編號之說明] 10 · ·.主解碼器 11 · · ·部分解碼器 12 . · ·偏壓電路 14 · . ·電路部 21 · · ·源極電位電路
第21頁

Claims (1)

  1. 471178 案號 89112745 年ίσ月 ^ /r. -'J ：：^ 修正^丨 六、申請專利範圍 列合及 體 晶 電 擇 於選 在此 徵與 特和 其體 ,晶 置電 裝擇 體選 憶含 *©3 體置 導配 半地 種狀 一陣 ί矩 胞 憶 記 借 具 士口 串 胞 憶 己 -J·'口 的 體 晶 電 胞 個 一 少 至 的 層 存 儲 荷 電 有 別 分 電時體 擇晶 選電 位 結 擇 選。 的者 擇極 選閘 非之 此胞 與憶 給記 位述 電前 的的 同内 不串 位胞 電憶 地記 路接述 電和前 應應的 供供合 tr 為 體 晶 電 擇 選 述 前 時 出 讀 於 少 至 利： 專路 請電 申定 如鎖 2備 具 第 圍 Λ*巳 i. 由 定 鎖 更 中 其， ，料 置資 裝的 體出 It>項 己 \tr 言汽 體體 導晶 半電 之胞 項述 前 路體 電晶 定電 鎖擇 述選 前述 於前 定的 鎖合 料結 資體 的晶 出電 讀胞 所的 體料 晶資 電述 胞前 述出 前讀 由與 將使 後 更 中 其 置 裝 體 it 己 古口 體 導 半 之 項 11 第 圍 範 利 。專 擇請 選申 br~口 ¥ 士 為3 成 為 與 及 -1^0 # 信 的 體 晶 電 擇 選 述 前. 擇 選 了 為 以 任 之 # 信 的 體 晶 電 擇 路選 電述 3¾ /-HJ. ηβ 、一月 開擇 備選 具了 控 ituu # 信 的 應 對 lgb # 信 ，給 通位 接電 路的 電同 關不 開位 述電 前地 使接 ，述 時前 擇和 選應 非供 為路 體電 晶關 電開 擇的 選 述接 前此 ’ 過 制 通 供 時 態 項狀 1用 。第備 極圍於 間範在 之利體 體專憶 晶請記 電申體 胞如導 述4半 前 述 置 裝 體 意 記 體 導 半 之 前 中 其 不 位 地 接 述 前 和 最 的 體 晶 ^.g1 置電 。胞 體U it前 己於 士一口 定 。Ι設極；☆ 之項係 體1位 晶第電 電圍的 胞範同 述利不 前專位 給請電 位申地 電如接 的5述 同 前 和 中 其
    O:\65\65010.ptc 第1頁 2001.10.12.023 471178 _案號89112745_年月曰 修正_ 六、申請專利範圍 大臨界電壓和最小臨界電壓中間的電位。 6 ·如申請專利範圍第1項之半導體記憶體裝置，其中在 前述胞電晶體係藉由改變臨界電壓，而記憶多數位元之資 7 · —種半導體記憶體裝置，其特徵在於：具備記憶胞陣 列：矩陣狀地配置分別有電荷儲存層的胞電晶體；及， 電位供應電路：讀出時或寫入時，前述記憶胞陣列為 非選擇時，供應和接地電位不同的電位給此非選擇的記憶 胞陣列中的前述胞電晶體之閘極者。 8. 如申請專利範圍第7項之半導體記憶體裝置，其中更 具備鎖定電路：鎖定由前述胞電晶體所讀出的資料， 將由記憶胞所讀出的資料鎖定於前述鎖定電路後，使 讀出前述資料的前述胞電晶體成為非選擇，供應和前述接 地電位不同的電位給前述非選擇的胞電晶體之閘極。 9. 如申請專利範圍第7項之半導體記憶體裝置，其中前 述半導體記憶體在於備用狀態時，供應和前述接地電位不 同的電位給前述胞電晶體之閘極。 1 0 .如申請專利範圍第7項之半導體記憶體裝置，其中和 前述接地電位不同的電位係位於設定於前述胞電晶體的最 大臨界電壓和最小臨界電壓中間的電位。 1 1 .如申請專利範圍第7項之半導體記憶體裝置，其中前 述胞電晶體係藉由改變臨界電壓，而記憶多數位元之資 料。 1 2 .如申請專利範圍第1項之半導體記憶體裝置，其中與
    O:\65\65010.ptc 第2頁 2001.10.12.024 471178 _案號89112745_年月日__ 六、申請專利範圍 前述接地電位相異之電位係具有較前述接地電位為高之正 值之電位。 1 3 .如申請專利範圍第1 2項之半導體記憶體裝置，其中 前述胞電晶體係藉由改變臨界電壓，而記憶多數位元之資 料。 1 4.如申請專利範圍第1 2項之半導體記憶體裝置，其中 更包含傳達與前述接地電位相異電位之開關電路，該開關 電路係連接於前述胞電晶體與前述電位供給電路間。 1 5 .如申請專利範圍第7項之半導體記憶體裝置，其中與 前述接·地電位相異之電位係具有較前述接地電位為高之正 值之電位。 1 6 .如申請專利範圍第1 5項之半導體記憶體裝置，其中 前述胞電晶體係藉由改變臨界電壓，而記憶多數位元之資 料。 1 7.如申請專利範圍第1 5項之半導體記憶體裝置，其中 更包含傳達與前述接地電位相異電位之開關電路，該開關 電路係連接於前述胞電晶體與前述電位供給電路間。 〜 1 8.如申請專利範圍第7項之半導體記憶體裝置，其中更 包含 多數之其他記憶胞陣列：矩陣狀地配置分別有電荷儲 存層的胞電晶體；及 選擇器， 其中該選擇器係選擇配置於前述記憶胞陣列，及前 述其他記憶胞陣列中至少一者之至少一個前述胞電晶體。
    O:\65\65010.ptc 第3頁 2001.10.12. 025 471178 _案號89112745_年月日__ 六、申請專利範圍 1 9 .如申請專利範圍第1 8項之半導體記憶體裝置，其中 與前述接地電位相異之電位係具有較前述接地電位為高之 正值之電位。 2 0 .如申請專利範圍第1 9項之半導體記憶體裝置，其中 前述胞電晶體係藉由改變臨界電壓，而記憶多數位元之資 料。
    O:\65\65010.ptc 第4頁 2001.10.12.026
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