TW471170B - High yield high performance semiconductor fabrication method for NAND flash memory products - Google Patents

Description

471170 A7 -------B7 五、發明說明（1 ) [發明背景] 1、 發明領域 本發明係關於用於製造如記憶體裝置和邏輯裝置等半 導體裝置之方法和裝置。 2、 相關技藝之說明 用於製坆半導體裝置之流程通常須從矽基體開始，然 後在基體上成長或沉積額外之層。在不同的㈣中必須在 不同的層上放置-連串的遮光罩以便定義其線路。藉由沿 著遮光罩而餘刻和植入特定的雜質，可獲得所希望電路之

結構和性能特性。]Sf AND釦, ,, B 和N〇R型快閃記憶體為具有不 同特性之半導體電路範例。 為了建構所希望之電路通常需要很多的步禪和遮光單 及複雜的流程。在製造流程中最重要的因素為㈣使用之 遮光罩數。遮光罩數愈多，則必須執行之步驟愈多。因此， 隨著遮光罩數增加其製造時間亦增加，且因而增加製造成 2基於市場因素之考量’購買者將半導體裝置當做商品 經 濟 部 智 慧 財 產 局 員 工 消 費 合 社 印 Μ 二因此，+導體裝置之購買者對價錢是非常地敏感的。 降低製造流程之製造時間和步驟數目為控制製造成本的主 要因素。程序之困難度亦為影響製造成本的因素n 制製造成本之方法包含有降 ^ ^ m遮先罩之數量和簡化製造丰 導體裝置所需之流程。除了诘，丨、 減夕製4時間和降低成本外， 降低遮光罩數和簡化流程亦 π立A J 了降低製造期間之缺失位準和 所產生之錯誤。因此在製造流 導致其產率增加。 中使用愈少的遮光罩將會 本紙張尺度適用中國國家標準（CNS)A4 ^袼（21G X 297 ‘"5Γ 1 !,4./ (請先閱讀背面之注意事項再填寫本頁) 91570 170 7 4 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（2 ) [發明概論] 由前文所討論之因素來in 之數目和簡化在半導體製造流程中所需之程的為降低步騍 本發明之另-目的為改善半導體之產率。。 本發明之又一目的為減少 遮光罩之數目及简於主墓辦 裝置製造所需之程序。 及簡化丰導體 本發明之上述及其他目的

开J此叫七选μ灿职 精由生產和製造如NAND 型快閃兄憶體裝置等之半導體 „如士认 干等體表置之尚產率簡化程序而實 現。在本發明的概念之一申，

藉由1U改用於製造N〇r型 記憶體之流程可獲得用μ制μ χτ A 仟用於製造N細型快閃記憶體裝置 之流程。依據本發明之另一徊 力個概念，利用將形成半導體裝 置核心和週邊區域之順序逆“ 斤逆句之逆向場氧化流程”，可 免於執行傳統流程中所必須 〇 乂 〃貝之遮先罩起始步驟。此種做法 使得其後的對準可用於井之植入。 在另個概念中’當最佳化用於高電壓之厚氧化層和 用於低電壓電晶體之薄氧化層之形成時，本發明亦可刪除 η井遮光罩和厚閑極電晶體Vt之植入遮光罩，以提供分 離之臨界電壓控制。 在又一步驟中’依據本發明之流程可免於須使用多晶 石夕帽、須使用高電壓楂入遮光罩、和須使用中濃度換雜汲 極（MDD)植入遮光I，因而在流程之此部份可少用兩個遮 光罩。 在本發明之另一個概念中，將P+接觸植入遮光罩刪 除可再將成本降低。 * . --------II ^---------1 (請先閱緣背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準 2 91570 471170 督 ΊΒ7〜 五、發明說明（3 ) [圖式之簡要說明] 依據在此所揭露之流程和結構及圖式 上述及其他目的，其中： '中之顯不可實現 概圖 第la圖係顯示NAND快閃記憶體核心單元串之結構 概圖 第圖係顯示腿快閃記憶體結構核心單元之結構 弟2a圖係顯不NAND快閃記憶體社 j 腥…構中所使用之浮 動閘極電晶體之結構圖。 第2b圖係顯示NOR快閃記情體社摇士 _ 士 j Λ u趨、·，口構中所使用之浮動 閘極電晶體之結構圖。 第3圖係顯示在依據本發明之用於製造ΝΑΝ〇型快 記憶體裝置之第- NAND製造流程_所執行之步驟順序。 第 3-101(a)、（b)，3-102(a)至⑷，3 —1〇3(a)、（b) , 3 104(a)、（b)’ 3-105(a)、（b)’ 3-106(幻至（〇)，3_1〇7(a)s(g)， 3-l〇8(a)至（d) ’ 3_109(a)、（b)，3_11〇(a)、（b)，3111(3)至 (d)’ 3-112、3-113及3-114圖係顯示對應於第3圖中步驟 101至114之詳細說明。 第4圖係顯示依據本發明之所須遮光罩數較第3圖所 顯示流程少之NAND半導體製造流程。 經濟部智慧財產局員工消費合作社印制农 第 4-202(a)、（b)，4-203(a)至（〇)，4-204(3)、（1))，4- 208(a)、（b)，4-209(a)至（e)，4-210(a)至（d)，4_211(a)至（e) 及4-214圖係顯示第3圖之流程和第4圖之流程間之詳細 差異。 [元件符號說明] 2-1至2-16浮動閘極電晶體 3-1 選擇〉及極電晶體 選擇源極電晶體 4、5 位元線接觸 301、302、500、505、506、620、630、703、722、726、728、730、 3 (1 爹止貞)~^157(7 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 471170 A7 B7 五、發明說明（4 ) 802 、 803 、 1002 、 1114 、 1116 501 矽基體 503 、 702 、 1118 p 井 522 蝕刻區 530 鳥嘴狀區 70卜 720 、 724 ' 1202 902 結構 906 nLDD 或 pLDD 植入 1001 1004 p+接觸植入 1101 1102 核心場氧化區 1103 1301 核心陣列 1303、1304 接觸 [最佳實施例之詳細說明] 經濟部智慧財產局員工消費合作社印製 1201、1203、1402 遮光罩 502 、 504 、 1110 、 1112 η 井 520 氮化矽層 526 周邊場氧化層 622 - 624 ' 626 區 1204 閘極氧化層 904 周邊晶體源極和汲> 極 接觸位置 核心源極/汲極區 1105 氮化合物層 核心區域 内接金屬 1302 1305 (請先閲讀背面之注音？事項再填寫本頁) 第la和lb圖係顯示NAND和NOR快閃記憶體結構 間之某些差異。如先前技藝中已知之，此種記憶體裝置具 有由週邊區域所圍繞之核心區域。第1 a圖係顯示NAND 快閃記憶體結構之核心區域之部份及其概圖。在N AND 結構中，如第la圖中1-1所顯示，複數個浮動閘極電晶 體2-1至2-16之源極至汲極是串接連，以便提供記憶體 之儲存電晶體。選擇汲極（Sel D)和選擇源極（Sel s)電晶 體3-1和3-2亦是在NAND型裝置之核心區域中。如第la 圖所顯示，Sel D和Sel S電晶體3-1和3-2，並不是浮動 閘極電晶體。Sel S電晶體3-2具有共同源極Vss。如第la 圖中1-2所顯示，NAND型裝置亦具有在lq所顯示之浮

91570 471170 A7 B7 五、發明說明（5 ) (請先閱讀背面之注意事項再填寫本頁) 動閘極和選擇閘極電晶體結構之鏡像。鏡像結構1-1和1· 2共同分享一個位元線接觸4。因此，如第la圖所顯示， 個位元線接觸係用於數個位元，舉例而言，3 2位元， 複數個此種結構形成NAND型裝置之核心陣列。 第lb圖係顯示n〇r型裝置之核心實體結構之部份及 其相對應簡圖。雖然在第1 a圖所顯示之NAND型結構中， 32位元僅需要一個位元線接觸，而在第1 b圖所顯示之n〇r 型結構中’ 2位元就需要一個接觸5。在NAND和NOR 型裝置之間之另一個差異為在N0R型裝置中，可由浮動 閘極電晶體組成整個核心區域，因為選擇電晶體是位於在 核心陣列尾端之週邊區域。 經濟部智慧財產局員工消費合作社印製 依據本發明之特性之一為將先前用於製造N〇r裝置 之技術修正後用於製造NAND型裝置。就此而論，NanD 裝置在核心區域中同時具有浮動閘極和非浮動閘極電晶體 之事實是很重要的。如上所述，NAND型裝置之核心區域 包含有浮動閘極和非浮動閘極電晶體（選擇電晶體），而 NOR型裝置之核心區域則僅包含有浮動閘極電晶體。 NAND型裝置核心區域電晶體閘極中之結構差異為其須縮 短多晶石夕l(poly l)(pl)和多晶石夕2(poly 2)(p2)層以便形成 核心區域中之選擇電晶體，如將在此再詳細討論。在製造 NOR型裝置中不須要此一步騾。 第2a圖係顯示為了在NAND型裝置中使用而製造之 浮動閘極記憶電晶體之特性。第2b圖係顯示為了在N0R 型裝置中使用而製造之浮動閘極記憶電晶體之特性。在 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 5 91570 471170 丁 五、發明說明（6 ) NOR型裝置中所使用之記憶電晶體是利用雙擴散源極 (DDS)植入而製造，其將產生如第2b圖所顯示之非對稱接 面。第2a圖中之NAND型裝置具有對稱接面，因為其不 具有雙擴散源極（DDS)植入。因此，NAND結構具有較短 的閘極長度。 頁 在第2a圖所顯示之NAND型裝置中，記憶體單元是 在P-井中。在第2b圖所顯示之N〇R型裝置中，記憶體單 元是在P基體中。NAND結構使用較高之規劃和抹除電 壓舉例而3，第2a圖顯示通道 規劃所需之電壓大約為19伏特，而通道F_N抹除所需之 電壓大約為20伏特。第2b圖顯示N〇R裝置在熱電子規劃 時大約需要10伏特而在F_N通道抹除時大約為_1〇伏特。 在ΝΑΝΕ)型裝置中較高之電壓要求較佳之場隔離。相較於 NOR裝置中需要三層的金屬層，在NAND快閃記憶體中一 般僅需要一層的金屬層及較簡單的核心接面結構，因為 NAND裝置不需要非對稱之接面。因此，裝置傾向 於具有較低成本之製造流程。 有許多其他的特性可分辨NAND和N〇R型快閃記憶 體。NAND快閃記憶體乃具一序列式讀取操作之組織，因 此具有較長的隨機存取時間。在字元線（WL)方向因為高電 壓（HV)操作而較難比例縮小具ΝΑΝ〇結構之快閃記憶 體。最後，NAND快閃記憶體傾向於具有較小的單元尺寸^ 不管NOR和NAND記憶體結構間之差異和其分別所 使用之電晶體，依據本發明之流程修改N0R快閃記憶體 本紙5ΪΚ度過用中國國家標準（CNS)A4規格⑽χ撕公髮 6 (修正頁）91570 471170 A7 B7 五、發明說明（7 ) 製造技術以便製造NAND型快閃記憶體。此使得其可在 製造NOR型快閃記憶體之工廠中製造NAND型快閃記憶 (請先閱讀背面之注音？事項再填寫本頁} 體裝置而不須重新設計整個記憶體晶片之生產線。此一流 程為第3圖中所顯示之第一實施例流程。第4圖中所顯示 之第二實施例流程藉由將流程再簡化和減少數個遮光罩可 提供其他的優點。 第3和4圖係顯示依據本發明之流程變動。第4圖之 製造流程更有效且更具成本效益，因為其須使用之遮光罩 更少，所以可簡化流程。在此將首先討論第3圖之流程步 驟。然後再討論第4圖中之製造流程，且指出其與第3圖 之製造流程的變動和差異。 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 第3圖係顯示依據本發明之用於形成NAND半導體 裝置之第一流程。過去為NOR裝置所使用之類似流程不 同於在第3圖中所顯示之流程。尤甚者，第3圖中之流程 與此NOR流程不同，尤甚是，在步驟1〇6中之選擇閘極 氧化物和通道氧化物之形成、在步驟1 〇8和i 〇9中第—和 第二閘極氧化物之形成、在步驟！ i i和i 12中之高電壓遮 光罩和植入步驟及在步驟114中之接觸形成。 如第3圖中所顯示，用於製造NAND裝置之流程通 常需要27個遮光罩。在步驟ιοί，將第零層遮光罩放置 在矽基體上並執行蝕刻和清除。在第3-1〇i(a)圖中第零芦 遮光罩301，例如，光阻係用於為其後之層提供對準遮光 罩302，如第3-101(b)圖中所顯示。通常，對準遮光罩可 在基體上提供不同的對準圖像。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 91570 471170 A7 B7 五、發明說明（8 ) 卜 在第3圖步驟1〇2所顯示之流程中之第二步騍流程為 深η、p、和η井之形成。此三個井遮光罩步驟需要三個 遮光罩。第3-102(a)和3-l〇2(b)和3-102(c)圖係顯示在產 生這些井時所執行之步驊"在第3-102(a)圖中’將遮光罩 500放在矽基體501之上，且將如磷（p)等n型材料利用 傳統的植入工具而植入基體中。然後執行長熱驅動或擴散 程序以便獲得深η井502。 在形成深η井502之後，形成Ρ和η井503、504。 如第3-102(b)和3-102(c)圖所示，其需要兩個遮光罩。第 一個遮光罩505係用於將硼植入深井502中以便產生p井 503。第二個遮光罩506係用於將磷植入ρ基體501中以 便為高性能ρ通道電晶體產生η井504。將遮光罩移除且 清除抗蝕劑。可使用熱驅動或擴散程序以便形成ρ和η井 503 和 504 ° 經濟部智慧財產局員Η消費合作社印製 步驟103為週邊定義和場氧化步驟。如第3-1 〇3(a)圖 中所顯示，在此步驟中，將氮化矽（SiNx)層520沉積且使 用週邊源級/汲極遮光罩（未顯示）。執行韻刻步驟以便形 成飿刻區522且如第3-103 (b)圖中所顯示生長厚度約4〇〇〇 埃（A)之週邊場氧化層526。舉例而言，可利用傳統的矽 之區域氧化（LOCOS)技術形成場氧化物。 在步驟104中’如第3-l〇4(a)和（b)圖中所顯示，可 利用具有一個源極/>及極遮光罩和蚀刻之類似流程定義核 心。然後可形成核心場氧化物。核心區為發生記憶體存取 之區域。晶片真正佔有的區域因核心區之高密度而變得非 本紙張尺度適用中國國豕標準（CNS)A4規格（210 X 297公餐） 8 Γ%先閱讀背面之注意事項再填寫本頁) 91570 471170 A7 B7 ,修正補充 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 五、發明說明（9) 常需要。除此之外，如第3-107(d)圖中所g 4頌示，n 之處理步驟（在多晶矽1層蝕刻之後）中葬 ^ ^ 曰田所謂的通道中 止植入步驟而加強核心區之場隔離。細人工 ° 成之核心場隔 離規劃使得在核心中可擁有較薄的場氧各駄 琢乳化層。較薄的場氧 化層導致較小的“鳥嘴狀”區530，如篦1 Ί Λ 也 苐3_1〇4(b)圖所顯 示，因此可獲得較高的電路集積度。除此 夕卜’較薄的場 氧化層導致其鳥嘴狀具有較小的曲度。齡ϊ ^ & I小的鳥嘴狀曲度 會在通道氧化層產生較小的物理應力，圈而^ Μ TO 1改善其可靠 度和產量。 步驟105為週邊場和核心植入。可以其他的順序執行 這些植入。步骤105需要兩個遮光罩，一個為在週邊區令 用於場隔離之η通道場植入遮光罩，而另一傰 71 侧馮核心Vt 植入遮光罩。第3-105 (a)圖係顯示用於週邊區之n通道場 植入遮光罩620。當將遮光罩620放在適當位置時，侧是 經由η通道週邊場氧化層而植入。如第3_1〇5(a)圖在622 區所顯示，此植入會在η通道週邊場氧化層下導·致高濃度 之硼。侧之集中將導致電晶體可互相隔離。在顯示區域624 和626所植入之硼是非常的深所以對^通道電晶體之性能 影響很小。 第3-105(b)圖係顯示核心Vt植入遮光罩630。如第 3-105(b)圖所顯示在步驟1〇5之此部份植入硼。 在步驟106中，形成用於記憶體單元之選擇閘極氧化 物和穿隧氧化層。如先前所討論，NAND型快閃記憶體裝 置與NOR型裝置是不同的，因為NAND裝置在核心區中 本紙張尺度適用中國國家標準（CNS)A4規袼（210 297公釐） 9 (修正頁）91570 ------------.裝 --------訂 -------- f請先閱讀背面之注音？事項再填寫本頁} 471170

A7 B7 五、發明說明（10 ) 同時具有非浮動閘極選擇電晶體和浮動閘極記憶體電晶 體。步驟106提供NAND型裝置之此特性且需要一個穿隧 氧化層遮光罩和蝕刻。第3_1〇6(4至3_1〇6(c)圖係顯示核 心區中選擇閘極氧化物和穿隧氧化層之形成。利用傳統技 術可在核心區之P井702上生長厚度15〇 A之選擇閘極氧 化層701。如第3-〗06(a)圖所顯示，然後將選擇氧化層遮 光罩7〇3(TN〇M)放置在選擇閘極區之上。其後將用於核心 記憶體單元區之選擇閘極氧化層7〇1蝕刻去除且將光罩 7〇3移除。如第3_1〇6(e)圖之7〇5中所係顯示，在核心記 憶體單元和選擇電晶體區上生長厚度95人之氧化層，導致 在選擇閘極上之氧化層（Gox)約為18〇 A且其通道氧化物 (Tox)在浮動閘極電晶體記憶體單元上约為95 A，此乃因 為其氧化物生長率是不同的。然後將顯示在第3_1〇7(a) 圖中之第一多晶矽或poly丨（pl)層放置在核心或週邊區 步驟107需要兩個遮光罩。第一個為在蝕刻之後的 poly 1遮光罩。然後執行通道中止植入步驟且在遮光罩和 蝕刻之後執行ΟΝΟ沉積。此圖係顯示表示浮動閘極記憶 體單疋之穿隧氧化層Tox。第3_l〇7(a)-3-l〇7(g)圖係顯示 步驟107之流程。第3_107(幻圖係顯示在具有pl層沉積之 步驟106尾端之核心和週邊區域。在第3_1〇7(b)圖中，加 入用於做為蝕刻遮光罩之pi遮光罩。在遮光之後，執行餘 刻以便產生如第3 -107(c)圖所顯示之結構。然後如第3 _ 107(d)圖所顯示，執行將通道中止植入在核心場氧化 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） -^ I .. . * 壯衣—-------訂·-------- (請先閱讀背面之注意事項务填寫本頁) 經 濟 部 智 慧 財 產 局 消 費 合 作 社 印 製 471170 A7 ______ B7 五、發明說明（11 ) (CFOX)區矽基體中以便在移除抗蝕劑之前產生通道中止 7〇7 ’所以可隔離稍早曾提及之位於核心區中之位元線。 第3_l〇7(e)圖係顯示在0N0沉積後之結構，其後緊接著 的是ΟΝΟ遮光罩709遮光在核心上之〇N〇之遮光步驟。 (如將進一步討論的，用於在第4圖中所說明之流程，其 不同於第3圖中所顯示之流程，其核心上之όνο遮光罩 在第4-211(c)圖所顯示之ρ井抽頭上具有開口。）然後執 行可導致第3-107(f)圖之結構的蝕刻，此時週邊區是曝露 在場氧化層中。第3-107(g)圖係顯示將進一步討論之p〇ly 2 子元線之上視圖，且其中十字陰影區表示浮動閘極。 步驟108為在週邊區域之第一閘氧化層和高電壓和低 電壓植入之形成。第3-108(a)至3-108(d)圖係顯示在週邊 區域之厚和薄閘氧化層之形成，及高和低電壓電晶體之植 入。利用與第3-106(a)圖相類似之處理方式，可生長285A 之第一閘極氧化層720。如第3圖中所言主解的，步驟1〇8 需要三個遮光罩。如第3-108(b)圖中所顯示，在生長第一 閘極氧化層720之後，低電壓臨界電壓植入遮光罩726係 用於引導諸如硼等雜質植入主動區以便調整用於低電壓電 晶體之臨界電壓。如第3-108(c)圖中所顯示，為高電壓電 晶體使用用於臨界電壓植入之另一個遮光罩728。 在步驟109中，在沉積第二多晶矽（P2)和SiON/poly 帽之前形成第二閘極氧化層。第二閘極氧化層之形成係顯 示於第3-l〇9(a)圖中。應用閘極氧化物（Gox)遮光罩722。 此遮光罩係用於將在低電壓電晶體區之氧化物蝕刻且移 C請先閱讀背面之没咅？事項再瑣寫本頁} i I I ! I 訂·！ !!^ 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） 11 91570 471170 A7 - _______ B7 五、發明說明（η ) 除。然後生長第二閘極氧化層以便獲得高和低電壓閘極氧 化物。如第3-108(d)圖中所顯示，在高電壓區内之氧化物 是以遮光罩722遮光，而將在低電壓電晶體中之氧化物餘 刻剝除。在步驟109中，然後以不同的速率在高和低電壓 電晶體上生長第二閘極氧化層724，以便為高電壓和低電 壓電晶體產生較厚和較薄的氧化物。第3-109(a)圖係顯示 在移除遮光罩722之後所生長之第二閘極氧化層。 在步驟109中，在形成第二閘極氧化層和p〇ly 2層 之後，然後沉積石夕酸鎢（WSi)層。形成p〇ly帽且發生 合成薄膜之沉積，並產生如第3-109(b)圖所顯示之結構。 經濟部智慧財產局員工消費合作社印製 步驟110使用兩個遮光罩且為週邊和核心閘極定義步 驟。如第3-110(a)圖所顯示，此步驟必須將第二閘極遮光 罩（2GM)放置於核心和週邊閘極區之上。此步驟後緊接的 是導致第3-110(a)圖所顯示結構之蝕刻步驟。然後放置僅 在核心區具有開口之自我對準蝕刻（SAE)遮光罩73〇且蝕 刻之。在自我對準蝕刻期間，如第3el 1〇(b)圖所顯示，將 在核心區域内之ΟΝΟ和pi移除。在核心區域，使用 SiON/WSi/P2疊層做為自我對準之實體遮光罩以便定義核 心電晶體閘極’其將產生如第3_ 11 G(b)®}所顯示之結構。 如第3圖中所說明的，在步驟lu中需要四個遮光罩。 第3-1110)至3-111((1)圖係顯示在第3圖步驟111中所發 生之流程。第3-lll(a)圖係顯示第—遮光罩8〇1，其為允 許將如磷等雜質植入在週邊區域内之高電壓電晶體之高電 壓植入雜質遮光罩。緊接其後的是放置如第3_n(所 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 12 (請先閱讀背面之注意事項再填寫本頁) 91570 471170 A7 B7_____ 五、發明說明（13 ) (請先閱讀背面之注意事項再填寫本頁) 顯示之用於核心源極/汲極植入之中濃度掺雜汲極（MDD) 植入遮光罩802。MDD遮光罩802覆蓋在核心區域中之P 井抽頭區以便可防止η型MDD植入p井抽頭區。在MDD 植入之後，在電熱爐中執行熱驅動。然後，將低電壓η型 低濃度掺雜汲極（nLDD)植入遮光罩803應用於在週邊區 域内之η通道植入，如第3-111(c)圖中所顯示。最後，將 PLDD植入遮光罩804應用於氟化硼（BF2)之低濃度摻雜 汲極p通道植入，如第3-111(d)圖中所顯示。 在第3圖之步驟112中，需要兩個遮光罩。在間隔片 沉積和間隔片蝕刻之後，將這些遮光罩應用在n+和p+源 極/汲極植入以便形成低電壓η和p通道電晶體用之源極 和汲極。如第3 _ 112圖中所顯示，利用傳統技術沉積間隔 片氧化層。在沉積之後，執行間隔片蝕刻以便形成第3 _ i i 2 圖902所顯示之結構。其後藉由n+或p+植入遮光罩（未顯 示）為源極和汲極植入n+或p+雜質以便形成週邊電晶體之

源極和汲極，如第3_112圖904所顯示。nLDD或pLDD 植入是顯示在第3-112圖906中。 經濟部智慧財產局員工消費合作社印製 步驟113為不需要遮光罩之層内介質（〗ld)沉積和平 坦化步驟。如在先前技藝中所知，將可以是高溫氡化物和 硼磷TOES氧化物之疊層的ILD沉積在裝置之上端且將其 磨平，如第3-113圖中所顯示。 第3圖中之步驟114係有關形成接觸插塞且需要三個 遮光罩。其中之一為接觸遮光罩（未顯示），其中韻刻第3 114圖中之接觸位置1001使其穿透ILD層。第二和第一 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 13 91570 471170 A7 B7 五、發明說明（Μ ) 遮光罩是用於做為n+和p +接觸植入遮光罩，將在其後之 n+和p +接觸植入步驟中使用之。舉例而言，在第3_114 圖中僅顯示P +接觸植入遮光罩1002。使用p +接觸是為了 避免接面泄漏。接面泄漏可因為接觸孔與p+源極/汲極層 未對準而發生’如1003所顯示。p +接觸植入1〇〇4幫助 其避免因為此種未對準而發生之接面泄漏。除此之外，接 面泌漏亦可能因為矽表面切割而發生。p +接觸植入亦可 幫助其避免因矽表面切割而發生之接面泄漏，舉例而言， 當為伸入珍基體之接觸姓刻時。 在完成接觸植入之後，沉積和磨光鎢疊層以便形成提 供與基體、poly 1和poly 2、及n和P層接觸之鎢插塞（w_ 插塞）。如將在此進一步討論，在第4圖所顯示之方法中 可刪除P+接觸遮光罩和植入步驟。 步驟115為内接金屬形成步驟，需要一個用於蝕刻之 傳統遮光罩。 步驟116’為最上層沉積’其在蚀刻之後須要一個塾 遮光罩及在先前技藝中已知之紫外線移除步驟。 經濟部智慧財產局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 如第3圖所顯示之NAND製造流程總共需要個遮 光罩。第4圖係顯示依據本發明之另一個半導體N and 製造流程。如所顯示，依據第4圖令之本發明之製造流程 僅需要21個遮光罩，且將製造程序簡化所以在製造此裝 置上可節省很多成本。 第4圖之流程的第一個概念與第3圖之處理方法的不 同為其“逆向場氧化，，處理方式在開始時可省去一個光 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公釐） 91570 14 471170 A7 B7 五、發明說明（15 ) (請先間讀背面之，注意事項存瑱寫本頁) 罩。當以形成第零層遮光罩和週邊定義而開始第3圖之步 麟101-104流程時，依據第4圖之處理方法則跳過第零層 遮光罩蝕刻及清理步驟，且在步騾2〇2開始核心定義步 驟。因為核心場氧化可為其後的層提供對準標記所以可刪 除第零層遮光罩。 弟4-202(a)和4-202(b)圖係更詳細地顯示這些步騍之 差異。在第3-101至3-104圖中使用一個遮光罩，沉積氮 化石夕（SiNx)層520、執行在522之蝕刻及移除遮光罩θ在 週邊生長大約3000A之第一場氧化層526。使甩另一個遮 光罩定義核心源極/汲極區。然後，生長大約2500埃之核 心場氡化層528且將遮光罩移除，所產生之週邊氧化層約 4000 埃。 經濟部智慧財產局員工消費合作社印製 在第4-202(a)圖中核心源極/汲極遮光罩係用於定義 在11 〇 1處之核心源極/沒極區。如第4-202(b)圖中所顯示， 利用先前在此討論過之技術生長1700-2500A之核心場氧 化層1102。如第4-204(a)圖所顯示將氮化合物層11〇3移 除且沉積新的氮化合物層11 〇 5，其後利用蚀刻以便定義 週邊源極/汲極區，所以可避免生長額外的核心氧化物。 然後如第4-202(b)圖所顯示，生長大約4000埃之週邊氧 化物。因此，第4圖中之流程須有額外的氮化合物但僅需 要用相同數量之遮光罩來形成核心和週邊之場隔離。 依據本發明之“逆向場氧化”製程之額外優點為改善 在週邊和核心區域間之介面區域内之氧化物凹陷處。週邊 區域之形成首先會產生幾個氧化物凹陷處。此種氧化物凹 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 15 91570 471170 A7 五、發明說明（Μ ) 陷處在猶後的製造流程中會導致波紋㈤也㈣之形成， 因而導致流程缺失和降低產量。因為氧化物凹陷而導致之 氧化層穿透亦可能導致短路之風險。再者，經由4〇〇〇_5〇〇〇 埃之週邊場氧化層而植入鱗以便形成深n井須要非常高能 置的植入’此將增加製造的困難度和成本。可藉由在形成 週邊場氧化層前先形成核心場氧化層可大大地降低這些風 險。 在第4圖之步驟203中形成深井，如第2_4〇3(a) 圖所顯不。不像第3圖之流程中的步驟ι〇2，其為需要三 個遮光罩之三重井結構，步驟2〇3為僅需要兩個遮光罩之 雙井遮光罩和植入步驟。依據第4圖之流程，可將n井遮 光罩刪除。因此，可以深n井p通道電晶體（與井502同 時遮光和形成之井，所以產生兩個深井）取代用於高性能 P通道電晶體之n井（在第3· 102(c)圖中之504)。如第2-403(a)圖中所顯示，其在應用第一遮光罩ι114之後產生 具有深ϋ井111 〇和1112之結構。移除遮光罩1114和應 用遮光罩1116以便利用先前根據第3圖而討論之技術產 生Ρ井1118。這可能是因為深η井ρ通道裝置之通道摻 雜濃度最佳化雙閘極程序期間因加強式摻雜劑損失而增 加’其發生在稍後第4圖之步驟208和209之流程中。 第4-203(c)圖以在深η井之通遒摻雜濃度為函數比較 臨界電壓和通道長度，其中ρ型材料之濃度Ν2大於ρ塑 材料之濃度Ν1。因為降低其短通遒效應及臨界電壓之波 動，所以對最小通道長度而言，濃度愈高臨界電壓Vt愈 (請先閱讀背面之注音、5事項再瑣寫本頁) ir---------^ 經濟部智慧財產局員工消費合作社印製 木紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 16 91570 471170

請 先 閱 讀 背 面 之 注 意 事 項 再 填 寫 本 頁 471170 A7 —____B7 五、發明說明（18 ) _ ^—'— 和209僅需要兩個遮光罩，如將在下文中討論的。 (請先閱讀背面之注意事項再填寫本頁) 如先前所討論的，NAND型快閃記憶體操作需要$電 壓。因此需要兩種型式之電晶體’低和高電壓臨界值電晶 體。高電壓電晶體需要較厚的閘極氧化層，而低電壓電^ 體則使用較薄的閘極氧化層。因此需要雙閘極氧化層。: 據本發明之此概念在第4圖步驟208和209之流程中，^ 第4-208(a)和4_208(b)圖所顯示，其使用第一遮光罩ΐ2〇ι 所以在週邊區域258埃厚之閘極氧化層ι2〇2是生長在其 高電壓和低電壓電晶體區以及在核心區域内之〇N〇薄膜 之上。此產生大約用於高電壓閘極所需之一半氧化層厚 度。將遮光罩1203覆蓋在厚氧化層生長的區域。接著蝕 刻薄氧化層區域。其他的氧化層則繼續生長。此可導致於 兩種厚度之氧化層，其中較厚的氧化層覆蓋在高電壓電晶 體區域上，而較薄的氧化層則覆蓋在低電壓電晶體區域 上。 經濟部智慧財產局員工消費合作社印製 在第4圖步驟208流程中之Vt植入程序亦與第3圖 步驟108流程中的不同。通常，其中一個植入硼以便調整 臨界值。第3圖之流程中，需要用於兩種個別植入之兩個 遮光罩，一個用於高電壓臨界值，另一個用於低電壓臨界 值。然而，依據第4圖之流程，用於低電壓電晶體之一半 劑量的硼是經由第一 Vt植入遮光罩而提供的。如先前所 提及，在提供285埃厚之閘極氧化層之後，使用遮光罩12〇3 以便蝕刻用於薄閘極區域。在蝕刻薄氧化層之前，將用於 低電壓電晶體之另一半劑量的硼提供給薄閘極區。因此， 本紙張尺度適用中國國家標準（CNS)A4規袼（210 X 297公釐） 18 91570 471170 A7 """ ----_____一 — 五、發明說明（l9 ) 厚閑極區僅具有第-半之爛植入，而薄間極區則接收所有 劑量。如第4_2〇8(a)和4-208(b)圖所顯示，此處理方式可 減少-個遮光罩，因而可簡化流程和降低成本。然後韻刻 第4-208(b)圖低電壓區上之氧化層12〇4，所以在步驟2㈧ 中可生長第二閘極氧化層。 在第4圖流程之步驟2〇9中，將第‘2〇8(b)圖中之遮 光罩1203移除，且生長第二閘極氧化層，其導致於在低 電壓區之氧化層厚度為15〇埃而在高電壓區内之氧化層厚

度為400埃，如第4-209(a)圖所顯示的。在步驟209中， 形成如第‘209(b)圖所顯示之第二多晶矽層。其是以矽化 鎢覆蓋。到目前為止，如第4_2〇9(b)圖所顯示的，此結構 包含有由ΟΝΟ介質層所覆蓋、由控制閘極所覆蓋、或覆 蓋有石夕化物之第二多晶矽層所覆蓋之通道氧化層、浮動閘 極pi、或儲存層。在第3圖NAND製造流程之步驟1〇9 多晶石夕帽是放置在矽化物層之上以便保護之。然而依 據第4圖之流程，藉由利用si〇N做為保護層及將SAE 餘刻流程最佳化所以可跳過多晶矽帽，如此處所進一步討 論的。 可在第4圖之流程中刪除多晶矽帽之理由為其可協助 刪除在選擇電晶體中之浮動閘極。依據討論到目前為止之 第4圖流程，包括選擇電晶體之所有電晶體均具有浮動閘 極。然而，如前面所討論的，選擇電晶體將沒有此種浮動 閘極。可藉由分別縮短先前所討論之用於形成浮動和控制 閘極之p 1和p2層而刪除之。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) —' — — 丨 — — — — 訂 il — 丨 —1!.^、 經濟部智慧財產局員工消費合作社印製 91570 19 471170 經濟部智慧財產局員工消費合作社印製 20 A7 ___B7_______ 五、發明說明（20 ) 第4-209(c)圖係顯示具有選擇線之核心陣列1301和 介面。第4-209(d)圖中核心區域1302之^一的剖面圖係顯 示用於縮短pi和p2接觸及p井抽頭1306之pi和ρ2接 觸1303和1304及内接金屬1305。第4-209(e)圖係顯示 縮短p 1和ρ2閘極必須中止在各層之接觸蝕刻。在第3圖 流程中之電晶體上使用多晶矽帽會使得蝕刻流程變得更困 難。因此，在第4圖之流程中將多晶矽帽刪除以便利用金 屬層1305增進pi和ρ2層之連接。必須從某一侧蝕刻穿 越層内電介質（ILD)和SiON且中止於矽化鎢（Wsi)薄膜以 便可與p〇ly2層接觸。而在另一侧，韻刻中止於p〇iyi 層且不再前進。沒有多晶矽帽，輕易即可將蝕刻程序最佳 化成具有高氧化物可進行多晶矽之可選擇性蝕刻，且因此 可中止在poly 1層。此簡化第4圖之流程。 週邊和核心閘極定義之步驟210需要兩個遮光罩。參 考第4-210(a)圖至第4-210(d)圖，如第4-210(a)圖所顯示， 使用弟二閘極遮光罩（2GM)定義用於週邊電路之閘極和定 義部份的核心電晶體閘極。在餘刻之後，其結構如第4 _ 210(b)圖所顯示。 第4-2 10(c)圖係顯示如何將在第3圖之流程中必須使 用之遮光罩在第4圖之流程中將其刪除。第4_21〇(〇)圖係 顯示在第4-210(b)圖所顯示之步騍210中第二閑極餘刻後 之留空處（無光罩）高電壓植入。在根據第4_21〇(b)圖 論之核心内之第二閘極蝕刻後，保留〇N〇* pl層且其 厚度大约1100埃。在第4圖之流程中，如第4_21〇(幻圖 本^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) -- 91570 (請先閱讀背面之注意事項再填寫本頁) \-------—訂---------

471170 A7 ~~------- 五、發明說明（21 ) 所顯不’在將第二閘極遮光罩移除前利用30 keV之低能量 執仃留空處同電壓植入。此植入並未穿透核心且對核心裝 不八心《第4_210(c)圖所顯示之劑量大約為3E12，且 大約比為在週邊中對之n和p通道電晶體進行p或η型低 摻雜汲極（pLm^nLDD)進行植入所須之劑量低十至二十 倍，此植入為稍後將在第3和4圖之流程中執行的流程。 留空處之植入對低電壓p和n通道裝置之影響是可忽略 的因為其別量非常低。因此，在移除如第圖所 顯示之第二閘極遮光罩光阻2GM之前執行留空處高電壓 植入可避免必須使用在第3圖之流程之步驟311中所使用 且顯不在第3-111 (a)圖中之高電壓植入遮光罩。 在依據第4圖流程之此步驟中可將遮光罩數量再降 低。如第4-210(d)圖所顯示，其使用自我對準遮光罩 (SAE)。在自我對準蝕刻期間，將第4_1〇6圖核心中之〇N〇 和pl和牙隨氧化層（Tox)移除。在核心區域内si〇N/Wsi/p2 疊層係用於做為用於定義核心電晶體閘極之自我對準實體 遮光罩。

第4圖之步驟211與第3圖中步驟U1之流程不同。 步驟211僅需要兩個遮光罩，分別用於為nLDD* pLDD 植入敍刻，而在步驟1 Π之流程中則需要四個遮光罩。如 上所述，在第3圖步驟111流程中所需要之高電壓植入遮 光罩在第4圖步驟211流程中則將其刪除。第4圖步驟211 之流程和第3圖步轉111之流程間的另一個差異為在步驟 211不必使用中濃度掺雜汲極（MDD)遮光罩。在定義記憶 — — — II — — — —— — - · I I I I I 1 —tr· — —------ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 471170 A7 五、發明說明（22 ) (請先閱讀背面之注意事項再填寫本頁) 體電晶體之後，第3圖流程中需要MDD植入遮光罩以便 形成用於核心單元之源極和没極區。在第4圖之流程中並 不需要此遮光罩。如第4-211(a)圖所顯示，可繼績進行MDD 楂入而不需要任何遮光罩，因為SAE遮光罩為MDD植入 提供所需要之遮光。 在第3圖流程中之MDD遮光罩之原始目的為覆蓋p 井抽頭區以便防止η型MDD植入至p井抽頭區。在第4 圖之流程中’在自我對準触刻（SAE)之後，可執行中濃度 摻雜汲極植入。如將進一步討論及如第4_2U(C)圖所顯 示’在第4圖之流程中修改SAE植入遮光罩以便可為MDD 核心源極和汲極植入覆蓋P井區，因而可在第4圖之流程 中再刪除另一個遮光罩。 經濟部智慧財產局員工消費合作社印製 第4-211(b)和4-211(c)圖係顯示第3圖和第4圖處理 方式間之差異。第4_211(b)圖係顯示在第3圖之流程中， 先前所討論之ΟΝΟ遮光罩709(參考第3_1〇7(e)圖）是覆蓋 整個核心。此需要使用SAE遮光罩73〇(顯示於第弘n〇(b) 圖中），將ΟΝΟ和pi層移除。在mdd植入期間，mdd 遮光罩802(參考第3-111(b)圖）亦用於覆蓋核心中之p井 抽頭。第4-211(c)圖係顯示在第4圖之流程中，將〇N〇 遮光罩1401從其區域移除以便對在p井抽頭區上之 ONO/pl進行蝕刻。在自我對準蝕刻（Sae)期間，可覆蓋口 井抽頭區，所以可將在SAE之後和光阻移除之前的Μ〇〇 植入阻隔在此區域中。因此，在第4圖之流程中不須提供 各別的MDD遮光罩，因而可省去一個遮光罩。取而代之， 本紙張尺度適用中國國家標準(CNS)A4規格(21G x 297公髮） 22 91570 471170 A7 B7 五、發明說明（23 ) 如第4-211 (a)和4-211(c)圖中所顯示，可使用SAE遮光罩 1402做為MDD植入遮光罩而不須要任何額外的遮光罩。 {請先閱讀背面之注意事項再填寫本頁) 在步驟211中，如第仁211(d)和4-2 11(e)圖中所顯示， 各需要一個遮光罩之nLDD和PLDD植入是以與如在第3 111(c)和3-111(d)圖中所顯示之第3圖之流程相同的方式 執行。 在步驟211中第4圖之程序和第3圖之程序的另_個 差異為刪除poly 1波紋之方法，其可縮短位於單元間之 多晶矽（poly)浮動閘極。第3圖之程序使用過蝕刻，但是 其是受限制的因為其切入矽層中。依據第4圖之程序，在 蝕刻之後，應用HF浸潰。附著在〇N〇之微小波動可用 貝將其除去。這可在其產量上提供重大的改善。 如先前在第3圖之程序之討論中所提及的，在 植入之後，在電熱爐中執行熱驅動。在依據第3圖之流程 和第4圖之流程間之另一個差異為在清理之後，第*圖之 流程藉由較長的氧化時間但相同的熱循環條件退火處理 MDD植入。此乃企圖對任何波紋進行進一步的氧化以便 經濟部智慧財產局員工消費合作社印製 使其不導電。第4圖之流程在執行短氧化和氮退火上是與 第3圖之流程不同的。 第4圖流程中之步驟212和213與第3圖所顯示流程 中之步驟112和113是相類似的。 第4圖流程中之步驟214與第3圖所顯示之流程亦不 相同。第3圖流程中之步驟114需要三個遮光罩。如先前 在第3圖流程中所时淪的，首先，利用接觸遮光罩雜刻接 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公爱） 23 91570 471170 A7 (請先閱讀背面之注意事項再填寫本頁) 五、發明說明（24 觸孔。提供兩個接觸植入遮光罩，也就是，…和p +接觸 植入，以便可防止0和P +接面洩露。在接觸植入之後， 沉積鎢疊層薄臈且然後將其磨光以便形成鎢插塞。此接觸 植入之目的為改善程序界限和避免因為矽表面切割和未對 準而％起之接面戌露。接觸植入增加額外的底接面層以便 在可能發生表面切割和未對準之點提供底接面層材料之界 限。 然而’依據本發明在第4圖中之流程，可藉由建立設 計規則而刪除p+接觸植入遮光罩步驟和植入，此規則為 確保在接觸和場氧化邊緣間具足夠之距離“d，，以便刪除 P +接觸植入之需求。此結構係顯示在第4_214圖中。亦將 此程序最佳化以便降低矽表面切割效應。舉例而言，可將 如第4-214圖所顯示之用於接觸蝕刻之程序最佳化成對用 於南度選擇性地對p〇ly 1層上之多晶矽進行中止蝕刻， 因而可降低用於矽基體和p〇1y 1層之蝕刻率，其導致於 較小之矽表面切割。此省去另一個遮光罩步驟，因而可對 流程進行更進一步之改善。 經濟部智慧財產局員Η消費合作社印製 金屬沉積及上侧層和填塞步驟215和216通常對應於 根據第3圖所討論之步驟〖i 5和116。 在此所顯示之流程對製造高密度快閃記憶體產品和結 構是有用的。其中一範例為高密度之64百萬位元裝置。 此種產品可藉由簡化的製造流程以比目前利用標準NOR 或多層單元NOR技術所能達成之更低的成本生產較小尺 寸之單元。除此之外，在此種產品中可加強其可靠度和零 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公釐） 24 91570 471170 A7 ------SZ___ — 五、發明說明（25 ) 錯誤操作。舉例而言，此種裝置具有可10年安全地儲存 數據竭和數據之保有力，和進行i⑼，綱次之規劃刪除週 期而不需要錯誤保護。舉例而言，此種產品具有每秒π 二萬位兀之讀取轉換率、每秒2 5百萬位元之程式轉換 率，和在2毫秒内刪除8Κ位元組之數據。此種產品在數 位照相機和錄音機，及數據記錄器、遠距通訊和網路系统、 私人數位秘書、固有的快閃陣列和固態磁碟機驅動中是有 用的。其可與控制器組合在一起以便形成其他的產品。 本發明並不希望是由上述實施例中之規範限制而是由 所伴隨申請專利範圍定義是顯而易見的。 (請先閱讀背面之注音？事項再资寫本頁：> 訂--------- 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 25 91570

Claims (1)

1. 47117ο

   第88120662號專利申請案 申請專利範圍修正本 (90年10月12日） Ί 从…切··*——►料 •一種具有核心區域和週邊區藏之NAND型快閃記憶 體裝置之半導體製造方法，包含下列步驟：在定義週 邊區域之前，在核心區域上放置源極/汲極遮光罩且 生長核心場氧化層而起始定義核心區域；以及 放置兩個遮光罩，該兩個遮光罩之第一個係用於 深η井，該兩個遮光罩之第二個係用於p井，而形成 該深n井和ρ井。 2.如申請專利範圍第1項所列舉之半導體製造方法，其 中定義週邊區域之步驟包含有蝕刻源極和汲極區至 前述的週邊區域且生長氧化物。 3，如申請專利範圍第2項所列舉之半導體製造方法，其 中生長氧化物之步驟包含有在前述的週邊區域中生 長週邊場氧化物且在具有核心場氧化物之區域上生 長額外的氧化物厚度。 缒濟部中夬標準局員工福利委員會印製 4.如申請專利範圍第3項所列舉之半導體製造方法，更 包含有在具有核心場氧化物之核心區域上生長額外 的氧化物厚度。 5·如申請專利範圍第3項所列舉之半導體製造方法，包 含有為在核心和週邊區内之電晶體建立臨界電壓之 植入材料。 ϋ申請專利範園第1項所列舉之半導體製造方法，其 本^^適用中國0¾準（CNS )Α4規^ ( 210 X 297公發)---—-— 1 91570 471170 Γ—-------- H3 中核心場氧化物是在週邊場氧化物形成前形成的。 7·如申請專利範圍第i項所列舉之半導體製造方法，其 中核心源極和汲極遮光革係用於定義核心源極和汲 極區，沉積第一氮化矽層且然後生長介於17〇〇人和 2000A之間的核心場氧化物。 8.如申請專利範圍第7項所列舉之半導體製造方法，其 中將則述的第一氮化發層移除，沉積、遮光和蚀刻第 二氮化發層以便定義週邊源極/汲極區。 9·如申請專利範圍第8項所列舉之半導體製造方法，其 中所生長之週邊氧化物厚度大約為4〇〇〇 A。 1〇·如申請專利範圍第1項所列舉之半導體製造方法，包 含有在週邊和核心區域提供第一遮光罩和形成深立 井，移除前述的第一遮光罩，提供前述的第二遮光罩 和產生ρ井。 Π·如申請專利範圍第1〇項所列舉之半導體製造方法， 其中前述的η井是藉由植入磷而形成的。 經濟部中央標準局員工福利委員會印製 12. 如申請專利範圍第1〇項所列舉之半導體製造方法， 其中前述的ρ井是藉由植入硼而形成的。 13. 如申請專利範圍第2項所列舉之半導體製造方法，其 中生長大約介於4000Α和5000Α之間的週邊場氧化 物。 14·如申請專利範圍第3項所列舉之半導體製造方法，其 中沉積氮化矽層、其後在生長前述的氧化物之前在週 邊區域上沉積和蝕刻遮光罩。 中—國國緖準(STT) Α4規格（2Κ) X撕公楚 1-~——-- 2 91570 471170 H3 15·如申請專利範圍第14項所列舉之半導體製造方法， 其中在核心區域沉積和蝕刻另一個遮光罩，然後生長 核心場氧化物。 H如申請專利範圍第15項所列舉之半導體製造方法， 其中前述的核心場氧化物較前述的週邊場氧化物 薄。 17.如申請專利範圍第5項所列舉之半導體製造方法，包 含有放置η通道場植入遮光罩，蝕刻週邊η通道和使 植入之硼貫穿η通道週邊場氧化物。 18·如申請專利範圍第I?項所列舉之半導體製造方法， 包含有植入硼以便產生可使電晶體互相隔離之硼漫 19.如申請專利範圍第18項所列舉之半導體製造方法， 包含為植入前述的硼之深度可將對η通道電晶體之 性能之影響減至最低。 如申請專利範圍第17項所列舉之半導體製造方法， ‘經濟部中央標準局員工福利委員會印製 包含有放置Vt遮光罩，蝕刻前述的核心區和植入 领〇 21·如申請專利範圍第5項所列舉之半導體製造方法，包 含有在選擇閘極區生長選擇閘極氧化物之步驟。 22. 如申睛專利範圍第21項所列舉之半導體製造方法， 其中選擇閘極氧化物是生長在核心區域之p井上。 23. 如申請專利範圍第22項所列舉之半導體製造方法， 選擇閘極氧化物之厚度大約A 15〇 A。 本紙張峨用中國國緖可規格(21〇7i57iiT 3 91570 C

   24·如申請專利範圍第23項所列舉之半導體製造方法， 包含有遮光選擇閘極氧化物和將在核心區域❸井上 之剩餘氧化物蚀刻去除。 25, 如申請專利範圍第24項所列舉之半導體製造方法， 包含有移除位於選擇閘極上之遮光罩和以不同速率 在選擇閘極和P井之核心區域上生長氧化物。 26. 如申請專利範圍第25項所列舉之半導體製造方法， 其中生長於核心區域上之通道氧化物厚度約為 A 〇 •如申明專利範圍第2ό項所列舉之半導體製造方法， 其中生長在選擇閘極區之上的氧化物厚度約為18〇 Α 〇 28. 如申請專利範圍第21項所列舉之半導體製造方法， 包含有在選擇閘極和核心區域上生長穿隧氧化層，前 述的穿隧氧化層在前述的選擇閘極和前述的核心區 域具有不同的厚度。 29. 如申請專利範圍第28項所列舉之半導體製造方法， 經濟部中央標準局員工福利委員會印製 包5有在穿隧氧化層上沉積第一多晶矽層，遮光核心 區域除了核心場氧化物之部份外的區域，蝕刻位於核 心場氧化物上之第一多晶矽層，且在核心場氧化物内 執行通道中止植入。 30·如申請專利範圍第29項所列舉之半導體製造方法， 包含有沉積ΟΝΟ層。 31.如申請專利範圍第30項所列舉之半導體製造方法， i紙張尺ΐ適用中國國家標準(CNS ) Α4規格（210 X 297公發- 4 91570

   匕否有遮光位於前述的核心區域上之前述的ΟΝΟ層 位於刖述的核心區域上之ρ井抽頭，且蝕刻前述的 週邊區域至場氧化物層和蝕刻整個前述的Ρ井抽 頭。 2·如申請專利範圍第31項所列舉之半導體製造方法， 包含有分別形成高和低電壓電晶體。 33·如申請專利範圍第32項所列舉之半導體製造方法， 包含有以第一閘極氧化物形成前述的高電壓電晶 體，及以較前述的第一閘極氧化物薄之閘極氧化物形 成前述的低電壓電晶體。 34. 如申請專利範圍第33項所列舉之半導體製造方法， 包含有遮光核心區域和在週邊區域内及核心區域内 ΟΝΟ層上生長氧化物層。 35、 如申請專利範圍第34項所列舉之半導體製造方法， 其中所生長之前述的氧化物層的厚度約為285 Α，且 經由遮光罩植入前一半劑量之硼。. 36·如申請專利範圍第35項所列舉之半導體製造方法， 經濟部中央標準局員工福利委員會印製 包含有以第二Vt遮光罩遮光高電壓電晶體厚閘極 區，將後一半劑量之硼植入低電壓電晶體區，蝕刻生 長在低電壓電晶體區之氧化物，移除第二遮光罩和生 長額外的氧化物層。 37·如申請專利範圍第36項所列舉之半導體製造方法， 其中所生長之前述的額外氧化物層大约15〇人且所生 長之前述的氧化物層之剩餘部份大約4〇〇 A。 f紙張妓適用中國ϋ緖準(CNS从4規格（21〇x 297公發)------ 5 91570 471170 H3 3 8·如申請專利範圍第37項所列舉之半導體製造方法， 包含有在前述的週邊區和前述的核心區上形成第二 多晶矽層。 39·如申請專利範圍第38項所列舉之半導體製造方法， 包含有在前述的第二多晶矽層上形成矽化鶊層和在 前述的矽化鎢層上形成SiON層。 40·如申請專利範圍第39項所列舉之半導體製造方法， 其中在週邊區域上之電晶體最先形成有浮動閘極且 其中選擇電晶體是藉由縮短形成浮動和控制閑極之 多晶石夕l(pl)和多晶石夕2(p2)層而形成的。 41·如申請專利範圍第40項所列舉之半導體製造方法， 包含有姓刻在p2層上之梦化鶴層和經過層内電介質 至Pi層，及利用金屬連接pi和p2層。 42♦如申請專利範圍第41項所列舉之半導體製造方法， 其t前述的蝕刻包含有對多晶矽蝕刻敏感之高氧化 物之#刻程序。 43 ♦如申請專利範圍第4〇項所列舉之半導體製造方法， 經濟部中央標準局員工福利委員會印製 包含有放置第二閘極遮光罩以便定義在週邊區域内 之電晶體閘極，和最少部份定義在核心區域内之閘 極、钱刻核心區域至ΟΝΟ層和蝕刻週邊區域至閘極 氧化物層。 44·如申請專利範圍第43項所列舉之半導體製造方法， 包含有執行高電壓植入。 利範圍第44項所列舉之半導體製造方法， 規格仏0X297公發）------ 6 91570 ^αι?〇 其中在移除第二閘極遮光罩之前是在低於3〇keV能 量下以大約3E12之劑量執行高電壓植入α 46 ’如申請專利範圍第43項所列舉之半導體製造方法， 其中高電壓植入包含有植入磷。 7·如申凊專利範圍第45項所列舉之半導體製造方法， 其中高電壓植入對在核心區域内之裝置不具明顯的 影響。 48·如申請專利範圍第47項所列舉之半導體製造方法， 其中在蝕刻剝離ΟΝΟ層之後其下方之層的厚度約為 1100 A 〇 49·如申請專利範圍第44項所列舉之半導體製造方法， 包含有放置自我對準蝕刻遮光罩且將核心區域之非 主要的ΟΝΟ和pi區飯刻剝離，所以Si〇N、Wsi、p2 疊層變成用於定義核心電晶體閘極之自我對準實體 遮光罩。 50 ·如申請專利範圍第49項所列舉之半導體製造方法， 包含有在自我對準蝕刻之後執行中濃度摻雜汲極植 經濟部中央標準局員工福利委員會印製 入。 51·如申請專利範圍第50項所列舉之半導體製造方法， 其中自我對準遮光罩亦提供中濃度摻雜沒極遮光 52‘如申請專利範園第5〇項所列舉之半導體製造方法， 更包含有放置n低濃度摻雜汲極（nLDD)遮光罩和執 行在週邊區内之η通道植入之nLDD植入之步驟。 本紙—張適用中國國緒準（CNS )k4規格（薦297公笼）--- 7 91570 7 4

   53 ·如申請專利範圍第52項所列舉之半導體製造方法， 更包含有放置p低濃度摻雜汲極（pLDD)遮光罩和執 行在週邊區内之p通道植入之pLDD植入之步騍。 54♦如申請專利範圍第53項所列舉之半導體製造方法， 其中pLDD植入包含有植入氟化硼。 55.如申請專利範圍第53項所列舉之半導體製造方法， 包含有藉由HF浸潰移除多晶矽層（p〇ly)波紋 (stringer)。 56·如申請專利範圍第55項所列舉之半導體製造方法， 包含有退火中濃度摻雜汲極（MDD)植入。 57·如申請專利範圍第56項所列舉之半導體製造方法， 包含有沉積間隔氧化物層和將其蝕刻成所希望之結 構。 5 8 ·如申請專利範圍第5 7項所列舉之半導體製造方法， 包含有植入n+和p +雜質以便形成源極和汲極。 59·如申請專利範圍第58項所列舉之半導體製造方法， 包含有沉積層内電介質。 經濟部中央標準局員工福利委員會印製 60‘如申請專利範圍第59項所列舉之半導體製造方法， 包含有利用接觸遮光罩餘刻接觸孔和為接觸進行n+ 接觸植入。 61·如申請專利範圍第6〇項所列舉之半導體製造方法， 其中將接觸區和場氧化物之端點間保持預定距離。 62·如申請專利範圍第61項所列舉之半導體製造方法， 包含有沉疊層薄膜以便形成接觸。 本紙張认適用中關緒準（c N s) A 4規格（21G χ 297公釐） 91570 471170 H3 63.如申請專利範圍第62項所列舉之半導體製造方法， 包含有沉積金屬鍍層和最上層。 經濟部中央標準局員工福利委員會印製 本紙張尺度適用中國國家標準（c N S ) A 4規格（210 X 297公楚) 9 91570