KR100834261B1 - 스플리트 게이트 플래시 메모리 셀과 그 제조 방법 및 프로그래밍 방법 - Google Patents

스플리트 게이트 플래시 메모리 셀과 그 제조 방법 및 프로그래밍 방법 Download PDF

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Abstract

본 발명의 예시적인 실시예들은 깊은 서브미크론 치수와 조화되며 고성능 로직 기법들과 간단하게 통합하는데 적합한 플래시 EEPROM 기법을 제공한다. 알려진 기법들과는 달리, 예시적인 실시예들은 스플리트 게이트 셀 구조에 감소된 셀 영역 크기를 제공한다. 본 발명에 따른 플래시 EEPROM을 구현하는 예시적인 프로세스는 터널링 장벽 높이(202)를 감소시키는 방법으로 터널링 산화물(208)을 성장시키는 것을 포함하고, 로직 기능 성능을 저하시키지 않으면서 통상적인 고성능 로직 기법들에 대해 최소한의 변동을 필요로 한다.

Description

스플리트 게이트 플래시 메모리 셀과 그 제조 방법 및 프로그래밍 방법{METHOD AND APPARATUS FOR PROVIDING AN EMBEDDED FLASH-EEPROM TECHNOLOGY}
관련 출원
본 출원은, 동일자 출원으로 공동 계류중이며, 본 명세서에 참조로서 포함되어 있는 "METHOD AND APPARATUS FOR PRODUCING A SINGLE POLYSILICON FLASH EEPROM"와 연관되어 있다.
본 발명은 반도체 메모리에 관한 것이며, 보다 상세하게는, 고성능 로직 기술과 쉽게 통합될 수 있는 메모리 셀의 개발에 관한 것이다.
당업자는 DRAM, SRAM, ROM, EEPROM, 플래시 EEPROM과 같은 메모리 기술을 고성능 로직 기술과 통합하는 것이 바람직하다고 인식하고 있다. 그러나, 현재, SRAM과 ROM과 같은 기술만이 고성능 로직 기술에 통합되는 경향으로 진행되고 있다. EEPROM과 DRAM 기술 등은 특정 용도로만 이용되고, 매우 복잡하여, 고성능 로직 기술에 간단히 통합하기에는 부적합하다.
예를 들어, EEPROM 기술은 통상 4개의 베이직 셀, 즉 (1) 1 트랜지스터 스택형 게이트 플래시 EEPROM 셀; (2) 1 ½트랜지스터 스플리트 게이트 플래시 EEPROM 셀; (3) 이중 게이트 2 트랜지스터 EEPROM 셀; 및 (4) 게이트를 제어 또는 선택하기 위해 에지를 이용하는 셀 중 하나를 이용하여 구현된다. 또한 부분적으로 형성된 스택 게이트 구조의 에지에 자기 정렬 트렌치를 형성하는 플래시 메모리 셀에 관하여 제안이 있었다. 그러나, 이러한 기술들 각각은 고성능 로직 기술로의 용이한 통합을 방해하는 단점을 가지고 있다.
도 1a는 전형적인 1 트랜지스터 스택형 게이트 플래시 EEPROM 셀을 도시하고 있다. 최소 배선폭(f2)의 대략 6배 및 7배의 베이직 셀 사이즈를 가진 Intel Corp. 와 Advanced Micro Devices Corp. 제조의 스택형 게이트 플래시 EEPROM 셀이 이용가능하다(예, Intel E28F016SA 16Mbit 플래시 메모리와 AMD AM29F016 16Mbit 플래시 메모리). 그러나, 이러한 셀은 4 회의 이온 주입을 요구하는 매우 복잡한 소스-드레인 영역을 가지고 있다. 이러한 서브미크론 셀은 관통 및 드레인에서의 조기 브레이크다운, 및 다양한 판독 방해 문제점의 경향을 가지고 있다. 또한, 셀은 오버 소거(over erase)에 매우 민감하며, 이것은 영구적인 턴 온 소자의 원인이 될 수 있다. 또한, 이러한 셀들은 소거 및 프로그램 기능에 고전압이 요구되기 때문에 축소가 곤란하다. 확장 소스 확산 영역이 높은 포지티브 값을 취하여 파울러-노드헴(FN) 터너링에 의해 부동 게이트로부터 전자를 인출하여 부동 게이트를 보다 포지티브로 만드는 것에 의해 소거가 행해진다. 소거 기능은 부동 게이트를 임계 전압(VT)으로 낮춤으로써 행해지며, 드레인과, 제 2 폴리실리콘 층(즉, 폴리 2)으로 형성된 제어 게이트에 고전압을 인가하여 드레인 부근의 채널로부터 핫 전자를 부동 게이트에 주입하여 임계 전압을 높이는 것에 의해 프로그래밍이 행해진다. 즉, 프로그래밍은 제어 게이트에 고전압을 인가함으로써 핫 전자 주입법을 이용하여 행해진다. 고전압(예, 대략 12 볼트)은 별개의 고전압 트랜지스터의 포함을 필요로 한다.
도 1의 셀은 2 레벨의 폴리실리콘을 이용하는 것과 관련되어 있다. 전형적인 제품은 각각이 셀이 드레인과의 비트 라인(BL), 폴리 2 제어 라인(CL) 또는 워드 라인(WL), 및 확산된 소스 라인(SL)으로 구성되어 있는 NOR 구성을 이용한다. 이러한 소자에 필요한 고전압은 드레인 확산부의 소스와 박막의 게이트 산화물 사이의 거리(즉, 보다 긴 Leff)가 보다 긴 별개의 고전압 트랜지스터를 구축하여, 이러한 셀로 구현된 메모리 소자의 전체 크기에 부가하는 것을 필요로 한다.
도 1b에 도시된 1½트랜지스터 스플리트 게이트 플래시 EEPROM은 스택형 게이트 플래시 EEPROM에서 설명한 오버 소거 문제점을 피할 수 있지만, 스택형 게이트보다 셀 사이즈가 더 커진다. 최신 얕은 트렌치 절연(STI), 폴리에 자기 정렬된 n+ 소스 라인, 자기 정렬의 텅스텐 플러그 접점, 및 순수한 폴리 1 내지 폴리 2 정렬 허용도를 이용하는 스플리트 게이트 셀에 있어서, 전형적인 셀 영역은 대략 10f2 정도가 될 수 있다. STI 영역 내의 산화물을 기판으로 하향 에칭함으로써 보다 낮은 n+ 소스 영역이 기판에 생성될 수 있다. 폴리 2 층과 레지스트 마스크는 다른 얕은 트렌치 절연(STI) 영역을 에칭 동안에 보호하는데 사용된다.
이중 게이트 2 트랜지스터 EEPROM 셀이 도 1c에 도시되어 있으며, 개별 셀 소거를 가능하게 하는 개별 선택 트랜지스터를 포함하고 있다. 이러한 셀은 예를 들어, 1.0 미크론 룰에 대하여 대략 17f2의 셀 영역을 가진 Atmel 제조의 AT17C128 128k 시리얼 EEPROM을 이용할 수 있다. 이러한 셀은 상대적으로 크며, 플래시 EEPROM에 이용되지 않는다.
도 1d는 선택 게이트를 제어하기 위한 폴리실리콘 에지를 이용하는 셀을 예시하고 있다. 예를 들어, 이러한 셀의 예시적인 버전은 전압 커플링을 위해 근접 이격의 폴리실리콘 에지를 이용한다. 이러한 셀들은 상술한 셀들보다 소형이지만, 예를 들어, 0.6 미크론 룰을 이용한 셀 영역에서 대략 5f2인 Sandisk 35 비트 3 폴리실리콘 플래시 EEPROM에 나타나는 바와 같이 매우 복잡하다. 이러한 복잡성으로 인해, 고성능 로직 기술로의 통합에 부적합하다.
도 1e는 1997 년 IEDM, 다카시 고바야시 외 다수 발명의 "A 0.24 ㎛ 2 Well Process with 0.18㎛ Width Isolation and 3-D Interpoly Dielectric Films for 1-Gb Flash Memories" 문헌 페이지 275에 설명된 플래시 메모리 셀을 도시하고 있다. 또한, 이러한 셀의 제조 공정은 복잡하고, 고성능 로직 기술로의 통합에 비실용적이다.
플래시 EEPROM 기법을 고성능 CMOS(complementary metal oxide semiconductor) 로직 장치(예를 들면, 마이크로프로세서)와 통합하는 여러 가지 애플리케이션이 존재하므로, 그러한 기법의 개발은 매우 바람직할 것이다. 예를 들어, 그러한 통합 기법에 대한 애플리케이션으로는 소프트웨어 갱신, 식별 코드 저장, 필드에서의 시스템 재구성, 룩업 테이블, 제조 코드, 비휘발성 데이터 저장, 플래시 내장 메모리를 이용하는 스마트 카드, 원형(prototyping), 다양한 프로그램가능 로직 장치 및 필드 프로그램가능 게이트 어레이가 포함된다.
알려진 프로세스 기법들은 고성능 CMOS 장치와 같은 로직 장치와 상품의 플래시 EEPROM 셀의 용이한 통합에 적합하지 않다. 즉, 제이. 디. 부드(J. D. Bude) 등에 의한 "EEPROM/Flash Sub 3.0V Drain-Soruce Bias Hot Carrier Rating"(1995 IEDM, page 989)이란 제목의 문헌과, 제이. 디. 부드 등에 의한 "Secondary Electron Flash-A High Performance Low Power Flash Technology for 0.25㎛ and Below"(1997, IEDM page 279)란 제목의 문헌에 기술된 바와 같은 프로세스들을 포함하는 알려진 프로세스들은 통상의 고성능 로직 프로세스로의 간단한 통합을 허용하도록 플래시 EEPROM 셀 및 제조 프로세스를 충분하게 간략화시키지 않는다. 이들 문헌에는, 저전압에서 프로그램될 수 있는 장치를 제공하는 서브미크론 스택형 게이트 EEPROM 장치의 구조적인 속성이 개시되어 있다. 그러한 속성으로는, (1) 얇은 터널링 산화물(예를 들면, 대략 60Å 내지 100Å의 범위), (2) 계단형 접합을 제공하는, 붕소 헤일로헹에 이용되는 바처럼 0.25μm 및 그 이하의 형태로 EEPROM을 스케일링하는 기술은 아직 실현되지 않고 있다. 당업자들은 EEPROM을 스케일링하는 장치가 셀 크기 축소를 억제하는 물리적 한계(예컨대, IEEE, 1998년판, 130페이지, William D. Brown 및 Joe E. Brewer의 "비휘발성 반도체 메모리 기술(Nonvolatile Semiconductor Memory Technology)" 참조)를 피할 수 없다고 주장해 왔다. 플래시 EEPROM 기술이 광범위하게 응용되는바, 고성능 로직 프로세스에 쉽게 통합될 수 있는 셀을 개발하여 전형적 셀 설계를 통상적 로직 장치에 통합하는데 관련된 프로세스 호환성 문제를 피하는 것이 바람직할 것이다.
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발명의 개요
따라서, 예시적 실시예는 깊은 서브미크론 차원과 호환가능하며 고성능 로직 기술과 간단히 통합하기에 적합한 플래시 EEPROM 기술을 제공한다. 공지 기술과 달리, 예시적 실시예는 스플리트 게이트 셀 구조에 축소된 셀 영역 크기를 제공한다. 본 발명에 따라 플래시 EEPROM을 구현하는 예시적 프로세스는 로직 기능 수행을 저하시키지 않으면서, 터널링 장벽 높이를 제한하고, 통상적 고성능 로직 기술에 대해 동요가 최소화될 것을 요구하는 터널링 산화물 증가를 어느 정도 수반한다.
일반적으로 말해서, 예시적 실시예는 텍스처형 단결정 기판의 산화로 형성된 터널 산화물, 상기 터널링 산화물 위에 형성된 제 1 부동 게이트 전극, 터널링 산화물로부터 분리되고 상기 단결정 기판의 비텍스처형 부분상에 형성된 게이트 산화물, 그리고 상기 제 1 부동 게이트 전극 및 상기 게이트 산화물 위에 형성된 제 2 제어 전극을 포함하는 스플리트 게이트 플래시 메모리 셀에 대한 것이다. 본 발명의 예시적 실시예에 따라 구현된 예시적 플래시 EEPROM 셀은 고성능 로직 프로세스로 간단히 통합된다. 더하여, 셀은 하나의 트랜지스터 스택형 게이트 플래시 EEPROM 셀의 과도한 소거의 문제점이 없으며, 보다 쉽게 하향 스케일링될 수 있다. 더하여, 셀은 낮은 전압에서 프로그램되고 소거될 수 있으며 이로써 높은 온칩 전압 조절에 관련된 프로세스 복잡성이 제거된다.
본 발명에 관하여 이상에서 설명된 목적이나 기타 목적 및 특성이 첨부 도면과 함께 다음의 바람직한 실시예의 상세한 설명으로부터 더욱 명백해 질 것이다.
도 1a-1e는 예시적인 통상적 EEPROM 셀을 도시하는 도면,
도 2a-2i는 본 발명에 따라 플래시 EEPROM 셀을 구현하는 예시적 프로세스 흐름을 도시하는 도면,
도 3a-3c는 본 발명에 따라 예시적인 플래시 EEPROM 셀의 소거, 프로그램, 및 읽기 기능을 도시하는 도면,
도 4는 본 발명에 따른 예시적 셀 설계를 도시하는 도면.
도 2a-2i는 본 발명의 예시적 실시예에 따라 높은 결합 비율을 얻고자 부동 게이트 아래에는 자기 정렬형, 텍스처형 기판 터널링 산화물을 생성하고 부동 게이트 위에는 표준 산화물-질화물-산화물(ONO) 유전체를 생성하는 예시적 프로세스 흐름을 도시한다. 도 2a에서, 제 1 폴리실리콘층(202)은 단일 결정(즉, 단결정) 실리콘 기판(200) 상에 증착된다. 예시적 실시예에서, 제 1 폴리실리콘층(즉, 폴리 1 층)은 두께가 대략 120Å, 또는 120Å 정도의 소정의 두께이다.
도 2b에서, 제 1 폴리실리콘층은 기판 중으로 산화되어 도 2c에 도시된 것과 같이 허용가능한 텍스처형 표면을 형성하기에 적합한 대략 300Å 정도 두께의 산화층(204)을 형성한다. 도 2c는 산화층(204)의 제거를 도시하는데, 이는 단일 결정 실리콘 기판(200) 상에서 텍스처형(즉, 울퉁불퉁한) 표면(206)의 형성을 야기한다. 도 2d에서, 터널 산화층(208)이 텍스처형 표면(206) 상에서 성장한다. 예시적 실시예에서, 터널 산화층은 예컨대, 대략 60 내지 100Å의 깊이까지 성장하고, 궁극적으로 그 위에 부동 게이트가 형성될 것이다.
도 2e는 새로운 제 1 폴리실리콘 층(212)(폴리 1 층)의 제 1 증착 후에 산화물-질화물-산화물(Oxide-Nitride-Oxide : ONO) 유전체 층(210)의 형성 및 증착을 도시한다. ONO층(210)은 알려진 방식으로 증착되고, 예를 들어 대략 100Å 내지 150Å의 두께를 가질 수 있다. ONO 층(210)은 폴리 1 층(212)과 후에 형성된 폴리 2 층 사이에 형성되는 인터폴리(interpoly) 유전체를 구성할 것이다.
도 2f에 있어서, 포토레지스트 층이 인터폴리 ONO(210)상에 증착되어 포토레지스트 마스크(214)를 형성하는데 사용된다. 포토레지스트 마스크(214)는 기판에 포토레지스트 에칭을 형성하는데 사용된다(예를 들어, 기판에 대략 10Å 내지 100Å 에 유사한 깊이로). 기판으로의 에칭은 텍스처형 표면(206)의 비마스크 부분을 제거하는데 충분하다. 텍스처형 표면은 그 위에 성장될 정규의 게이트 산화물을 허용하도록 기판부에서 제거된다. 그 경우에 있어서, 자기 정렬 프로세스는 텍스처형 표면(206)이 오직 폴리 1 층(212)의 남아있는 부분 아래에만 유지되는 것을 보장하는데 사용된다.
도 2g에 있어서, 포토레지스트 마스크(214)는 제거되어 졌고 게이트 산화물이 폴리 1 층과 기판의 노출된 표면상에서 성장되었다. 희생 산화물이 종래 기술에서 알려진 바와 같이 게이트 산화물 형성에 앞서 형성되어 스트립될 수 있다. 도 2g는 예를 들어 대략 100Å의 두께로 게이트 산화물(216)의 재성장을 도시한다. 도 2h에 있어서, 제 2 폴리실리콘 층(218)(즉, 폴리 2 층)이 도 2g의 구조 상에 증착되어 졌다.
도 2i는 셀 구조의 부동 게이트를 구성하는 폴리 1 층(212)의 남아있는 부분에 대해 계단형 구성을 갖는 폴리 2 층(218)으로부터 제어 게이트를 형성하는 것을 도시한다. 제어 게이트는 부동 게이트를 형성하는 폴리 1 층의 에칭에 관해 전술한 바와 유사한 기술을 사용하여 폴리 2 층(218)을 에칭함으로써 형성된다. 부동 게이트의 오른쪽 에지와 제어 게이트(도 2i에 도시된 바와 같이)는 자기 정렬 에칭 프로시쥬어를 사용하여 정렬될 수 있다(즉, 폴리 1 층과 폴리 2 층의 에지가 함께 에칭됨으로써). 후에, 재산화 프로세스가 부동 게이트와 제어 게이트의 노출된 표면 상으로 산화물 층(220)을 성장시키는데 사용될 수 있다. 당업자라면 셀의 소스부 상의 상대적으로 큰 게이트 에지(즉, 도 2i에서 좌측에 도시된)는 에지 스페이서(spacer)의 두께가 증가할 것이기 때문에 자기 정렬 접촉의 사용을 용이하게 한다는 것을 이해할 것이다.
도 3을 참조하면, 도 2에 관해 전술한 바와 같은 프로세스를 사용하여 구성된 플래시 EEPROM 셀은 서브미크론 게이트 EEPROM 장치의 구조적 특성에 관해 버드(Bude)가 설명하는 다양한 조건, 즉, 얇은 터널링 산화물, 붕소 헤일로(halo) 주입을 갖는 고농도로 도핑된 얕은 n+ 접합, 및 네가티브 기판 바이어스의 사용을 고려할 수 있다. 기판 바이어스는 p-기판 상의 깊은 n-웰에서의 p-웰과 같은 3 웰 프로세스를 사용함으로써 용이하게 될 것이다. 그 경우에 있어서, p-타입 물질상의 통상의 n-웰은 로직 회로의 구현을 위해 사용될 수 있다. 플래시 셀이 구현되는 p-웰상의 바이어스는 온칩(on-chip) 전압 발생 회로를 사용하여 인가될 수 있거나, 전압이 외부적으로 공급될 수 있다. 그 경우에 있어서, 도 2 프로세스를 사용하여 발생된 장치는 제각각 도 3a 내지 도 3c에 도시된 바와 같은 방식으로 구현되는 소거, 프로그램 및 판독 기능을 포함할 수 있다.
도 3a 내지 도 3c를 참조하면, 비교적 낮은 프로그램 전압이 도 2 프로세스를 사용하여 발생된 장치와 결합되어 사용될 수 있다. 도 3a 내지 도 3c에 있어서, 플래시 EEPROM 셀은 3.3V 설계이고, 소거, 프로그램 및 판독 기능을 위해 사용되는 모든 전압은 고전압 트랜지스터없이 온칩에서 발생될 수 있다.
특히, 도 3a를 참조하면, 도 2에 관해 설명된 프로세스를 사용하여 발생된 플래시 EEPROM 셀에 관한 소거 기능이 도시되어 있다. 붕소 헤일로 주입(301 및 303)이 제각기 소스와 드레인 영역에서 형성된다. 도 3a는 셀의 소스와 드레인 부분에 관해 기판(300)의 p-웰에서 고농도로 도핑된 얕은 n+ 접합(302 및 304)을 도시한다. 이러한 영역은 높은 도즈(dose) 주입을 갖는 잘 알려진 LDD 프로세스에 유사한 방식으로 형성된다. 다소 깊고, 더 전도적이고, 두껍게 도핑된 영역(306 및 308)은 또한 소스와 드레인 영역의 일부로서 형성된다.
소스 드레인 영역은 3 웰 프로세스의 사용과 함께 형성될 수 있다. 기판은 네가티브 바이어스될 수 있고, p-타입 웰이 p-타입 기판상의 깊은 n-웰에서 형성되어서, 기판 바이어싱을 용이하게 하는 3 웰 프로세스를 구성한다. 소스에 관한 전압 공급 접촉(Vs), 드레인에 관한 전압 공급 접촉(Vd), 제어 게이트에 관한 전압 공급 접촉(VCG), 및 기판 바이어싱에 관한 전압 공급 접촉(VB)이 또한 공급된다.
소거 기능은 Vs를 플로우팅하고, VCG를 그라운드에 배치하고, 예를 들어 5V의 전압 펄스를 드레인(즉, Vd)에 공급하고, VB를 그라운드에 배치함으로써 구현된다. 부동 게이트에서 임계 전압(VT)은 대략 1V 이하로 떨어진다. 따라서, 소거 조건에 있어서 VT는 상대적으로 낮다. 예를 들어, 0.5V의 타깃 VT에 있어서, 부동 게이트 전압은 약 1.0V(전자가 결핍된)인데, 너무 낮아서 파울러-노드힘(Fowler-Nordheim) 프로세스에 의해 심각한 링키지를 야기한다. 상대적으로 짧은 시간에 부동 게이트를 소거하기 위해, 전기장은 파울러-노드힘 전도성이 동작하도록 충분히 높아야 한다.
예시적인 실시예에 있어서, 100Å의 실리콘 이산화물 유전체에 있어서, 드레인 상의 5V의 펄스는 10-4에서 10-5 A/cm2 차수의 전류를 발생시킨다. (이것은 터널링을 달성하는 n+ 폴리 - n+ 기판 구조에 있어서, 산화물 양단의 전기장을 감소시키는 수평 대역 전압을 무시할 수 있다고 가정한다). 임계 쉬프트는 대략 Q/Co에 의해 주어지는데, 여기서 Q는 부동 게이트로의 전하 전달이고, Co는 부동 게이트대 기판의 단위 면적당 용량(floating gate-to-substrate)이며, Q를 Jt로 대체하면(여기서 J는 전류 밀도이고, t는 시간), 3 볼트의 전압 쉬프트에 대해 대략 0.01초만이 필요하다. 실제 소거 시간은 예시적인 실시예에서 부동 게이트 아래의 드레인 확장 영역이 총 부동 게이트 영역보다 작기 때문에 5에서 10배 더 길 수도 있다. 당업자라면 3V 쉬프트의 값이 단지 일례일 뿐이라는 것을 이해할 것이다.
도 3a에 도시된 n+ 확장은 예를 들어 대략 5×1014 atoms/cm2의 인 또는 비소 주입을 사용하고 접합 깊이가 대략 0.1에서 0.2㎛인 RTA의 드라이브인/활성화 단계(drive-in/activation step)를 사용하여 스페이서 형성 전에 형성될 수 있다. 이것은 중간에 1019atoms/cm3 범위의 예시적인 도핑 농도를 보여준다. 부동 게이트의 소정의 확산 언더랩이 소거 기능을 달성하는데 사용된다.
당업자라면 도 3a의 소거 기능의 다양한 전압뿐만 아니라 도 3b와 도 3c에 관해서도 사용되는 값이 원하는대로 수정될 수 있다는 것을 이해할 것이다. 예를 들어, 소거 기능은 얇은 터널링 산화물을 사용함으로써 낮은 Vd 값에서 수행될 수 있다.
도 3b는 예시적인 프로그램 기능을 도시하는데 부동 게이트 전극 상의 증가된 임계 전압이 채널 개시된 2차 전자에 야기된다. 전술한 바와 같이, 본 발명의 예시적인 실시예에 따라서 구성되는 장치는 비교적 낮은 전압을 사용하여 프로그램될 수 있다. 프로그램시 부동 게이트 상에서 긴 기간(예를 들어, 수 년) 동안 전하가 유지되도록 하기 위해, 대략 2 내지 4V(VB = 0에서 측정된)의 예시적인 VT가 주어지면 전기장은 파울러-노드힘 전도성 메카니즘이 동작하지 않을 정도로 낮아야 한다. 실리콘 이산화물 누설 전류 밀도는 예를 들어 10-15A/cm2 차수이다. 이것은 당업자라면 알고 있듯이 높은 고유 저항의 범위에서 유전체를 형성하고, 건식 O2 산화 기법(dry O2 oxidation recipes)을 사용함으로써 달성된다.
누설이 네가티브 충전 전극으로부터 흐를 때 파울러 노르다임 전류는 상당히 낮기 때문에, 프로그램된 VT는 네가티브 충전 부동 게이트에 의해 유지된다.
부동 게이트에 존재하는 전압 대 기판 전계가 작은 경우, 프로그램 상태가 오랜 기간 동안 유지될 수 있다. 0.25 내지 0.5 미크론 범위의 기법들에 적절한 값인 약 2x1017의 채널 도핑 농도를 갖는 n 채널 트랜지스터의 부동 게이트에서의 임계 전압 VT는 다음과 같이 주어진다.
Figure 112001001714008-pct00001
여기서,
Figure 112001001714008-pct00002
는 금속 실리콘 일함수, ＱF는 고정 전하,
Figure 112001001714008-pct00003
는 페르미 준위, Co는 캐패시턴스,
Figure 112001001714008-pct00004
는 실리콘에 대한 유전 상수,
Figure 112001001714008-pct00005
는 자유 공간의 유전율, VBG는 프로그래밍 후 필드 게이트 상에 남겨진 전압, Σ는 붕소 임계-조절 주입 선량, q는 전자 상의 전하이다.
프로그램된 상태에서는, VT가 충분히 높아 트랜지스터가 턴온되지 않을 것이다. VT = 3V, ＱF에 대해 낮은 값, VBG = 0V로 대체하고, 100Å의 게이트 산화물 두께, NA = 2x1017 원자/cm3에 대한 적절한 다른 예시적인 값들, Σq = 0을 이용하면 VFG에 대한 전압은 약 -0.5V(축적 전자)이다. 이것은 0.5x106V/cm의 낮은 전계를 제공하며, 이 경우 터널링 전류가 거의 흐르지 않는다. 프로그래밍은 백 게이트 바이어스로 수행될 수 있으나, 판독 조건 또한 바이어스가 없기 때문에, 타겟 임계 전압은 그러한 바이어스가 없을 수 있다. 이것은 긴 시간 동안 유지되어야 하는 부동 게이트 상의 전하를 낮춘다. 물론, VT 타겟이 보다 낮아져서, 부동 게이트 상의 전하가 더 낮아지도록 할 수 있다. 스케일링 기법을 위해 여러 가지 다른 조건들이 지정될 수 있다는 것이 당업자에게는 명확할 것이다.
표면 근처의 채널 내의 도핑 농도를 p 웰, 펀치 스루 및 임계 조절을 포함하는 몇 가지 가능한 붕소 주입의 축적으로 비교적 높게 할 수 있다. 알려진 헤일로 주입 프로세스를 이용하여 헤일로 주입물을 생성할 수 있으며, 이에 따라 펀치 스루 및 다른 속성들을 향상시킬 수 있다.
도 3c는 판독 기능과 관련된 예시적인 전압들을 도시하고 있다. 판독 동작 동안 낮은 VD를 이용함으로써, 핫 전자 신뢰도 문제를 해결할 수 있다. 예시적인 전압은 VS 및 VB는 0 V이고, VCG는 대략 3.3 V이며, VD는 대략 1 - 2 V이다. 낮은 VT는 "1"을 나타내는 온(on) 상태가 되도록 하고, 높은 VT는 "0" 상태를 나타내는 오프(off) 상태가 되도록 한다.
도 3a - 3c에 대하여 기술된 바와 같이 구성되고, 도 2에 대하여 기술된 바와 같은 프로세스를 이용하여 생성된 플래시 EEPROM 셀의 예시적인 실시예들은 통상적인 고성능 로직 프로세스에 쉽게 통합될 수 있다. 예를 들어, 0.25 미크론 레벨에서, 통상적인 고성능 로직 기법들에서는 SiO2로 충진된 이후에 화학 기계적 연마(CMP) 정지부로서 기능하는 실리콘 질화물층을 이용하여 얕은 트렌치 분리 영역을 먼저 형성하는 것이 일반적이다. 그 후, 고전압 이온 주입을 이용하여 웰이 형성된다. 그 후, 도 2에 도시된 바와 같이 부동 게이트가 형성된다. 제 2 폴리실리콘층(즉, 폴리 2)은 로직 트랜지스터에 대한 게이트 전극으로서 기능한다. 폴리 2 층은 폴리사이드(polycide)로서 형성될 수 있거나, 또는 살리사이드(salicide) 프로세스가 이용될 수 있다. 당업자에게 알려진 바와 같은 적절한 유전체 스페이서를 이용하여 자기 정렬 콘택트가 형성될 수 있다. 로직 트랜지스터는 스페이서를 갖는 약도핑 드레인(lightly doped drain; LDD)으로 형성될 수 있다. 플래시 트랜지스터를 위한 확장부는 이온 주입 단계를 적절하게 마스킹하는 것을 이용하여 보다 높은 레벨에서 도핑될 수 있다. 따라서, 당업자라면 도 3의 셀을 형성하는 프로세스는 고성능 로직 프로세스와 쉽게 통합될 수 있음을 알 수 있을 것이다.
도 4는 도 2 및 3에 도시된 신규 텍스처형 기판 EEPROM 셀에 적합한 스플리트 게이트, 이중 폴리 구조의 예시적인 레이아웃을 도시하고 있다. 셀 영역은 정렬 허용도에 따라 약 8 내지 10 f2이다. n+ 소스 라인(401), 부동 게이트(402), 워드 라인 폴리 2(403), 자기 정렬 텅스텐 플러그 콘택트(404), 비트 라인(405), STI 영역(406) 및 드레인 콘택트(407)가 도시되어 있다. n+ 도핑 영역의 유전체 및 상세 부분은 도시되지 않았으나, 그것은 당업자들에게는 명백한 것이다.
당업자라면, 전술한 실시예 및 프로세스들은 단지 예시적인 것임을 알 것이다. 예를 들어, 도 2에 대해 도시된 프로세스에 추가적인 단계들이 부가될 수 있으며, 또는 도 3a 내지 3c에 도시된 장치와 함께 추가적인 피처 및/또는 전압들이 이용될 수 있다.
당업자라면, 본 발명은 그 사상 및 본질적 특성을 벗어나지 않고서도 다른 특정 형태들로 구현될 수 있음을 알 것이다. 따라서, 현재 개시된 실시예들은 전적으로 예시적인 것이며, 제한적인 것은 아니다. 본 발명의 범위는 전술한 내용이 아닌 첨부된 특허 청구 범위에 의해 나타내지며, 본 발명의 의미, 범위 및 등가물에 속하는 모든 변경들은 특허 청구 범위에 포함되는 것이다.

Claims (15)

  1. 스플리트 게이트 플래시 메모리 셀(split-gate flash memory cell)에 있어서,
    텍스처형 단결정 기판(a textured monocrystalline substrate)의 산화에 의해 형성된 터널링 산화물과,
    상기 터널링 산화물 상에 형성된 제 1 부동 게이트 전극과,
    상기 단결정 기판의 비텍스처형 부분(a non-textured portion) 상에 상기 터널링 산화물과 이격되게 형성된 게이트 산화물과,
    상기 제 1 부동 게이트 전극과 상기 게이트 산화물 상에 형성된 제 2 제어 전극을 포함하는
    스플리트 게이트 플래시 메모리 셀.
  2. 제 1 항에 있어서,
    상기 제 1 부동 게이트 전극은 상기 터널링 산화물과 자기 정렬되는 스플리트 게이트 플래시 메모리 셀.
  3. 제 1 항에 있어서,
    상기 제 1 부동 게이트 전극과 상기 제 2 제어 전극 사이에 산화물-질화물-산화물 유전체가 형성되는 스플리트 게이트 플래시 메모리 셀.
  4. 제 1 항에 있어서,
    상기 제 1 부동 게이트 전극은 120Å의 두께를 갖는 스플리트 게이트 플래시 메모리 셀.
  5. 제 1 항에 있어서,
    상기 터널링 산화물은 60Å 내지 100Å의 두께를 갖는 스플리트 게이트 플래시 메모리 셀.
  6. 제 3 항에 있어서,
    상기 산화물-질화물-산화물 층은 100Å 내지 150Å의 두께를 갖는 스플리트 게이트 플래시 메모리 셀.
  7. 제 1 항에 있어서,
    상기 제 1 부동 게이트 전극 및 상기 제 2 제어 전극은 다결정 실리콘으로 형성되는 스플리트 게이트 플래시 메모리 셀.
  8. 스플리트 게이트 플래시 메모리 셀을 제조하는 방법에 있어서,
    텍스처형 단결정 기판의 산화에 의해 터널링 산화물을 형성하는 단계와,
    상기 터널링 산화물 상에 제 1 부동 게이트 전극을 형성하는 단계와,
    상기 단결정 기판의 비텍스처형 부분 상에 상기 터널링 산화물로부터 이격되게 게이트 산화물을 형성하는 단계와,
    상기 제 1 부동 게이트 전극 및 상기 게이트 산화물 상에 제 2 제어 전극을 형성하는 단계를 포함하는
    스플리트 게이트 플래시 메모리 셀 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 1 부동 게이트를 상기 터널링 산화물과 자기 정렬시키는 단계를 포함하는 스플리트 게이트 플래시 메모리 셀 제조 방법.
  10. 제 8 항에 있어서,
    상기 제 1 부동 게이트 전극과 상기 제 2 제어 전극 사이에 산화물-질화물-산화물 유전체를 형성하는 단계를 포함하는 스플리트 게이트 플래시 메모리 셀 제조 방법.
  11. 제 8 항에 있어서,
    상기 제 1 부동 게이트 전극은 120Å의 두께를 갖는 스플리트 게이트 플래시 메모리 셀 제조 방법.
  12. 제 8 항에 있어서,
    상기 터널링 산화물은 60Å 내지 100Å의 두께를 갖는 스플리트 게이트 플래시 메모리 셀 제조 방법.
  13. 제 11 항에 있어서,
    상기 산화물-질화물-산화물 층은 100Å 내지 150Å의 두께를 갖는 스플리트 게이트 플래시 메모리 셀 제조 방법.
  14. 제 8 항에 있어서,
    상기 제 1 부동 게이트 전극 및 상기 제 2 제어 전극은 다결정 실리콘으로 형성되는 스플리트 게이트 플래시 메모리 셀 제조 방법.
  15. 스플리트 게이트 플래시 메모리 셀을 프로그래밍하는 방법에 있어서,
    채널 개시된 2차 전자들(channel initiated secondary electron)에 의해 제 1 부동 게이트 전극 상의 임계 전압을 증가시키는 단계―상기 제 1 부동 게이트 전극은 텍스처형 단결정 기판 상에서 산화된 터널링 산화물 위에 형성됨―와,
    상기 제 1 부동 게이트 전극과 게이트 산화물 위에 형성된 제 2 제어 전극에 전압을 인가하는 단계―상기 게이트 산화물은 상기 터널링 산화물과 이격되고 상기 단결정 기판의 비텍스처형 부분 상에 형성됨―를 포함하는
    스플리트 게이트 플래시 메모리 셀 프로그래밍 방법.
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