CN1319233A - 提供一种嵌入式闪速eeprom技术的方法和装置 - Google Patents
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Abstract
示范性实施例提供了一种与深亚微米尺度相兼容、适合直接集成到高性能逻辑技术的闪速EEPROM技术。与现有技术不同,示范性实施例给出了一分隔栅极单元结构的更小的单元面积。依据本发明生成闪速EEPROM的示范性过程包含以减小隧道阻挡层高度(202)的方式生成隧道氧化物(208),并要求对传统高性能逻辑技术产生最小的干扰,不影响逻辑功能性能。
Description
相关申请：
本申请涉及一个同时处于审理过程的申请，题为：生成一个单多晶硅闪速EEPROM的方法和装置(代理概要No.029300-437)，在此公开其全文作为参考。
背景技术
本发明所属领域
一般来说本发明涉及半导体存储器，尤其是涉及容易地用高性能逻辑技术集成的存储单元的开发。
现有技术水平
本领域技术人员意识到需要把诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、只读存储器(ROM)、电可擦可编程只读存储器(EEPROM)、以及闪速EEPROM等存储器技术嵌入到高性能的逻辑技术中。然而在目前，只有如SRAM和ROM的技术是直接集成到高性能的逻辑技术中。如EEPROM和DRAM技术高度致力于它们的特定需求，且非常复杂，这使它们不适合直接、容易地集成到高性能的逻辑技术中。
例如，典型的EEPROM技术是使用以下四种基本单元类型其中之一来实现的：(1)单晶体管叠栅闪速EEPROM单元；(2)一又二分之一晶体管分隔栅闪速EEPROM单元；(3)双栅两个晶体管EEPROM单元；以及(4)用边缘来控制或选择栅极的单元。此外还提议是关于在部分形成的叠栅结构边缘形成自动调准沟道的闪速存储器单元。然而，这些技术每一个都具有缺点，而使它们不能直接、简单地集成高性能的逻辑技术中。
图1A表示了一种典型的单晶体管叠栅闪速EEPROM单元。叠栅闪速EEPROM单元可以从英特尔公司和高级微设备公司中获得(如英特尔的E28F016SA16兆闪速存储器和AMD的AM29F016 16兆闪速存储器)，基本单元的尺寸分别接近于最小特征尺寸(f)平方(即f2)的6倍和7倍。然而，这些单元有非常复杂的需要多达四个离子注入管的源漏区。这些亚微米单元容易遭受穿通，漏极的过早损坏和各种读干扰等问题。此外，这些单元容易受到过擦除的影响，而这会导致其成为一个永久打开的设备。这些单元也难以减少尺寸，因为需要高电压来实现擦除和编程功能。擦除可以这样实现，使扩展源的扩散区域具有高的正值，通过Fowler-Nordheim(FN)隧道效应从浮动栅中拉出电子，从而使浮动栅正值更大。擦除功能可以通过降低浮动栅极的阈电压VT来实现，同时编程功能则可以通过在漏极和控制栅极施加高电压，形成以一个第二多晶硅层(即多晶硅2)从接近漏极的通道中注入热电子到浮动栅极上使阈值电压增加来实现的。也就是说，编程是通过在控制栅极上施以高电压、利用热电子注入来实现的。高电压(如大约12伏特)要求包含分开的高压晶体管。
图1的实例单元包含使用两级多晶硅。典型的产品使用一个或非(NOR)配置，其中每一单元都配置有一与漏极相连接的位线(BL)，一多晶硅2控制线(CL)或字线(WL)，及一扩散源线(SL)。这个装置所需要的高电压要求建立分开的高压晶体管，它可以在漏极扩散源和厚栅极氧化物之间有更长的距离(即更长的Leff)，因此会增加装备这些单元的存储器设备的总尺寸。
如图1B所示的一种一个半晶体管分隔栅闪速EEPROM，避免了关于叠栅闪速EEPROM单元叙述的过擦除问题，但是它的单元尺寸要大于叠栅单元。对于使用现代浅沟隔离(STI)、一与多晶硅自动调准的n+源线、自动调准的钨插头触点、和稳定的第一多晶硅层到第二多晶硅层的校准公差的分隔栅极单元而言，典型的单元面积接近于10f2。可以通过在接近于衬底的STI区域上蚀刻氧化物从而在衬底中形成更低的n+源区域。在蚀刻期间第二多晶硅层和一个抗蚀掩膜用来保护其它的浅沟隔离(STI)区域。
如图1C表示的一个双栅两个晶体管的EEPROM单元包含了一个分离的选择晶体管以允许擦除单个单元。这种单元可以从Atmel获得，例如它的AT17C128 128K串行EEPROM，对于1.0微米尺度它的单元面积接近于17f2。这种单元相对较大，不用于闪速EEPROM。
图1D说明的一个实施例单元使用多晶硅的边缘来控制选择栅极。例如，这种单元的示例型式使用紧密间隔的多晶硅边缘作电压耦合。尽管这种单元的尺寸要比以上讨论的单元尺寸小，但是它们就象反映出来的那样非常复杂，例如Sandisk的35位三多晶硅闪速EEPROM，在使用0.6个微米尺度时其单元面积大约为5f2。由于它们的复杂性，它们不适合集成到高性能的逻辑技术中。
图1E显示了一个由Takashi Kobayashi等所著、刊登在1997年IEDM的275页上、题为“一个用于1-Gb闪速存储器、具有0.18μm宽度分隔和3-D极间电介质薄膜的0.24μm2井过程”的文章中描述的闪速存储器单元的范例。同样的，生成这样一个单元的过程是复杂的，而且将其集成到高性能逻辑技术中也是不切实际的。
由于存在许多具有高性能的互补金属氧化物半导体(CMOS)逻辑设备(如微处理器)集成闪速EEPROM技术的应用，这种技术的发展是非常需要的。例如，关于这种集成技术的应用包括软件更新、存储标识码、系统在场内的重新配置、查找表、加工编码、非易失性数据存储、智能卡，它们使用闪速嵌入式存储器、原型、多种编程逻辑设备和场可编程门阵列。
公知的处理技术不能有助于容易地将商用的闪速EEPROM单元集成到逻辑设备如高性能CMOS设备这样的逻辑设备中。也就是说，公知的处理过程，包括在下面文章中提到的处理过程，如刊登在1995年IEDM的989页上、由J.D.Bude等所著、题为“EEPROM/闪速亚3.0V漏-源偏压热载流子测定”的文章，以及刊登在1997年IEDM279页上、由J.D.Bude等人所著、题为“用于0.25μm及其以下尺寸的二次电子闪速-高性能低功率闪速技术”的文章，它们没有充分地简化闪速EEPROM单元和制造过程以允许直接集成到传统的高性能逻辑过程中。在这些文章中，揭示了亚微米叠栅EEPROM装置的结构特性，并给出了装置该装置可在低电压编程。这些特性为：(1)薄隧道氧化物(如在大约60埃()至100的范围内)；(2)严重掺杂的有硼晕圈注入管的浅n+接头，并给出了不连续的接头；和(3)负的衬底偏压。
除了加工的兼容性问题以外，将EEPROM技术缩放到0.25μm及其以下尺寸，以用于典型的高性能逻辑处理过程中，还没有实现。本领域技术人员认为缩放EEPROM装置要受到物理限制，而这会不利于单元尺寸的减小(例如可参见由William D.Brown和Joe E.Brewer所著、刊登在1998年的IEEE第130页上的“非易失性半导体存储器技术”)。考虑到闪速EEPROM技术的广泛应用，需要通过开发能够容易地集成到高性能逻辑过程中的单元，来避免将典型单元设计与传统逻辑设备集成的相关处理兼容性问题。
发明概述
因此，示例的实施例说明了提供一种与深亚微米尺寸相应的，适于直接以高性能的逻辑技术集成的闪速EEPROM技术。与公知技术不同，示例的实施例以分隔栅单元结构提供减小的单元面积尺寸。依据本发明生成闪速EEPROM的示例过程包含以减少隧道阻挡层高度的方式来生长隧道氧化物，并要求对传统的高性能逻辑技术产生最小的干扰，且不会损害逻辑功能性能。
总而言之，示例实施例说明的一种分隔栅闪速存储器单元包含：一个由纹理结构单晶衬底氧化而形成的隧道氧化物；一个在上述隧道氧化物上面形成的第一浮动栅电极；一个与隧道氧化物分开、在上述单晶衬底的非纹理结构部分上形成的栅极氧化物；和一个在上述第一浮动栅电极和上述栅极氧化物上形成的第二控制电极。依据本发明示范性的实施例实现的一个典型的闪速EEPROM单元可以直接统一到高性能的逻辑过程中。此外，该单元还避免了单晶体管叠栅闪速EEPROM单元的过擦除问题，并且能更容易地缩小尺寸。除此之外，能够在较低电压下对单元进行编程和擦除，因此消除了与适应高芯片电压有关的处理复杂性。
附图简要说明
通过结合附图阅读随后有关最佳实施例的详细描述，本发明的上述和其它目的及特征会阐述地更为清楚，其中：
图1A～1E说明了示范性的传统的EEPROM单元；
图2A～2I说明了典型的依据本发明的闪速EEPROM单元的加工流程图；
图3A～3C说明了依据本发明的EEPROM单元典型的擦除、编程和读功能；
图4说明了依据本发明的典型的单元布局。
最佳实施例的详细描述
图2A～2I说明了依据本发明典型的实施例的一个加工流程图范例，为得到一个高的耦合比，在浮动栅极的下方产生一个自动调准、纹理结构衬底的隧道氧化物，并在该浮动栅极的上方产生一个标准氧化物-氮化物-氧化物(ON0)电介质。在图2A中，在单晶硅衬底200上沉积形成第一多晶硅层202。在一示范性实施例中，第一多晶硅层(即多晶硅层1)的厚度大约为120，或是大约为120的任意厚度。
在图2B中，第一多晶硅层在衬底上氧化形成一个氧化层204，例如大约300，或是如图2C所示、适宜于形成一个可接受的纹理结构表面的任意厚度。图2C说明了氧化层204的剥离，结果在单晶硅衬底200上形成纹理结构的(即粗糙的)表面206。在图2D中，在纹理结构表面206上生成一个隧道氧化物层208。在示范性实施例中，隧道氧化物层的深度例如，大约60至100，并最后将在其上形成浮动栅极。
图2E说明了在第一次沉积形成一新的第一多晶硅层212(即多晶硅层1)后，氧化物-氮化物-氧化物(ONO)电介质层210的沉积和形成。ONO层210是以公知方式沉积形成的，例如有大约100至150的厚度。ONO层210将构成形成在多晶硅1层212和稍后形成的多晶硅2层之间的极间电介质。
在图2F中，光致抗蚀剂层沉积在极间ONO层210上，用来形成一个光致抗蚀掩膜214。光致抗蚀掩膜214用来执行衬底中的光致抗蚀蚀刻(如到达衬底中大约10至100的深度)。在衬底中进行的蚀刻要足够清除纹理结构表面206的未掩膜部分。在部分衬底上消除纹理结构表面，以允许随即生成一个常规的栅极氧化物。同样地，利用自动调准过程来保证纹理结构表面206能够仅仅保留在多晶硅1层-212剩余部分之下。
在图2G中，光致抗蚀掩膜214已经被去除，并在衬底和多晶硅1层的暴露表面上生成栅极氧化物。就象本领域内公知的那样，在栅极氧化物形成之前形成一个牺牲氧化物并将其剥离。图2G说明了具有一定厚度如大约100的栅极氧化物216的再生成。在图2H中，已经在如图2G所示的结构上沉积形成第二多晶硅层218(即多晶硅层2)。
图2I表明：由多晶硅2层-218以分级配置的方式相对于构成该单元结构的浮动栅极的多晶硅1层-212的剩余部分形成一个控制栅极。采用与上面所述、关于蚀刻多晶硅1层形成浮动栅极相类似的技术，通过蚀刻多晶硅2层212而形成控制栅极。浮动栅极和控制栅极的右方边缘(如图2I所示)能够利用自调准蚀刻过程进行对准(即借此将多晶硅层2和多晶硅层1的边缘蚀刻在一起)。然后，用再氧化过程在控制栅极和浮动栅极的暴露表面上生成一个氧化物层220。本领域技术人员将会意识到在单元的源侧上一个相对高的栅极边缘(即如图2I左部分所示)有助于使用自动调准触点，因为边缘衬垫的厚度将会增加。
参考图3，用关于图2描述的过程进行配置的闪速EEPROM单元能考虑到Bude所述、关于亚微米栅极EEPROM设备结构特性的各种情况；即，薄隧道氧化物的使用、严重掺杂的具有硼晕圈注入管的浅n+接头、和负的衬底偏压。通过使用一个三元组井处理过程有助于实现衬底偏压，如在p衬底上的一个深n井中的一个p井那样。同样地，传统的p型材料上的n井能够用来构造逻辑电路。在构造闪速单元的P井上的偏压能够用芯片上的电压产生电路来供给，或是这个电压由外部供给。同样地，用图2所示的加工过程生成的装置能够具有擦除、编程和读功能，它们分别以如图3A～3C所示的方式实现。
如图3A～3C所示，相对低的编程电压能够和用图2所示的加工过程生成的设备一起使用。在图3A～3C中，闪速EEPROM单元设计电压为3.3伏特，且所有用于擦除、编程和读操作的电压都能够在芯片内生成而不需要高压晶体管。
尤其是如图3A所示，说明了用关于图2所述加工过程生成的闪速EEPROM单元的擦除功能。硼晕圈注入管301和303分别在源和漏区域形成。图3A说明在单元的源和漏区域，衬底300的p井中形成严重掺杂的浅n+接头302和304。这些区域的形成方式类似于公知的LDD过程，但是有一个更高的注入剂量。稍深一些、更好传导性的严重掺杂区域306和308也可形成为源和漏区域的一部分。
使用三元井加工过程能够一起形成源漏区域。通过在p型衬底上的深n井内形成p型井，使衬底可以具有负偏压，这也构成了有助于形成衬底偏压的三元井加工过程。同时也提供了源电压Vs，漏电压Vd，控制栅极电压VCG，衬底偏压VB。
通过浮动Vs、将VCG接地、向漏提供电压脉冲如5伏特(即Vd)、及将VB接地，来实现擦除功能。浮动栅极的阈电压VT下降而低于约1伏特。因此，在擦除状况下VT相对是较低的。例如，对目标VT为0.5伏特，浮动栅极电位接近于1.0伏特(电子耗尽)，这太低了而不能通过Fowler-Nordheim过程产生重要的连接。为了在相对短的时间内擦除浮动栅极，电场需要足够高而使Fowler-Nordheim传导可以起作用。
在实施例示例中，对100的二氧化硅电介质来说，漏极上5伏特的电压脉冲会产生约10-4到10-5A/cm2的电流。(它假定对实现隧道的n+多晶硅层-n+衬底结构来说，减弱跨越氧化物电场的平带电压是可以忽略不计的)。由于阈值变化大致由Q/C0给定，其中Q为浮动栅极的电荷传送，而C0是每单元面积上浮动栅极到衬底的电容，用Jt来代替Q，其中J为电流强度，而t为时间用秒表示，对一个3伏特的改变，仅仅需要约0.01秒的时间。实际擦除时间大约要长5到10倍，因为在示范性实施例中，浮动栅极下的漏极扩充面积要小于总的浮动栅极面积。本领域技术人员会意识到3伏特电压值的改变仅仅是一个举例说明。
图3A中所示的n+扩展能够在衬垫形成之前形成，例如通过使用大约5×1014个原子/cm2的磷或砷注入和使用RTA的引入/激活步骤，这样，连接深度大约为0.1到0.2μm。这产生了一种掺杂浓度在1019原子/cm3范围中的范例。用浮动栅极的某些扩散图像缩窄来实现擦除功能。
本领域技术人员将会意识到：用于如图3A所示的擦除功能，以及关于图3B和3C所讨论的那些功能的多种电压值能够依据期望进行修改。例如，能够在较低的Vd值下利用例如一个薄的隧道氧化物来实现擦除功能。
图3B说明了一个编程功能示例，其中浮动栅电极上阈电压的增加是由沟道引起的第二电子造成的。如上面提到的那样，对依据本发明的示范性实施例配置和生成的设备能够用相对低的电压来进行编程。由于在很长时间内(如很多年)浮动栅极在编程中保持电荷，使得典型的VT大约为2到4伏特(在VB=0时测得)，电场应足够低从而使Fowler-Nordheim传导机理不起作用。例如二氧化硅漏电流密度约为10-15A/cm2。这可以通过利用本领域技术人员公知的干O2氧化方法在电阻率的上界形成电介质来实现。
由于当有泄漏从负的充电电极流出时Fowler-Nordheim电流会非常低，编程电压VT被负的充电浮动栅极保持。当聚集在浮动栅极的电压衬底间的电场较小时，编程状态就能够长时间保持。
以沟道掺杂浓度大约为2×1017原子/cm3的N沟道晶体管的浮动栅极的阈电压VT，其值要适应于0.25到0.5微米范围内的技术，可以用下式给出：
VT= ΦMS-QF/C0+2ΦF+[2εSε0qNA(2ΦF+VBG)/C0+VFG+∑q/C0其中，ΦMS为金属-硅功函数，QF为固定的电荷，ΦF为费米电位，C0为电容，εS为硅的介电常数，ε0为自由空间的允许值，VBG为反向栅极电压，VFG为编程后场栅上剩余的电压，∑为硼阈值调整注入剂量，q为电极上的电荷。
在编程状态下，VT足够高从而使晶体管不能接通。取VT=3V(在VBG=0时测量)，QF的低值，VBG=0V，栅极氧化物的厚度为100,其它适合的范例值为：NA=2×1017原子/cm3,∑q=0，电压VFG接近于-0.5V(电子集聚)。这会产生0.5×106V/cm的低电场，其中几乎没有隧道电流流动。能够使用反向栅极偏压进行编程，但是目标阈值压是没有这个偏压的，因为读状态也是没有这个偏压的。这会使在浮动栅极上必须长时间保持的电荷减少。VT指标能够降低，这当然会使浮动栅极上的电荷进一步减少。对本领域技术人员来说，显然能够为尺寸技术指定各种的其它条件。
沟道中靠近表面处相对较高的掺杂浓度是由几个可能的包含p井、击穿和阈值调整的硼注入的聚集。公知的晕圈注入过程能够被用来生成晕圈注入管，因此改善击穿和其它特性。
3C说明了与读功能有关的示范性电压。在读操作期间用低的VD值可以避免热电子的可靠性问题。示范性电压如下：VS和VB为0伏特，Vcc约为3.3伏特，VD约为1至2伏特。低的VT设成打开状态用“1”代表，高的VT设成关闭状态用“0”代表。
如关于图3A～3C所讨论方法进行配置和如关于图2所述的利用加工过程生成的闪速EEPROM单元的示范性实施例能够容易地统一到传统的高性能逻辑过程中。例如，在0.25微米级别，传统的高性能逻辑技术中一般会首先利用一硅氮化物层形成浅的沟道隔离区域，在填充了SiO2后用作化学机械抛光(CMP)障碍。然后能够用高电压离子注入形成井。然后象图2中揭示的那样形成浮动栅极。第二多晶硅层(即多晶硅层2)用作逻辑晶体管的栅电极。在使用多硅化物或硅化物过程时能够形成多晶硅层2。对本领域技术人员来说，能用合适的电介质衬垫形成自动调准触点是公知的。逻辑晶体管形成为带有衬垫的轻微掺杂漏(LDD)。用合适的掩膜离子注入步骤在高电平下掺杂形成闪速晶体管扩展。因此，本领域技术人员将会意识到：形成如图3所示单元的过程能够很容易地用高性能的逻辑过程集成。
图4为适用于图2和3中的新纹理结构衬底EEPROM单元的分隔栅极、双多晶硅结构的布局示范例。单元的面积依赖于调准公差，大约是8到10倍的f2。图示为n+源线401、浮动栅极402、字线多晶硅层2-403、自动调准钨插入触点404、位线405、STI区406和漏极触点407。没有显示出它们的电介质和n+掺杂区域的细节，这对于本领域的技术人员来说是显而易见的。
本领域的技术人员会意识到上述实施例和过程仅仅是举例说明。例如，能够向对于图2所讨论的过程增加附加的步骤，或是能和图3A～3C所示的设备一起使用附加的特征与/或电压。
本领域技术人员将会意识到：本发明能够以其它特殊形式实现而没有违反其中的精神或本质特征。因此当前披露的实施例可以视为起说明作用，而不是起限制作用。本发明的范围可以由附加的权利要求而不是前面的描述来进行说明，由此涵概了包含在其中的等价意义和范围内的所有变化。
Claims (15)
1．一种分隔栅闪速存储器单元包括：
一由纹理结构单晶衬底氧化形成的隧道氧化物；
一在上述隧道氧化物的上面形成的第一浮动栅电极；
一栅极氧化物，和隧道氧化物分开，是在上述单晶衬底的非纹理结构部分上面形成的；以及
一在上述第一浮动栅电极和上述栅极氧化物的上面形成的第二控制电极。
2．如权利要求1所述的分隔栅闪速存储器单元，其特征在于：对上述第一浮动栅电极和上述隧道氧化物进行自动调准。
3．如权利要求1所述的分隔栅闪速存储器单元，其特征在于：在上述第一浮动栅电极和上述第二控制电极之间形成一个氧化物-氮化物-氧化物电介质。
4．如权利要求1所述的分隔栅闪速存储器单元，其特征在于：上述第一浮动栅电极的厚度约为120。
5．如权利要求1所述的分隔栅闪速存储器单元，其特征在于：上述隧道氧化物的厚度约为60到100。
6．如权利要求3所述的分隔栅闪速存储器单元，其特征在于：上述氧化物-氮化物-氧化物层的厚度约为100到150。
7．如权利要求1所述的分隔栅闪速存储器单元，其特征在于：上述第一浮动栅电极和上述第二控制电极是用多晶硅形成的。
8．一种用于生成分隔栅闪速存储器单元的方法，包括以下步骤：
利用纹理结构单晶衬底的氧化形成一隧道氧化物；
在上述隧道氧化物的上面形成一第一浮动栅电极；
在上述单晶衬底的非纹理结构部分上形成一栅极氧化物，并和隧道氧化物分开；以及
在上述第一浮动栅电极和上述栅极氧化物的上面形成一第二控制电极。
9．如权利要求8所述的方法，包括：
对上述第一浮动栅和上述隧道氧化物进行自动调准。
10．如权利要求8所述的方法，包括：
在上述第一浮动栅电极和上述第二控制电极之间形成一个氧化物-氮化物-氧化物电介质。
11．如权利要求8所述的方法，其特征在于：上述第一浮动栅极的厚度约为120。
12．如权利要求8所述的方法，其特征在于：上述隧道氧化物的厚度约为60到100。
13．如权利要求11所述的方法，其特征在于：上述氧化物-氮化物-氧化物层的厚度约为100到150。
14．如权利要求8所述的方法，其特征在于：上述第一浮动栅和上述第二控制电极是用多晶硅形成的。
15．一种用来对分隔栅闪速存储器单元进行编程的方法，包括以下步骤：
通过沟道引发的第二电子增加在第一浮动栅电极上的阈值电压，上述第一浮动栅电极是在一个隧道氧化物上形成的，隧道氧化物已在一个纹理结构单晶衬底上氧化；和
在第二控制电极上施加一个电压，第二控制电极是在上述第一浮动栅电极和一个栅极氧化物上形成的，而所述栅极氧化物和隧道氧化物分开并且是在上述单晶衬底的非纹理结构部分上形成。
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Granted publication date: 20050427 Termination date: 20190524 |
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