JP2003500867A - 埋め込みフラッシュｅｅｐｒｏｍ技術を提供する方法及び装置 - Google Patents

埋め込みフラッシュｅｅｐｒｏｍ技術を提供する方法及び装置

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gate
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Abstract

(57)【要約】 好適実施形態は、ディープサブミクロン寸法に適合し、高性能論理技術との簡単な統合に好適なフラッシュＥＥＰＲＯＭ技術を提供することを目的とする。既知の技術と異なり、好適実施形態は、スプリットゲート構造における減少したセル領域サイズを与える。本発明によるフラッシュＥＥＰＲＯＭを実現する好例のプロセスは、トンネル酸化膜（２０８）を、トンネルバリア高（２０２）を減少させるように成長させることを含み、論理機能性能を妥協することなく、慣例的な高性能論理技術に対する最小の影響だけを必要とする。

Description

【発明の詳細な説明】
【０００１】関連出願 本発明は、単一ポリシリコンフラッシュＥＥＰＲＯＭを製造する方法及び装置
というタイトルの同時継続出願に関係し、この開示はその全体における参照によ
って個々に含まれる。
【０００２】発明の背景 発明の分野 本発明は、一般的に半導体メモリを目的とし、特に、高性能論理技術と容易に
統合することができるメモリセルの開発を目的とする。
【０００３】最新技術 当業者は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティック
ランダムアクセスメモリ（ＳＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電気消
去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）及びフラッシュＥＥ
ＰＲＯＭのようなメモリ技術を高性能論理技術に埋め込むことが望ましいことを
理解している。しかしながら、現在、ＳＲＡＭ及びＲＯＭのような技術のみが、
高性能論理技術へ統合するのが簡単である。ＥＥＰＲＯＭ及びＤＲＡＭのような
技術は、これらの特定の用途に高度に専門化され、きわめて複雑であり、これら
を高性能論理技術に簡単に統合するには不適当にする。
【０００４】 例えば、ＥＥＰＲＯＭ技術は、代表的に、４つの基本的なセル形式、（１）１
トランジスタスタックゲートフラッシュＥＥＰＲＯＭセル、（２）１．５トラン
ジスタスプリットゲートフラッシュＥＥＰＲＯＭセル、（３）ダブルゲート２ト
ランジスタＥＥＰＲＯＭセル及び（４）ゲートの制御又は選択にエッジを使用す
るセルのうち１つを使用して実現される。部分的に形成されたスタックゲート構
造のエッジにおいて自己整列トレンチを形成するフラッシュメモリセルに関する
提案もある。しかしながら、これらの技術の各々は、これらの高性能論理技術へ
の簡単な統合を妨げる欠点を有する。
【０００５】 図１Ａは、代表的な１トランジスタスタックゲートフラッシュＥＥＰＲＯＭセ
ルを示す。スタックゲートフラッシュＥＥＰＲＯＭセルは、インテル社及びアド
バンストマイクロデバイス社から利用可能（例えば、インテルＥ２８Ｆ０１６Ｓ
Ａ １６メガビットフラッシュメモリ及びＡＭＤ ＡＭ２９Ｆ０１６ １６メガ
ビットフラッシュメモリ）であり、各々、最小特徴サイズ（ｆ）の二乗（すなわ
ちｆ２）の約６及び７倍の基本セルサイズを有する。しかしながら、これらのセ
ルは、４回ほどのイオン打ち込みを必要とするきわめて複雑なソース−ドレイン
領域を有する。これらのサブミクロンセルは、突き抜けを受けやすく、ドレイン
において早すぎた破壊を受けやすく、種々の呼び出し妨害問題を受けやすい。加
えて、前記セルは、上書き消去を受けやすく、常時ターンオンしたデバイスにな
るおそれがある。これらのセルは、消去及び書き込み機能に高電圧が必要なため
、縮小が困難でもある。消去を、拡張ソース拡散領域を高い正の値にし、電子を
フローティングゲートからファウラーノルドハイム（ＦＮ）トンネルによって引
き出し、フローティングゲートをより正にすることによって行う。消去機能を、
フローティングゲートしきい値電圧Ｖτをより低くすることによって行い、書き
込みを、高電圧を、ドレインと、第２ポリシリコン層（すなわち、ポリ−Ｓｉ）
によって形成された制御ゲートとに印加し、熱電子をドレイン付近のチャネルか
らフローティングゲートに注入し、前記しきい値電圧を上昇させることによって
行う。すなわち、書き込みを、高電圧を制御ゲートに印加することによる熱電子
注入を使用して達成する。前記高電圧（例えば、約１２ボルト）は、別個の高電
圧トランジスタの包含を必要とする。
【０００６】 好例の図１セルは、２つのレベルのポリシリコンの使用を含む。代表的な製品
は、ＮＯＲ構成を使用し、各々のセルを、ドレインとのビットライン（ＢＬ）接
続と、ポリ２制御ライン（ＣＬ）又はワードライン（ＷＬ）と、拡散ソースライ
ン（ＳＬ）とによって構成する。このデバイスに必要な高電圧は、ドレイン拡散
のソース間のより長い距離（すなわち、より長いＬｅｆｆ）とより薄いゲート酸
化膜とを有するかもしれない別個の高電圧トランジスタを形成することを必要と
し、これにより、これらのセルによって実現されるメモリ装置の全体サイズが増
す。
【０００７】 図１Ｂに示すような１．５トランジスタスプリットゲートフラッシュＥＥＰＲ
ＯＭは、スタックゲートフラッシュＥＥＰＲＯＭセルに関して上述した上書き消
去問題を回避するが、スタックゲートよりセルサイズが大きい。新式のシャロー
トレンチ分離（ＳＴＩ）と、ポリに自己整列したｎ＋ソースラインと、自己整列
したタングステンプラグ接点と、保守的なポリ１とポリとの整列公差とを使用す
るスプリットゲートセルに関して、代表的なセル面積は、約１０ｆ２のオーダで
ある。下側のｎ＋ソース領域を、ＳＴＩ領域における酸化物を基板にまでエッチ
ングすることによって形成してもよい。ポリ２層及びレジストマスクを使用し、
他のシャロートレンチ分離（ＳＴＩ）領域をエッチング中保護する。
【０００８】 ダブルゲート２トランジスタＥＥＰＲＯＭセルを図１Ｃに示し、このセルは、
別個の選択トランジスタを含み、個々のセルの消去を可能にする。このようなセ
ルは、例えば、ＡｔｍｅｌからＡＴ１７Ｃ１２８ １２８ｋシリアルＥＥＰＲＯ
Ｍにおいて利用可能であり、１．０ミクロンルールに関して約１７ｆ２のセル面
積を有する。このセルは比較的大きく、フラッシュＥＥＰＲＯＭにおいて使用さ
れない。
【０００９】 図１Ｄは、ポリシリコンエッジを選択ゲートの制御に使用する好例のセルを示
す。例えば、このセルの好例の変形例は、接近して間隔を置いたポリシリコンエ
ッジを電圧結合に使用する。これらのセルは上述したセルより小さいが、これら
は、例えば、Ｓａｎｄｉｓｋ ３５ビットトリプルポリシリコンフラッシュＥＥ
ＰＲＯＭにおいて反映されるようにきわめて複雑であり、０．６ミクロンルール
を使用するセル面積において約５ｆ２である。これらの複雑さのため、これらは
、高性能論理技術において統合するのに適さない。
【００１０】 図１Ｅは、タカシキバヤシ他による１９９７ＩＥＤＭ、２７５ページの”１−
Ｇｂフラッシュメモリ用０．１８μｍ幅絶縁性フィルム及び３−Ｄインターポリ
誘電性フィルムを有する０．２４μｍ２ウェルプロセス”という表題の文書にお
いて記載の好例のフラッシュメモリセルを示す。再び、このようなセルを製造す
るプロセスは複雑であり、高性能論理技術への統合は非現実的である。
【００１１】 フラッシュＥＥＰＲＯＭ技術を高性能相補型金属酸化膜半導体（ＣＭＯＳ）論
理装置（例えば、マイクロプロセッサ）と統合する多数の用途が存在するため、
このような技術の開発は非常に望ましい。例えば、このような統合技術の用途は
、ソフトウェア更新と、識別コードの格納と、現場でのシステム再構成と、ルッ
クアップテーブルと、製造コードと、不揮発性データ記憶と、フラッシュ埋め込
みメモリを使用するスマートカードと、プロトタイピングと、種々のプログラム
可能論理装置及び現場でプログラム可能な論理ゲートを含む。
【００１２】 既知のプロセス技術は、商品のフラッシュＥＥＰＲＯＭの、高性能ＣＭＯＳ装
置のような論理装置との容易な統合に適さない。すなわち、Ｊ．Ｄ．Ｂｕｄｅ他
による１９９５年、ＩＥＤＭ、９８９ページの”ＥＥＰＲＯＭ／フラッシュサブ
３．０Ｖドレイン−ソースバイアスホットキャリヤ定格”という表題の文書と、
Ｊ．Ｄ．Ｂｕｄｅ他による１９９７年、ＩＥＤＭ、２７９ページの”二次電子フ
ラッシュ−０．２５μｍ以下用高性能低電力フラッシュ技術”とに記載のプロセ
スを含む既知のプロセスは、フラッシュＥＥＰＲＯＭセル及び製造プロセスを、
慣例的な高性能論理プロセスと容易に統合するのを可能にするほど十分には簡単
にしない。これらの文書において、サブミクロンスタックゲートＥＥＰＲＯＭ装
置の構造的な特性が開示されており、これらは、低電圧において書き込み可能な
装置をもたらす。これらの特性は、（１）薄いトンネル酸化膜（例えば、６０オ
ングストローム（Å）−１００（Å）の範囲）と、（２）急な結合を与えるボロ
ンハロインプラントとの高濃度にドープしたシャローｎ＋結合と、（３）負基板
バイアスとである。
【００１３】 適合性問題の処理に加えて、ＥＥＰＲＯＭ技術を、代表的な高性能論理プロセ
スにおいて使用される０．２５μｍルール以下に縮小することは、実現されてい
ない。当業者は、ＥＥＰＲＯＭ装置の縮小が、セルサイズの縮小を妨げるかもし
れない物理的制限を受けることを提唱している（例えば、ＩＥＥＥ、Ｐｒｅｓｓ
１９９８、１３０ページのウィリアムＤ．ブラウン及びジョーＥ．ブルーワー
による”不揮発性半導体メモリ技術”）。フラッシュＥＥＰＲＯＭ技術の広い適
用性を与えるなら、代表的なセル設計を慣例的な論理装置と統合することに関す
るプロセス適合性問題を、高性能論理プロセスに容易に統合することができるセ
ルを開発することによって回避することが望ましい。
【００１４】発明の要約 したがって、好適実施形態は、ディープサブミクロン寸法に適合し、高性能論
理技術との簡単な統合に好適なフラッシュＥＥＰＲＯＭ技術を提供することを目
的とする。既知の技術と異なり、好適実施形態は、スプリットゲート構造におけ
る減少したセル領域サイズを与える。本発明によるフラッシュＥＥＰＲＯＭを実
現する好例のプロセスは、トンネル酸化膜を、トンネルバリア高を減少させるよ
うに成長させることを含み、論理機能性能を妥協することなく、慣例的な高性能
論理技術に対する最小の影響だけを必要とする。
【００１５】 一般的に言って、好適実施形態は、組織化単結晶基板の酸化によって形成され
たトンネル酸化膜と、前記トンネル酸化膜上に形成された第１フローティングゲ
ート電極と、前記トンネル酸化膜から離れて、前記単結晶基板の非組織化部分に
おいて形成されたゲート酸化膜と、前記第１フローティングゲート電極及びゲー
ト酸化膜上に形成された第２制御電極とを具えるスプリットゲートフラッシュメ
モリセルを目的とする。本発明の好適実施形態によって実現された好例のフラッ
シュＥＥＰＲＯＭセルは、高性能論理プロセスと簡単に統合される。加えて、前
記セルは、１トランジスタスタックゲートフラッシュＥＥＰＲＯＭセルの上書き
消去問題がなく、より簡単に縮小することができる。加えて、前記セルを、低電
圧において書き込み及び消去することができ、これにより、高いオンチップ電圧
を提供することに複雑に関係するプロセスを取り除くことができる。
【００１６】 本発明の上述した又は他の目的及び特徴は、以下の詳細な好適実施形態の説明
から、添付した図面と組み合わせて読んだ場合、より明らかになるであろう。
【００１７】好適実施形態の詳細な説明 図２Ａ−２Ｉは、フローティングゲートの下の自己整列組織化基板トンネル酸
化物と、本発明の好適実施形態による、高い結合比に関する前記フローティング
ゲート上の標準酸化物−窒化物−酸化物（ＯＮＯ）誘電体とを製造する好例のプ
ロセスフローを示す。図２Ａにおいて、第１ポリシリコン層２０２を、単結晶シ
リコン基板２００上に堆積する。好適実施形態において、前記第１ポリシリコン
層（すなわち、ポリ１層）を、厚さにおいて約１２０Åとし、又は、１２０Åの
オーダにおける厚さとする。
【００１８】 図２Ｂにおいて、前記第１ポリシリコン層を前記基板中に酸化し、例えば約３
００Å、又は、図２Ｃに示す許容しうる組織化表面の形成に好適な厚さの酸化層
２０４を形成する。図２Ｃは、酸化膜２０４のストリッピングと、結果として生
じる単結晶シリコン基板２００における組織化（すなわち粗い）表面２０６の形
成とを示す。図２Ｄにおいて、トンネル酸化膜２０８を、組織化表面２０６上に
成長させる。好適実施形態において、前記トンネル酸化膜を、例えば約６０ない
し１００Åの深さに成長させ、前記トンネル酸化膜は、最終的に、その上に形成
されるフローティングゲートを有する。
【００１９】 図２Ｅは、新たな第１ポリシリコン層２１２（ポリ１層）を最初に堆積した後
の、酸化物−窒化物−酸化物（ＯＮＯ）誘電体層２１０の堆積及び形成を示す。
ＯＮＯ層２１０を既知のように堆積し、この層は、例えば、約１００−１５０Å
の厚さを有することができる。ＯＮＯ層２１０は、ポリ１層と後に形成されるポ
リ２層との間に形成されたポリ間誘電体を構成する。
【００２０】 図２Ｆにおいて、フォトレジスト層をポリ間ＯＮＯ２１０上に堆積し、この層
を使用してフォトレジストマスク２１４を形成する。フォトレジストマスク２１
４を使用し、フォトレジストエッチングを前記基板中に（例えば、前記基板中に
約１０−１００Åのオーダにおける深さに）行う。前記基板中へのエッチングは
、組織化表面２０６のマスクされていない部分の除去に十分である。前記組織化
表面は、前記基板の部分において除去され、規則的なゲート酸化膜がその上に成
長することを可能にする。そして、自己整列プロセスを使用し、組織化表面２０
６をポリ１層２１２の残りの部分の下にのみ残す。
【００２１】 図２Ｇにおいて、フォトレジストマスク２１４を除去し、ゲート酸化膜を前記
基板及びポリ１の露出した表面において成長させる。当該技術分野において既知
のように、ゲート酸化膜を形成する前に、犠牲酸化膜を形成し、ストリッピング
してもよい。図２Ｇは、例えば約１００Åの厚さを有するゲート酸化膜２１６の
再成長を示す。図２Ｈにおいて、第２ポリシリコン層２１８（すなわち、ポリ２
層）を、図２Ｇの構造上に堆積する。
【００２２】 図２Ｉは、前記セル構造のフローティングゲートを構成するポリ１層２１２の
残りの部分に関するステップ構造を有するポリ２層２１８からの制御ゲートの形
成を示す。前記制御ゲートを、ポリ１層をエッチングして前記フローティングゲ
ートを形成することに関して上述したのと同様の技術を使用してポリ２層２１２
をエッチングすることによって形成する。（図２Ｉにおいて見られるように）前
記フローティングゲート及び制御ゲートの右手エッジを、自己整列エッチング手
順を使用して（すなわち、これによって、ポリ２層及びポリ１層のエッジを一緒
にエッチングして）整列させることができる。その後、再酸化プロセスを使用し
、酸化膜２２０を、前記制御ゲート及びフローティングゲートの露出した表面上
に成長させることができる。当業者は、（図２Ｉにおいて左側に見られる）前記
セルのソース側における比較的高いゲートエッジが、エッジスペーサの厚さが増
すため、自己整列された 接点の使用を容易にすることは明らかであろう。
【００２３】 図３を参照し、図２に関して説明したようなプロセスを使用して構成されたフ
ラッシュＥＥＰＲＯＭセルは、サブミクロンゲートＥＥＰＲＯＭ装置の構造的特
性に関するビュードによって記載された種々の条件、すなわち、薄いトンネル酸
化膜の使用と、ボロンハロボロンハロインプラントとの高濃度にドープしたシャ
ローｎ＋結合と、負基板バイアスとを考慮することができる。前記基板バイアス
を、ｐ基板上のディープｎウェルにおけるｐウェルのような、トリプルウェルプ
ロセスによって容易にすることができる。そして、ｐ型材料における慣例的なｎ
ウェルを、論理回路の構造に使用することができる。前記フラッシュセルが構成
されたｐウェルにおけるバイアスを、オンチップ電圧発生回路を使用して印加す
ることができ、又は、前記電圧を外部から印加することができる。そして、図２
のプロセスを使用して製造された装置は、各々図３Ａ−Ｃに関して説明したよう
に実現された消去、書き込み及び読み出し機能を含むことができる。
【００２４】 図３Ａ−３Ｃを各々参照し、比較的低い書き込み電圧を、図２のプロセスを使
用して製造された装置に関連して使用することができる。図３Ａ−３Ｃにおいて
、フラッシュＥＥＰＲＯＭセルは３．３ボルト設計であり、消去、書き込み及び
読み出し機能に使用されるすべての電圧を、高電圧トランジスタなしでオンチッ
プで発生することができる。
【００２５】 さらに特に、図３Ａを参照し、消去機能を、図２に関して説明したプロセスを
使用して製造されたフラッシュＥＥＰＲＯＭに関して説明する。ボロンハロイン
プラント３０１及び３０３を、ソース及びドレイン領域に各々形成する。図３Ａ
は、前記セルのソース及びドレイン部分に関する基板３００のｐウェルにおける
高濃度にドープされたシャローｎ＋結合３０２及び３０４を示す。これらの領域
を、既知のＬＤＤプロセスと同様に、しかし、より高いドーズインプラントで形
成する。いくらかより深く、より導電性の、高濃度にドープされた領域３０６及
び３０８も、前記ソース及びドレイン領域の一部として形成する。
【００２６】 前記ソースドレイン領域を、トリプルウェルプロセスと共に形成する。前記基
板を負にバイアスすることができ、前記ｐ型ウェルをｐ型基板におけるディープ
ｎウェルにおいて形成し、これによって、基板バイアスを容易にする前記トリプ
ルウェルプロセスを構成する。ソース用電圧印加接点Ｖｓ、ドレイン用電圧印加
接点Ｖｄ、制御ゲート用電圧印加接点ＶＣＧ、基板バイアス用電圧印加接点ＶＢ も設ける。
【００２７】 前記消去機能を、Ｖｓをフローティングし、ＶＣＧを接地し、例えば５ボルト
の電圧パルスをドレイン（すなわちＶｄ）に印加し、ＶＢを接地することによっ
て実現する。前記フローティングゲートにおけるしきい値電圧ＶＴは、約１ボル
ト未満に低下する。このように、消去条件に関して、ＶＴは比較的低い。例えば
、０．５ボルトの目標ＶＴに関して、前記フローティングゲートの電位は約１．
０ボルトであり（消耗された電子）、これは、ファウラーノルドハイムプロセス
によって重要な結合が生じるには低すぎる。前記フローティングゲートを比較的
短い時間において消去するために、前記電場を、ファウラーノルドハイム導電が
作用するのに十分な程高くすべきである。
【００２８】 好適実施形態において、１００Å二酸化シリコン誘電体に関して、ドレインに
おける５Ｖパルスは、１０−４ないし１０−５Ａ／ｃｍ２のオーダにおける電流
が生じる。（これは、トンネル効果を達成するｎ＋ポリｎ＋基板構造に関して、
酸化膜と交差する電場を減少するフラットバンド電圧をは無視できるとみなす。
）しきい値シフトはＱ／Ｃｏによっておおよそ与えられ、Ｑは前記フローティン
グゲートに対する電荷移動であり、Ｃｏはフローティングゲート対基板の単位面
積当たりの容量であるため、Ｊを電流密度とし、ｔを時間で秒とした場合にＱを
Ｊｔで置換し、３ボルトシフトに関して、約０．０１秒のみを必要とする。好適
実施形態において、前記フローティングゲートの下にあるドレイン拡張領域は前
記フローティングゲート領域全体より小さいため、実際の消去時間は、５ないし
１０倍より長いオーダになるかもしれない。当業者は、３ボルトシフトの値が単
なる例としてのものであることを理解するであろう。
【００２９】 図３Ａに示すｎ＋拡張を、例えば、約５×１０１４原子／ｃｍ２のリン叉は砒
素インプラントを使用し、接合深さが約０．１ないし０．２μｍとなるようなＲ
ＴＡによるドライブイン／活性化ステップを使用してスペーサ形成の前に形成す
ることができる。これは、中間の１０１９原子／ｃｍ３の範囲の好例のドーピン
グ密度をもたらす。前記フローティングゲートのいくらかの拡散はみだしを使用
し、前記消去機能を実行する。
【００３０】 当業者は、図３Ａ消去機能の種々の電圧に使用する値と、図３Ｂ及び３Ｃに関
して考察したこれらを必要なら変更できることが明らかであろう。例えば、前記
消去機能を、例えば、より薄いトンネル酸化膜を使用することによって、より低
いＶｄ値において行うことができる。
【００３１】 図３Ｂは、フローティングゲート電極における上昇したしきい値電圧がチャネ
ルの開始された二次電子によって生じる好例の書き込み機能を示す。上述したよ
うに、本発明の好適実施形態によって構成及び製造された装置を、比較的低い電
圧を使用して書き込むことができる。書き込みにおいて前記フローティングゲー
トにおいて長期間（例えば何年も）に渡って保持すべき電荷に関して、（ＶＢ＝
０において測定して）約２ないし４ボルトの好例のＶτとして、前記電場は、フ
ァウラーノルドハイム導電メカニズムが作用しないのに十分なほど小さくすべき
である。二酸化シリコン漏れ電流密度は、例えば、１０−１５Ａ／ｃｍ２のオー
ダである。これを、当業者には既知のドライＯ２酸化手段を使用することによっ
て、誘電体を上側の範囲の抵抗率において形成することによって達成する。
【００３２】 ファウラーノルドハイム電流は、漏れ電流が負に充電された電極から流れる場
合、大幅により小さくなるため、書き込まれたＶτは、負に充電されたフローテ
ィングゲートに保持される。前記書き込み状態を、前記フローティングゲートに
おいて存在する基板電場対電圧が低い場合、長期間保持することができる。
【００３３】 ０．２５ないし０．５ミクロン範囲における技術に好適な値である、約２×１
０１７原子／ｃｍ３のチャネルドーピング密度を有するｎチャネルトランジスタ
のフローティングゲートにおけるしきい値電圧Ｖτは、 Ｖτ＝ΦＭＳ−ＱＦ／Ｃｏ＋２ΦＦ＋［２εＳε０ｑＮＡ（２ΦＦ＋ＶＢＧ）
］１／２／Ｃｏ＋ＶＦＧ＋Σｑ／Ｃｏ によって与えられ、ここでΦＭＳを金属−シリコン仕事率とし、ＱＦを一定の電
荷とし、ΦＦをフェルミ電位とし、Ｃｏをキャパシタンスとし、εＳをシリコン
に関する誘電率とし、ε０を自由空間のパーマティビティとし、ＶＢＧをバック
ゲートとし、ＶＦＧを書き込み後のフィールドゲートにおいて残る電圧とし、Σ
をボロンしきい値調節インプラントドーズとし、ｑを電子における電荷とする。
【００３４】 前記書き込まれた状態に関して、Ｖτを、前記トランジスタがターンオンしな
いのに十分な程高くする。Ｖτ＝３Ｖ（ＶＢＧ＝０において測定した）、ＱＦに
関する低い値、ゲート酸化膜厚に関して１００Åと置換し、ＮＡ＝２×１０１７ 原子／ｃｍ３に好適な他の好例の値と、Σｑ＝０とを使用し、ＶＢＧにおける電
圧は約−０．５Ｖ（蓄積された電子）である。これは、トンネル電流がほとんど
流れない場合、０．５×１０６Ｖ／ｃｍの低い電場を生じる。書き込みをバック
ゲートバイアスで行うことができるが、目標しきい値は、読み出し条件もバイア
スなしであるため、このバイアスなしである。これは、前記フローティングゲー
トにおける充電をより低くし、これを長い間保持しなければならない。Ｖτ目標
をより低くすることができ、もちろん、前記フローティングゲートにおける充電
はより低くなる。当業者には明らかなように、種々の他の条件を、スケール技術
に関して指定することができる。
【００３５】 前記表面に近い前記チャネルにおける比較的高いドーピング密度を、ｐウェル
、パンチスルー及びしきい値調節を含むいくつかの可能なボロンインプラントの
集積とすることができる。既知のハロインプラントプロセスを使用し、前記ハロ
インプラントを生成し、これによって、パンチスルー及び他の特性を改善するこ
とができる。
【００３６】 図３Ｃは、読み出し機能に関する好例の電圧を示す。熱電子信頼性問題を、読
み出し動作中、低いＶＤを使用することによって回避する。好例の電圧は、ＶＳ 及びＶＢが０ボルト、ＶＣＧが約３．３ボルト、ＶＤが約１−２ボルトである。
低いＶτは、”１”を表すオン状態を構成し、高いＶτは、”０”状態を構成す
るオフ状態を構成する。
【００３７】 図３Ａ−３Ｃに関して考察したように構成され、図２に関して説明したプロセ
スを使用して製造されるフラッシュＥＥＰＲＯＭセルの好適実施形態を、慣例的
な高性能論理プロセスと容易に集積することができる。例えば、０．２５ミクロ
ンレベルにおいて、慣例的な高性能論理技術において、最初に、シャロートレン
チ分離領域を、ＳｉＯ２で磨いた後の化学機械研磨（ＣＭＰ）の停止として働く
窒化シリコン層を使用して形成することは一般的である。次に、前記ウェルを、
高電圧イオン注入を使用して形成することができる。次に、前記フローティング
ゲートを図２において開示したように形成する。前記第２ポリシリコン層（すな
わち、ポリ２）は、前記論理トランジスタに関するゲート電極として働く。ポリ
２層をポリサイドとして形成することができ、又は、サリサイドプロセスを使用
することができる。自己整列した接点を、当業者には既知の適切な誘電体スペー
サを使用して形成することができる。論理トランジスタを、スペーサを有する低
濃度にドープされたドレイン（ＬＤＤ）として形成することができる。前記フラ
ッシュトランジスタに関する拡張を、適切なマスキングをイオン注入ステップに
使用することによって、高レベルにおいてドープすることができる。したがって
、当業者は、図３のセルを形成するプロセスを、高性能論理プロセスと容易に統
合できることが明らかであろう。
【００３８】 図４は、図２及び３において示す新規の組織化基板ＥＥＰＲＯＭセルに好適な
スプリットゲートダブルポリ構造の好例の配置である。セル面積は、整列公差に
応じて約８ないし１０ｆ２である。ｎ＋ソースライン４０１と、フローティング
ゲート４０２と、ワードラインポリ２ ４０３と、自己整列タングステンプラグ
接点４０４と、ビットライン４０５と、ＳＴＩ領域４０６と、ドレイン接点４０
６とを示す。これらの誘電体と、ｎ＋ドープ領域の詳細を示さないが、これらは
当業者には明らかであろう。
【００３９】 当業者は、上述した実施形態及びプロセスが単なる例としてのものであること
が明らかであろう。例えば、追加のステップを、図２の参照と共に考察したプロ
セスに加えることができ、追加の特徴及び／又は電圧を、図３Ａ−３Ｃにおいて
示す装置と共に使用することができる。
【００４０】 本発明を、他の特別な形態において、その精神及び本質的な特徴から逸脱する
ことなく実現できることは、当業者には明らかであろう。したがって、ここに開
示した実施形態を、あらゆる点において説明的であるとみなし、限定であるとみ
なさない。本発明の範囲を、上記説明よりも添付した請求項によって示し、意味
及び範囲に入るすべての変化及びその等価物は、ここに含まれるとする。
【図面の簡単な説明】
【図１】 ＡないしＥは、好例の慣例的なＥＥＰＲＯＭセルを示す。
【図２】 ＡないしＩは、本発明によるフラッシュＥＥＰＲＯＭセルを実現する
好例のプロセスフローを示す。
【図３】 ＡないしＣは、本発明によるフラッシュＥＥＰＲＯＭセルの好例の消
去、書き込み及び読み出し機能を示す。
【図４】 本発明による好例のセル配置を示す。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，Ｃ Ｈ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ， ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，Ｋ Ｇ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ， ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，Ｓ Ｄ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ， ＺＡ，ＺＷ (72)発明者 ジェイムス エイ カニンガム アメリカ合衆国 カリフォルニア州 95070 サラトガ ジュニペロ ウェイ 19771 (72)発明者 リチード エイ ブランチャード アメリカ合衆国 カリフォルニア州 94024 ロスアルトス モラ ドライヴ 10724 Ｆターム(参考） 5F083 EP26 EP55 EP63 EP68 ER02 ER15 ER22 ER29 GA27 JA39 JA53 MA06 MA20 NA01 PR29 PR34 5F101 BA04 BA23 BA29 BA36 BB04 BC02 BC11 BD05 BD06 BD12 BD35 BD36 BE02 BE05 BE07 BG08 BH08 BH16 BH19

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 組織化単結晶基板の酸化によって形成されたトンネル酸化膜と、 前記トンネル酸化膜上に形成された第１フローティングゲート電極と、 前記トンネル酸化膜から分離して、前記単結晶基板の非組織化部分において形
    成されたゲート酸化膜と、 前記第１フローティングゲート電極及びゲート酸化膜上に形成された第２制御
    電極とを具えることを特徴とするスプリットゲートフラッシュメモリセル。
  2. 【請求項２】 請求項１に記載のスプリットゲートフラッシュメモリセルにおい
    て、前記第１フローティングゲート電極を、前記トンネル酸化膜と自己整列させ
    たことを特徴とするスプリットゲートフラッシュメモリセル。
  3. 【請求項３】 請求項１に記載のスプリットゲートフラッシュメモリセルにおい
    て、酸化物−窒化物−酸化物誘電体を、前記第１フローティングゲート電極と前
    記第２制御電極との間に形成したことを特徴とするスプリットゲートフラッシュ
    メモリセル。
  4. 【請求項４】 請求項１に記載のスプリットゲートフラッシュメモリセルにおい
    て、前記第１フローティングゲート電極が、約１２０Åの厚さを有することを特
    徴とするスプリットゲートフラッシュメモリセル。
  5. 【請求項５】 請求項１に記載のスプリットゲートフラッシュメモリセルにおい
    て、前記トンネル酸化膜が、約６０ないし１００Åの厚さを有することを特徴と
    するスプリットゲートフラッシュメモリセル。
  6. 【請求項６】 請求項３に記載のスプリットゲートフラッシュメモリセルにおい
    て、前記酸化物−窒化物−酸化物層が、約１００ないし１５０Åの厚さを有する
    ことを特徴とするスプリットゲートフラッシュメモリセル。
  7. 【請求項７】 請求項１に記載のスプリットゲートフラッシュメモリセルにおい
    て、前記第１フローティングゲート電極及び第２制御電極を、多結晶シリコンで
    形成したことを特徴とするスプリットゲートフラッシュメモリセル。
  8. 【請求項８】 組織化単結晶基板の酸化によってトンネル酸化膜を形成するステ
    ップと、 前記トンネル酸化膜上に第１フローティングゲート電極を形成するステップと
    、 前記トンネル酸化膜から分離して、前記単結晶基板の非組織化部分においてゲ
    ート酸化膜を形成するステップと、 前記第１フローティングゲート電極及びゲート酸化膜上に第２制御電極を形成
    するステップとを含むことを特徴とするスプリットゲートフラッシュメモリセル
    を製造する方法。
  9. 【請求項９】 請求項８に記載のスプリットゲートフラッシュメモリセルを製造
    する方法において、前記第１フローティングゲートを前記トンネル酸化膜に自己
    整列させるステップを含むことを特徴とするスプリットゲートフラッシュメモリ
    セルを製造する方法。
  10. 【請求項１０】 請求項８に記載のスプリットゲートフラッシュメモリセルを製
    造する方法において、酸化物−窒化物−酸化物誘電体を、前記第１フローティン
    グゲート電極と前記第２制御電極との間に形成するステップを含むことを特徴と
    するスプリットゲートフラッシュメモリセルを製造する方法。
  11. 【請求項１１】 請求項８に記載のスプリットゲートフラッシュメモリセルを製
    造する方法において、前記第１フローティングゲート電極が、約１２０Åの厚さ
    を有することを特徴とするスプリットゲートフラッシュメモリセルを製造する方
    法。
  12. 【請求項１２】 請求項８に記載のスプリットゲートフラッシュメモリセルを製
    造する方法において、前記トンネル酸化膜が、約６０ないし１００Åの厚さを有
    することを特徴とするスプリットゲートフラッシュメモリセルを製造する方法。
  13. 【請求項１３】 請求項１１に記載のスプリットゲートフラッシュメモリセルを
    製造する方法において、前記酸化物−窒化物−酸化物層が、約１００ないし１５
    ０Åの厚さを有することを特徴とするスプリットゲートフラッシュメモリセルを
    製造する方法。
  14. 【請求項１４】 請求項８に記載のスプリットゲートフラッシュメモリセルを製
    造する方法において、前記第１フローティングゲート電極及び第２制御電極を、
    多結晶シリコンで形成したことを特徴とするスプリットゲートフラッシュメモリ
    セルを製造する方法。
  15. 【請求項１５】 第１フローティングゲート電極におけるしきい値電圧を、チャ
    ネルに二次電子を入れることによって上昇させるステップであって、前記第１フ
    ローティングゲート電極が組織化単結晶基板において酸化されているトンネル酸
    化膜上に形成されたものである、ステップと、 電圧を、前記第１フローティングゲート電極及びゲート酸化膜上に形成された
    第２制御電極に印加するステップであって、前記ゲート酸化膜が、前記トンネル
    酸化膜から分離され、前記単結晶基板の非組織化部分において形成されたもので
    ある、ステップとを含むことを特徴とするスプリットゲートフラッシュメモリセ
    ルに書き込む方法。
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