TW462118B - Electrical structure and method of forming same - Google Patents

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dielectric
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Eric A Johnson
John S Kresge
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Ibm
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4 62M 8 A7 B7 五、發明說明（ 本發明背景 1.技術蓺圊 (請先閲讀背面之注意事項再填寫本頁) 本發明*關-結構與其相關之製造方法，以低與—球 柵陣列（BGA)模組和一電路卡耦合的焊球相關之焊接點的 熱感應應力。 2 .相關技够 一現代電路板的配置可能有一球栅陣列（BGa)模紐安裝 於電路卡上。一球栅陣列（BGA)模组包含介電材科之底材 ，如陶瓷或是塑膠，其兩者都有頂表面與底表面。—焊球 陣列連接於BGA模組底邊之對應傳導襯墊陣列，而—或多 個晶片連接於BGA模组頂邊上.其適切之電路卡爲任何之 預先佈線板，其包含介電材料以及板上之傳導襯墊陣列。 電路卡之一例爲電腦的主機板。電線卡襯墊的作用爲容納 一或多個BGA模組之連接點。如此，一安裝於電路板上之 BGA模组每一焊球自己連接於bga模組之傳導襯墊上，也 同時連接於電路卡之傳導襯墊上。這些傳導襯墊分別地附 加於BGA模組之介電底材與電路卡之介電板上^因此，每 經濟部智慧財產局具工消费合作社印製 一焊球爲一結構元件，其爲機械連接於焊球每一邊材料之 介電片上。 當電路卡加熱或是冷卻時，焊球將受應力，其由於支持 介電結構之不同之儀差熱擴張率而生。例如，一典型電路 卡之A擴張係數爲.〗4至22 ppm/°C (ppm爲每百萬分之幾分） ，而一 BGA模组之陶瓷底材可能有一較小之熱擴張係數， 約爲6至11 ppm/。c。如果BGA模組使用—塑膠底材材料， -4 本紙張尺度適用中ϋ@家標準（CNS)A4規格C297公餐 經濟部智慧財產局員工消費合作社印？Λ 4621 ^ 8 A7 -----— B7______ 五、發明說明（2 ) 其塑膠底材材料有效之熱擴張係數，在-碎晶片限定底材 擴張乙處，大约爲7 ppm/ 0(：。當此前述之材料，以及對應 之…、擴張係數，爲BGA底材與電路卡的典型時，材料可以 用一反置4關係賦予特徵，其中BGA底材有—較BGA模組 連接之電路卡高的熱擴張係數。 不幸的是，由前述之儀差熱擴張所引起之焊球應力可能 引起BGA焊接點之疲勞損壞β美國專利(強生， 3/10/98)，其於此以提及方式併入，揭露一種方法其可以 使用來減低儀差熱擴張效應。由此方式，安裝於一底材上 之晶片適切地與一介電物質周邊内結，此介電物質·與底材 機械地結合。此外，此晶片與一位於此晶片頂部上的傳導 片機械耦合，其中傳導片包含一如不繡鋼的材料。因爲傳 導片與底材之間經由内結之介電物質機械結合，由於儀差 熱擴張造成的結構彎曲被消除，而且傳導片之熱擴張將減 輕BGA模組底材的熱擴張。因此傳導片之材料可以選擇有 一熱擴張係數，其可以消除BGA模組底材以及電路卡的介 電板間不相配之熱擴張所引起的寶曲。雖然此法可能大大 地擴張了 BGA的疲勞壽命’它同樣也因爲傳導片以+及處理 步驟與所需求之製造内結結構相關的設備而增加產品的成 本。 發明總結 本發明提供一較便宜之方法’以及一相關之電結構，其 減低BGA模组上之焊球的熱感應應力，其中BGA模組安裝 於一電路卡之上。此方法之本質爲增加BGA模組與電路卡 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公藶） -I 1 —-I I n I I I I . — I I! I 訂-— I ! I I -轉 I (請先閱讀背面之注意事項再填寫本頁) 4 62m 8 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（3) 之間連接結構之有效長度，其由於儀差熱擴張之故變形。 此結果造成連接結構應力的減低，特別是在焊球中3因此 ，對一給定位移增加長度，其作用爲有效地減低焊球完全 的應力特別疋，本發明的方法形成一環狀空隙，以將 BGA模組介電底材材料移除的方式，使得焊球附加於介電 材料區，其中介電材料區每一區都被由此法形成之環狀空 隙實質地包圍著。環狀空隙可以用類似的方式於電路卡介 電板區周園形成，其争（介電板）區位於電路卡傳導襯墊之 下方、BGA模組將連接之處。因此，如果形成形成之環狀 空隙實質地，卻不完全地包圍介電板區的話，此方，法形成 介電區半島。或是，如果形成之環狀空隙完全地包圍介電 板區的話，形成介電區島。如此形成之半島將無法與其餘 之介電底材（或板）隔離開，因之在半島與其餘之介電底材 (或板）間留下一薄薄的連接介電條a 一般而言，本發明提供一形成至少—電結構之方法，包 含以下步驟： 提供一底材，包括一介電層，其有—第—表面，以及至 少一個電傳導襯墊連接於此第一表面；以及 移除介電層之第一部分來形成一介電層之空隙部分，其 中空隙部分實質地包圍介電層之第二部分，並且其中概塾 定位於第二部分之上3 本發明一般提供至少一電結構，包含： 一底材’包括一介電層’其有一第一表面； 至少一個電傳導襯墊連接於此第一表面；以及 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 * 297公~~----- I i 11 --------------I ν {請先閱讀背面之注意事項再填寫本頁) d621 1 8 A7 五、發明說明（4 ) 、：介電層之空陳部分，其中空味部分實質地包圍介電層 炙第二部分，並且其中襯墊定位於第二表面之上。 本發明有I年多好處。本發明保護淳球的整體性來延長 BGA模组的疲勞壽命。本發明的方法與其他方法，如美國 專利5,726,079(在相關技藝節部分討論過），比較下較便宜 再者，本發明並不防礙其他方法之使用，並且可以聯合 其他方法使用’而只需很小的附加成本。 周式簡箪説明 圖1描述連接於一電路卡的BGA模組前剖面圖。 圖2描述連接於一電路卡的bGA模組前剖面圖，，其於 BGA襯墊與電路卡襯墊兩者之下有空隙區包圍介電材料， 如本發明。 圖3描述連接於一電路卡的bgA模組前剖面圖，其於電 路卡襯墊之下有空隙區包圍介電板材料，如本發明。 圖4描述連接於一電路卡的BGA模組前剖面圖，其於BGA 襯墊之下有空隙區包圍介電材料，如本發明。 圖5描述一底材之俯視圖，其襯墊有一連接條，如本發 明。 圖6描述圖5，其含有一空隙區，實質地、但不完全地包 圍襯墊下之介電材料。 圖7描述一底材之俯透視圖，其含有一空隙區，實質地 、但不冗全地包圍底材上觀整下之介電材料。 圖8描述一底材之俯視圖，其含有一襯墊，如本發明。 團9描述圖8，其含有一空隙區包園襯墊下之介電材料。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） {請先閱讀背面之法意事項再填寫本頁)
裝--I-----訂_1--I 經濟部智慧財產局具工消f合作社印製 ^62118 A7 B7 五、發明說明（5 ) 圖10描述圖9配置之侧剖面圖，其示繞線至襯誉之佈線 圖案。 圖11描述一底材之俯透視圖’其有一空隙區完全包圍底 材上襯整下之介電材料。 發明之詳細説明 圖1示連接於一電路卡30之BGA模組20的前剖面圖。bga 模組20包含一介電底材22，一晶片26連接於底材22的頂邊 27’ 一BGA概墊24連接於底材22的底邊29，以及一長度爲l 之焊球28連接於替24上。電路卡30包含一介電板32 以及一電路卡襯墊34連接於板32的頂邊37。電路卡-可爲任 何之預先佈線板’包含介電材料，如電腦的主機板。焊球 28連接於電路卡30上之襯墊34，因之將BGA模组20連接於 電路卡30上。在熱循環中所產生之焊球28熱感應應力分佈 於高度L上。本發明的目的爲修改底材22及/或板32，使得 應力重新分佈於大於高度L之上，爲增加圖1配置之疲勞壽 命。 圖2示本發明示一具體實施例，其當與圖1之配置相較時 ，增加應力分佈於其上之有效高度。圖2示連接於一電路 卡50的BGA模組40前剖面圖。此BGA模組40包含一介電底材 42’ 一晶片46連接於底材42的頂邊47上，一 BGA襯墊44連接 於底材42的底邊49 ’以及一高度爲η之焊球48連接於BGA襯 墊44上。電路卡50包含一介電板52以及一電路卡襯墊54連 接於板52的頂邊57 a焊球48連接於電路卡襯墊54，藉此連 接BGA模组40至電路卡50上。一高度爲厶％之環狀空隙43於 * 8 - 本紙張尺度適用t國國家標準（CNS)A4逯樁（210 X 297公変) (請先閱讀背面之注意事項再填寫本頁) 裝 訂---------c 經濟部智慧財產局具工消费合作杜印製 4 6 2118 A7 _____B7__ 五、發明說明（6 ) 底材42中’包圍BGA襯墊44下方之底材材料。一高度爲△ H2之環狀空隙56於板52中’包圍電路卡概整54下方之底材 材料。沒有環狀空隙43與56的話，熱感應應力可如先前技 藝分佈於商度1€上°然而’有了本發明之環狀空隙43與56 ’形變分佈於Η + Δ + Δ Hz的高度上，因此減低烊球48完 全的應力。環狀空隙43與56分別提供空間使得位於bga襯 墊44下方之底材材料與位於電路卡襯墊54下方之板材料比 較不受限制’也因藉此增加其順應性，以及減輕焊球48的 熱感應應力。 圖3示本發明相對於圖1的配置熱應力分佈其有效_高度增 加的具體實施例。圖3示連接於一電路卡70的BGA模組60的 前剖面圖。此BGA模組60包含一介電底材62，一晶片66連 接於底材62的頂邊67上，一BGA襯墊64連接於底材62的底 邊69’以及一高度爲γ之焊球68連接於BGA襯墊64上。電路 卡70包含一介電底材72以及一電路卡襯墊74連接於板72的 頂邊77。焊球68連接於電路卡襯墊74，藉此連接BGA模組 60至電路卡70上〇 —高度爲Α γ之環狀空隙76於底材72中， 包圍電路卡襯墊74下方之底材材料。 沒有環狀空隙76的話，熱感應應力可如先前技藝分佈於 高度Y上。然而，有了本發明之環狀空隙76，形變分佈於 Υ+ΔΥ的高度上，因此減低焊球68的應力。環狀空隙76提 供空間使得位於電路卡襯墊74下方之底材材料比較不受限 制，也因藉此増加其順應性，以及減輕烊球68的熱感應應 力。 -9- 私紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐 (請先閲讀背面之;i意事項再填寫本頁) 裝 ----訂---------竣 經濟部智慧財產局員工消費合作社印製 462H 8 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（ 圖4示本發明相對於圖1的配置熱應力分佈其有效高度增 加的具體實施例°圖4示連接於一電路卡90的BGA模组80的 前剖面圖。此BGA模組80包含一介電底材82，一晶片86連 接於底材82的頂邊87上’一 BGA襯墊84連接於底材82的底 邊89，以及一高度為Z之焊球88連接於BGA襯墊84上。電路 卡90包含一介電底材92以及一電路卡襯墊94連接於板92的 頂邊97。烊球88連接於電路卡椒整94，藉此連接BGA模組 80至電路卡90。一高度為ΔΖ之環狀空隙83於底材82中，包 圍BGA襯墊84下方之底材材料》没有環狀空隙83的話，熱 感應應力可如先前技藝分佈於高度Z上。然而，有了本發 明之環狀空隙83，熱剪應力分佈於Z+ ΔΖ的高度上，因此 減低輝球88的應力。環狀空隙83提供空間使得位於電路卡 襯墊84下方之底材材料比較不受限制，也因藉此增加其順 應性，以及減輕焊球88的熱感應應力。 如果圖2-4中的環狀空隙實質地，但不完全地包圍位於 一襯墊下方之介電材料，一位於襯墊之下介電材料的半 島’將會由環狀空隙定義。或者是，如果圖2·4中的環狀 空隙完全地包圍位於一襯墊下方之介電材料，一位於概塾 之下介電材料的島將會由環狀空隙定義， 圖5-7示本發明一步驟，其形成環狀空隙實質地 '作不 完全地包圍位於一襯墊下方之介電材料，來造成—介電材 料半島。此步费由圖5配置開始’其示—底材11〇上襯誓 俯视圖，底材110有一佈線圖案η4與襯勢U2連接。底材 Π0代表一 BGA模組的介電底材，或是—電路卡的介電板， -10 - 本紙張尺度適用中國國家標準（CNS)A4規格（21Q χ 297公爱 (請先閱讀背面之注意事項再填寫本頁) 哀--------訂---------線 經濟部智慧財產局員工消t合作社印製 d 6 2 1 1 ^ A7 ____B7____ 五、發明說明（8 ) 如圖1-3所描述。其次，圖6示形成環狀空隙H6的結果， 其環狀空隙116實質地、但不完全地包圍位於襯墊n2下方 之介電材料。結果’介電材料的半島n 9在襯墊U2下方產 生’其中一介電底材材料條n5將丰島U9與底材u〇其餘部 分118連接（見圖5中之底材110)。此條115的作用為機械地 支持佈線圖案114，其將襯墊in與底材U0電耦合，或是與 BGA模組之内電路或包含底材n〇的電路卡電耦合。 示於圖6中之半島ι19包含一較襯墊112大之面積，位於 半島119之上。圈7示一底材128的另一配置的透視圖’底材 128有一環狀空隙126實質地、但不完全地包圍底材材料之 半島129 ’其中半島129的面積大約等於位於半島ι29上的襯 塾122的面積° 一介電底材材料條125將半島129與底材128 連接’並且做為機械支持連接於概勢122的佈線圖案124。 此佈線圖案124將襯墊122與底材128電耦合，或是與BGA模 組之内電路或包含底材128的電路卡電耦合。 圖8-11示本發明一步驟’其形成一環狀空隙完全地包圍 位於一襯墊下方之介電材料，來造成一介電材料島。此步 驟由圖8之配置開始，其示一底材21〇上襯墊212之俯視圖。 底材210代表一 BGA模組的介電底材，或是一電路卡的介電 板’如圖1 - 3所描述。其次’圖9示形成環狀空隙216的結 果’其環狀空隙完全地包圍位於襯墊212下方之介電材料 °結果’介電材料的島219在襯墊M2下方產生，留下底材 210其餘部分218(底材210見圖8)。圖1〇示圖9配置之剖面圖 ’示位於一介窗220中之一佈線圖案222，其中介窗22〇包在 -11 - 本紙張尺度適用中關家標準（CNS)A4規格（2W χ 297公餐1 ' (請先閱讀背面之注意事項再填寫本頁) 褒--------訂--------線 4 62彳彳8 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（9 ) 島219中。佈線圖案222向上繞線將襯墊212與BGA模組之内 電路或包含底材210的電路卡連接。 示於圖9中之島219包含一較襯墊212大之面積，位於島 219之上》圖11示一底材238的另一配置的透視圖，底材238 其有一環狀空隙236完全地包圍底材材料之島239,其中島 239的面積大約等於位於島239上的襯整232的面積。還有一 佈線圖案（圖未示）與圖10中的類似，其中佈線圖案在一介 窗之内’而介窗包在島239之中，且其中佈線圖案向上繞 線將襯墊232與BGA模组之内電路或包含底材238的電路卡 連接》 _ 圖2 - 11中本發明之環狀空隙可以以任何方法形成，對熟 知此項技藝之人士來説很平常的方法.特別是，環狀空隙 可以使用對熟知此項技藝之人士來説任何一種雷射之雷射 燒蚀形成。此目的之一實際的雷射爲一將頻率増爲三倍之
Neodumuim YAG雷射’其使用紫外線發射、高尖峰功率、 高重覆率’以及一直徑爲6至50微米之聚焦波東。一般來 説，介電聚合體在紫外線能量吸收最好，而且對非燒姓部 分的熱傷害最小。一紫外線有用的波長度爲355毫微米。 因爲被掃瞄的面積通常大於波束大小，可以產生一光撕 raster掃瞄來覆蓋所掃瞄的面積。掃瞄間隔通常爲光點大小 的80%，以提供一些高斯波束的重疊。視材料而定，可以 使用在1,000赫茲與20,000赫茲之間的重覆率，ι ,〇〇〇赫兹提 供最高之每脈動功率12千瓦，到20,000赫茲時降到〇 5千瓦 。此步驟之一例爲燒蝕一圓形襯墊於以破璃包裹之載體上 ___JI2-_ 本 張尺i適用中關家標準(CNS)A4規^<21G X 297公釐j (請先閱讀背面之注意事項再填寫本頁) 裝--------訂*------—線 4 6 2118 A7
五、發明說明（10) ，其由一環氧樹脂材料如RF- 4再加強，以一 14毫微米波束 以2,000赫茲、每脈動8.3千瓦，以及脈動間隔爲11毫微米來 掃瞄目標區。每一掃瞄通移除大約20毫微米的材料。要移 除200毫微米（0.008英吋），須要個掃瞄通。替換之法可 以用前述之Neodumuim YAG雷射，其他之雷射技術（如二氧 化碳以及Excimer)也可以使用來達到類似的結果。 雖然於此所描述之較佳實施例關於（pertain)環狀空隙區 包圍在BGA模組或在電路卡上之襯墊下之介電物質，本發 明可應用於任何含有環狀空隙區包圍在介電底材之襯墊下 的介電物質的配置。 - 雖然本發明較佳與特別之具體實施例已於此以示範之目 的來描述，許多修正案與改變對熟知此項技藝之人士來説 很明顯易行。如此，所附之申請專利範圍目的爲包含所有 符合本發明之眞精神與範疇之修正案與改變。 (請先閱讀背面之注意事項再填寫本頁) 裝·！ if---訂---------線 經濟部智慧財產局員工消費合作社印製 -13- 各紙張尺度適角中國國家標準（CNS)M規格（21〇 X 297公釐)

Claims (1)

  1. Α8 Β8
    6 211« 第891〇2Μ)4號專利申請案 μ 中文申έ青專利範圍修正本(go年7月）昆 六、申請專利範圍 1. 一種用來形成至少一電結構之方法’包含以下步驟： 提供一底材，包括一介電層，其有一第一表面’以及 至少一電傳導襯墊連接於該第一表面；以及 移除介電層之第一部分來形成一介電層之空隙部分， 其中空隙部分實質地包園介電層之第二部分’並且其 中襯塾位於第二部分之上。 2 如申請專利範圍第1項之方法’其中移除之步驟使用雷 射來達成。 3.如申請專利範圍第1項之方法，其中移除之步驟造成一 介電層條連接第二部分與介電層之其餘部分a 4 ·如申請專利範圍第丨項之方法，其中移除之步驟造成第 一部分與介電層之總其餘部分不連接。 5. 如申請專利範園第3項之方法，其中提供之步驟更進— 步包含一内佈線圖案’其為電連接於襯塾.，並卫其中 移除之步驟造成（介電層）條在内佈線圖案的一部分之 下。 6. 如申請專利範圍第4項之方法，其中提供之步驟更進一 步包含一内佈線圖案，其為電連接於襯墊，並且其中 内佈線圖案的一部分包含在一位於襯整之下的介窗之 中。 7 .如申請專利範園第1項之方法，其中提供之步驟更進一 步包含一内佈線圖案’其為電連接於襯墊，並且其中 移除步驟沒有移除内佈線圖案之任何部分。 本紙張尺度適用中國國家揉半（CNS ) A4規格（210X297公釐） ---------U------------線 (請先閲婧背面之注意事項再填寫t頁〕 經濟部中央梯準局男工消费合作社印裝 2 6 4 8 8 88 8 ABCD 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 8 _如申請專利範圍第7項之方法’更進~步包本 少1 0 U下形成 一球柵陣列模組的步驟： 提供一焊球； 連接焊球於襯勢上；以及 附加一晶片至介電層之第二表面，其中晶片電連接於 内佈線圖案。 ' 9,如申請專利範圍第8項之方法，其中附加之步騾在連接 •步驟之前。 10·如申請專利範園第8項之方法，更進~步包含固定一球 柵陣列模組至電路卡上。 11 ·如申請專利範園第8項之方法，更進—步包含： 形成至少一電結構之第一電結構，其中提供之步驟提 供至少一電傳導襯墊的第一襯墊：以及 以附加焊球至第一襯墊之方式’附加球柵陣列模组至 第一電結構》 12.如申請專利範圍第丨丨項之方法，其中形成第一電結構 在形成球栅陣列模組之前。 13· —種至少一電結構，包含： 一底材’包括含有一第一表面的介電層； 至少一電傳導襯墊連附於該第一表面；以及 一介電層之空隙部分，其中空隙部分實質地包園介電 層之第二部分，並且其中襯墊位於該第二部分之上。 14. 一種如申請專利範圍第13項之電結構，其中一介電層 ---------%------iT------ii t - (請先閲讀背面之注意事項再填寫本頁) -2 - 462118 —六、申請專利範圍 ABCD 經濟部中央標準局員工消費合作社印裝 條連接第二部分與介電層之其餘部分。 15. 如申請專利範圍第丨3項之電結構，其中第 電層之總其餘部分不連接。 16. 如申請專利範圍第14項之電結構 ^ 步包各一 Θ 佈泉圖案，其電連接於襯塾，其中 ° 磕m W、 01電層）條在内相 綠圖案的部分疋下。 17·如申請專利範圍第15項之電結構，更進一步包今 佈線圖帛，其電連接於襯墊，其中内体線圖 分包含在一位於襯墊之下的介窗之中。 18. 如申請專利範圍第13項之電結構’ — 步包含一内 佈線圖案，其電連接於襯墊。 19. 如申請專利範圍第18項之電結構，其社 %構為一球 栅陣列模組’使得電結構更進一步包含： 一附加於襯墊之焊球；以及 一晶片附加至介電層之第二表面 内佈線圖案上= 20·如申請專利範圍第19項之電結構 柵陣列模組附加於一電路卡上。 21_如申請專利範圍第〗9項之電結構，更進—步包含： 至少一電結構之一第一電結構，其中第一電結構包 一至少一電傳導襯墊之第一襯墊，並且其中球柵陣 模組附加於第一電結構之上’使得焊球連接於第一 整之上- 部分與4 其中晶片電連接 更進一步包含將 t〆------、tr------it r* (請先閱讀背面之注意事項再填寫本頁〕 -3 _ 本紙張尺度適用中國國家揉準（匚奶）六4说格（21(^297公釐）
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6710457B1 (en) 2000-10-20 2004-03-23 Silverbrook Research Pty Ltd Integrated circuit carrier
US6507099B1 (en) 2000-10-20 2003-01-14 Silverbrook Research Pty Ltd Multi-chip integrated circuit carrier
US7221043B1 (en) 2000-10-20 2007-05-22 Silverbrook Research Pty Ltd Integrated circuit carrier with recesses
AU2004203187B2 (en) * 2000-10-20 2005-07-28 Silverbrook Research Pty Ltd Method of reducing rigidity of a substrate
AU2004203181B2 (en) * 2000-10-20 2005-07-21 Silverbrook Research Pty Ltd An integrated circuit assembly
US6775906B1 (en) 2000-10-20 2004-08-17 Silverbrook Research Pty Ltd Method of manufacturing an integrated circuit carrier
AU2004202249B2 (en) * 2000-10-20 2005-06-09 Silverbrook Research Pty Ltd Method of mounting an integrated circuit
DE10059176C2 (de) * 2000-11-29 2002-10-24 Siemens Ag Zwischenträger für ein Halbleitermodul, unter Verwendung eines derartigen Zwischenträgers hergestelltes Halbleitermodul sowie Verfahren zur Herstellung eines derartigen Halbleitermoduls
US6767819B2 (en) * 2001-09-12 2004-07-27 Dow Corning Corporation Apparatus with compliant electrical terminals, and methods for forming same
US7141885B2 (en) * 2002-02-13 2006-11-28 Samsung Electronics Co., Ltd. Wafer level package with air pads and manufacturing method thereof
DE10223203B4 (de) * 2002-05-24 2004-04-01 Siemens Dematic Ag Elektronisches Bauelement-Modul und Verfahren zu dessen Herstellung
US7126164B2 (en) * 2003-09-26 2006-10-24 Flipchip International Llc Wafer-level moat structures
KR100555706B1 (ko) * 2003-12-18 2006-03-03 삼성전자주식회사 미세 솔더볼 구현을 위한 ｕｂｍ 및 이를 이용한 플립칩패키지 방법
US7413110B2 (en) * 2005-02-16 2008-08-19 Motorola, Inc. Method for reducing stress between substrates of differing materials
US8703278B2 (en) * 2006-03-28 2014-04-22 Honeywell International Inc. Light weight printed wiring board
US7648847B2 (en) * 2006-06-26 2010-01-19 Hamilton Sundstrand Corporation In-situ monitoring and method to determine accumulated printed wiring board thermal and/or vibration stress fatigue using a mirrored monitor chip and continuity circuit
JP2008082952A (ja) * 2006-09-28 2008-04-10 Mitsubishi Electric Corp 半導体感歪センサ
CN101972876B (zh) * 2010-10-18 2012-10-10 重庆平伟实业股份有限公司 一种mbs桥式整流器件焊接工艺
CN204069487U (zh) * 2014-08-19 2014-12-31 中兴通讯股份有限公司 一种印刷电路板
JP6882715B2 (ja) * 2017-01-31 2021-06-02 ブラザー工業株式会社 コンピュータプログラム、および、画像処理装置
CN112770477B (zh) * 2019-10-21 2022-09-23 华为技术有限公司 一种电路板组件和电子设备

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3874072A (en) 1972-03-27 1975-04-01 Signetics Corp Semiconductor structure with bumps and method for making the same
US3997963A (en) 1973-06-29 1976-12-21 Ibm Corporation Novel beam-lead integrated circuit structure and method for making the same including automatic registration of beam-leads with corresponding dielectric substrate leads
US4514751A (en) 1982-12-23 1985-04-30 International Business Machines Corporation Compressively stresses titanium metallurgy for contacting passivated semiconductor devices
US4685998A (en) 1984-03-22 1987-08-11 Thomson Components - Mostek Corp. Process of forming integrated circuits with contact pads in a standard array
JPS60247940A (ja) 1984-05-23 1985-12-07 Hitachi Ltd 半導体装置およびその製造方法
US4761386A (en) 1984-10-22 1988-08-02 National Semiconductor Corporation Method of fabricating conductive non-metallic self-passivating non-corrodable IC bonding pads
US4581680A (en) * 1984-12-31 1986-04-08 Gte Communication Systems Corporation Chip carrier mounting arrangement
US4814295A (en) * 1986-11-26 1989-03-21 Northern Telecom Limited Mounting of semiconductor chips on a plastic substrate
US5023205A (en) 1989-04-27 1991-06-11 Polycon Method of fabricating hybrid circuit structures
JPH03136334A (ja) * 1989-10-23 1991-06-11 Nec Corp 半導体集積回路上の外部電極構造
US5206186A (en) 1990-10-26 1993-04-27 General Electric Company Method for forming semiconductor electrical contacts using metal foil and thermocompression bonding
JPH04354398A (ja) 1991-05-31 1992-12-08 Internatl Business Mach Corp <Ibm> 配線基板及びその製造方法
US5404047A (en) 1992-07-17 1995-04-04 Lsi Logic Corporation Semiconductor die having a high density array of composite bond pads
JPH0730012A (ja) * 1993-07-09 1995-01-31 Fujitsu Ltd 半導体装置
US5453580A (en) * 1993-11-23 1995-09-26 E-Systems, Inc. Vibration sensitive isolation for printed circuit boards
US5587336A (en) 1994-12-09 1996-12-24 Vlsi Technology Bump formation on yielded semiconductor dies
US5597469A (en) 1995-02-13 1997-01-28 International Business Machines Corporation Process for selective application of solder to circuit packages
JP2638557B2 (ja) * 1995-03-30 1997-08-06 日本電気株式会社 半導体装置
JP2679681B2 (ja) * 1995-04-28 1997-11-19 日本電気株式会社 半導体装置、半導体装置用パッケージ及びその製造方法
JPH09307022A (ja) * 1996-05-16 1997-11-28 Toshiba Corp 面実装型半導体パッケージ、およびプリント配線板、ならびにモジュール基板
US5744759A (en) 1996-05-29 1998-04-28 International Business Machines Corporation Circuit boards that can accept a pluggable tab module that can be attached or removed without solder
US5726079A (en) 1996-06-19 1998-03-10 International Business Machines Corporation Thermally enhanced flip chip package and method of forming
JP4195731B2 (ja) * 1996-07-25 2008-12-10 富士通株式会社 多層プリント板及びこれを利用した高周波回路装置
JP4030028B2 (ja) * 1996-12-26 2008-01-09 シチズン電子株式会社 Ｓｍｄ型回路装置及びその製造方法
US6064576A (en) * 1997-01-02 2000-05-16 Texas Instruments Incorporated Interposer having a cantilevered ball connection and being electrically connected to a printed circuit board
JPH10321631A (ja) * 1997-05-19 1998-12-04 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US6002590A (en) * 1998-03-24 1999-12-14 Micron Technology, Inc. Flexible trace surface circuit board and method for making flexible trace surface circuit board
US6160713A (en) * 1998-12-21 2000-12-12 Motorola, Inc. Circuit in a selective call radio with improved electromechanical interconnects

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