TW451584B - Reducing striped noise in CMOS image sensors - Google Patents

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ΑδB4 五、發明說明（1) ------ i明背f _1.發明領 :是有關於—種影像感測器㈣。本發明尤其是有 : 互補金氣半導體影像感測器陣列，應用於靜態相 機’能降低固定圖案的條紋雜訊。 2.背景技術 積體式的影像感測器是一種習知的技術。影像感測器技 術中的新進展’已經能讓這些感測器以互補金氧半導體 (CMOS)技術來製作。 ( CMOS影像感測器以及影像感測器電路，可以利用美國申 請專利序號0 8/969383，在1997年十一月13日送件的申請 案所揭不的類似方式，而組合在一起。個別的像素感測器 可以用不同的方式來設計。其中一種可能的像素感測器設 計是如圖1所示的。像素感測器1〇包括一光二極體12，其 陽極連接到定電壓電位14(圖1中的接地）。光二極體12的 陰極可連接到一放大器16。光二極體12的陰極也可經由重 置開關20 ’而連接到參考電位Vref 18，使得光二極體12 反向偏壓。放大器1 6的輸出是接到列選擇開關2 2，而列選 擇開關22是連接到列選擇線24以及行線26。 圖1所示像素感測器的操作如下》首先，打開重置開關 20，讓像素感測器10重置。接著關閉重置開關20，以便開 始聚集從光二極體12流出的光電流。從光二極體12流出的 光電流是在放大器16的輸入節點電容上聚集的，以形成電 壓信號。在適當的時間下，列選擇線上的電壓會上升，起

第8頁 451584 五、發明說明（2) 動該列中每個像素感測器1 〇内的雙選擇開關22 ^這會讓放 大器16驅動行線26 ^該行線26然後接到更多的電路，一般 是會放大並儲存該信號’接著將該信號轉換成數位型式， 以便包含在數位像素串内。 () 圖2為另一種可能的像素感測器設計。該像素感測器設 計提供像素感測器内信號的儲存，用儲存像素感測器3〇表 示’而圏1所示的像素感測器是用非儲存像素感測器來表 示°儲存像素感測器30包括一光二極體32，其陽極連接到 定電壓電位34(圖2中的接地）。光二極體32的陰極可經由 傳送開關38 ’而連接到一儲存電容。儲存電容36且有 第一平板，連接到傳送開關38，且具有第二平板，連^到 定電位C圖2中的接地34)。光二極體32的陰極也可經由重 置開關42，而連接到參考電位Vref 40 ,使得光二極艘32 反向偏壓。放大器44的輸入是接到儲存電容3 6。放大器44 的輸出是連接到列選擇開關4 6，而列選擇開關4 6是連接到 列選擇線48以及行線50。 圖2所示像素感測器的操作如下。首先，打開重置開關 42以及傳送開關38 ’讓像素感測器30重置。接著關閉重置 開關42，以便開始聚集從光二極體32流出的光電流。既然 傳送開關38是打開的’儲存電容36的電容在光電流聚集期 間，會加到光二極體32的電容’進而增加儲存像素感測的 電荷容量以及強度範圍。這也會降低因電容變動所造成的 像素輸出變動’既然由儲存電容36所形成的閘極氧化電 容，比起光二極體32的接面容，較為容易控制。

第9頁 451584 五、發明說明（3) 當光電流聚集完畢後（由曝光控制電路所決定，圖中未 顯示），傳送開關被關閉，隔絕開對應於儲存電容36上所 聚積光電荷的電壓準位。因此簡單的說，光二極趙32本身 是藉再次打開重置開關42 ’而被重置到參考電壓4〇 ^這種 動作可以避免光一極艘32在讀取期間還繼續聚集光電流， 並避免掉可能流出過多電荷到基體上，而影響到儲存單元 信號的聚集。

在重置開關42打開後，開始進行讀取操作。在適當時間 下’列選擇線上的電壓會上升，起動該列上每個像素感測 器30内的列選擇開關46。這會讓電流從放大器44流到行線 50。該行線50被耗合到更多的電路上，這些電路會放大該 信號’然後將信號轉換成數位型式，而包含在數位像素串 内。

圖3是顯示出像素感測器陣列與周邊結構的方塊圖。像 素感測器是在像素威測器陣列70内做組合。每一列像素感 測器的列選擇線連接到列解碼器72上。也可以用傳送選擇 線來構成列解碼器，視像素感測器的結構而定。列解碼器 7 2接收到列選擇脈衝7 4，並起動適當列中像素感測器的列 選擇開關。再一次的，列解碼器視像素感測器的結構決定 會或不會接收傳送閘脈衝76，起動適當列中像素感測器的 傳送開關。也有可能具有只包括單一列的像素感測器。這 種便是熟知的線性感測器。 每列像素感測器的輸出向下傳到行線5 〇，再傳到行取樣 與多工器78電路。這個方塊會放大每條行線並做多工處

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五、發明說明（4) =，快速的-次選出-條行線，產生—串被放大過的信 :皆至數位轉換器8。，使得其輸出是數 位資訊串。打取樣與多工器78方塊也可以暫時儲存該信 ，，例如，減去在相關雙取樣架構甲的雜訊β由計數器82 來控制行取樣與多工器78以及列解碼器72。 此外，^用重置線84連接到每個像素感測器的重置開 關。而且，在使用任何型式像素感測器的設計中，可以加 入相關雙取樣電路，來降低像素感測器所產生的雜訊。

可以利用許多方式來實現相關雙取樣，但是其功能一般 能從以下的實例中獲得了解。囷4是顯示出行雙取漾電路 100的電路圖。每條行線上都可以放置一個這種電路。取 樣操作說明如下。首先，讀取出每個像素感測器的信號準 位’並館存在該行内的取樣電路中。然後再次打開傳送開 關（只對該列），讓取樣電路可以使用該參考準位。比起二 此取樣間隔的時間來說’這種型式的雙取樣能消除掉緩慢 變動像素感測器内的雜訊源。

利用出現在電容104上的第一信號電壓（V1),將開關106 打開。儲存在電容104上的該電壓等於信號電壓vi。然後 將開關106關閉’且電容1〇4上第一平板的電壓會轉成新準 位（V2) ’代表參考電壓。跨越電容1〇4的電壓在此期間是 不會改變的*因為流到放大器1 〇 2或穿過開關1 〇 6的電流是 可忽略不計的。因此電容1〇4上的二個平板都會改變 (V2-V1) ’放大器102輸入端的電壓在循環結束時是 (V2-VI ) ^以這種方式，雜訊，補偏值等都可以從陣列的

第11頁 451584 五、發明說明（5) 輸出中減除掉。熟知該技術領域的人士會了解到，還有其 它習用CDS電路與架構。具0财03主動像素感測器陣列的CDS 電路，在Aki mo to等人的美國專利4942474中有描述。 囷5是顯示囷3行取樣電路與多工器方塊佈局實例的方塊 囷。每條行線120都轉合到行放大器122，該行放大器122 包含CDS能力。行放大器122耦合到多工器124。多工器124 接收由位址信號126所送出的輸入信號，選取出目前要傳 送到輸出的行線》位址信號1 26可以耦合到計數器，或控 制行位址序列的其它電路。然後輸出代表被選取行線丨2〇 上電壓的信號，通常是給類比至數位轉換器。 固定圖案雜訊（FPN)是因元件與影像感測器互連不相配 所引起的輸出像素值變動而產生的可見鬼影。有幾種不同 的固定圖案雜訊，但最普遍的是隨機雜訊以及條紋雜訊。 隨機雜訊包括個別像素的隨機變動^另一方面，條紋雜訊 包括行到行的變動，造成影像中的垂直線條。條紋雜訊的 用詞實際上只是指一維的條紋，因為發生在其它維度的條 紋並不會構成問題。 有許多因素影響到固定圖案雜訊的強度，最中要的因素 是放大器之間補偏值與增益的差異。一般，影像感測器放 大器之間補偏值與增益的差異會造成隨機雜訊，而行放犬 器之間補偏值舆增益的差異會造成條紋雜訊。這解釋出為 何條紋雜訊，比起CM〇s影像感測器（一般都有使用行放大 器）’對電荷耦合元件的影像感測器（沒有使用行放大器） 比較沒有問題。藉使用相關雙取樣，可以大幅降低隨機雜

第12頁 五、發明說明（6) 訊；然而，這種技術對條紋雜訊只有很小的影響，或沒有 影響。 使用相關雙取樣的CMOS影像感測器還會引發另一問題， 因為使用相關雙取樣可能達不到預期的目標。在A. E1 Gamal，B. Fow 1 er，Η. Miη，與Xinqiao Liu 所提出，刊 登在 1998 年一月 Proceed ings of SP IE，Vo 1. 3301，pp. 1 68-177 的Modeling and Estimation of FPN Components • in CMOS Image Sensors文章中，揭示出使用能降低隨機 雜訊的CDS，並不會大幅的降低條纹雜訊，因此造成幾乎 所有的雜訊都是以條紋雜訊出現的影像。圖6與圖7是E1 Gama 1文章中所顯示的灰階影像，有一點CDS破壞的影響。 圖6是顯示出不具CDS之系統所產生的固定圖案雜訊灰階影 像。條故雜訊的變動是4 51611，而隨機雜訊的變動是 71444 50。這顯示隨機雜訊的變動：條紋雜訊的變動= 15.8 〇 圖7是顯示出具有CDS之系統所產生的固定圖案雜訊灰階 影像。圖7包含相骯低的隨機雜訊，而條紋雜訊則相當 多β隨機雜訊一般是比條紋雜訊較不顯眼，而且在遮蔽條 紋雜訊的強度時很有用〇因此，在沒有同時降低條紋雜訊 時，而降低隨機雜訊會造成比所解決掉還更多的問題。條 紋雜訊的變動是80900，而隨機雜訊的變動是4155。這顯 ‘示隨機雜訊的變動：條紋雜訊的變動=〇.〇5。因此，較高 的變動比率便會有較不顯著的條紋雜訊。另外’檢視後發 現，最好是使用因像素内隨機變動所引起的固定圖案雜 «ΗΗ9ΙΙΗΗΗ 第13頁 451 5 84 五、發明說明（7) 紋雜訊所引起的固定围 便正確的遮蔽條紋雜 訊，至少是1〇〇倍或至少10倍於條 案雜訊平均方根（rms)的架構，以 —明的目的在於提供一種能計低CM〇s影像感測器中固 疋圓案條紋雜訊之架構。 本發明的另一目的在於提供一種能做快速像素讀取而不 需行放大器的架構。 本發明的另一目的在於提供一種像素隨機變動所造成的

均方根固定_案雜訊至少是10倍於固定圈案條紋雜訊的架 構。 本發明的另一目的在於提供一種架構，能動態使用像素 感測器的源極隨耦器放大器電晶體，以儲存行線上電荷， 並藉電荷共用方式，讀取行線上信號，以幫助完成其它目 的。 本發明的另一目的在於提供一種架構，能降低共用輸出 線上的有效電容’以加速設定並減輕跨列行線號的模糊效 應0 發明的簡_單 能降低固定圖案條紋雜訊的像素感測器陣列結構，包含 （ 複數個像素感測器’排列成陣列型式；/行線，給陣列中 的每個行’每條行線都耦合到與該行有關的像素感測器； 複數個負載元件，每個負載元件都耦合到其中的一條行 線，並耦合到行重置參考電壓；複數個行選擇開關，每個

第14頁 4 5'5 8 4 五、發明說明（8) 行選擇開關 都 耦合到其中的一條行 線 ;以及一共 用線 ，該 共用線耦合 到 複數個行選擇開關以 及 一緩衝放大 器。 單一增益 的 緩衝放大器可以耦合 到 共用線以及 驅動 遮蔽 器上’用來 降 低共用線的有效電容 〇 行選擇開關 電晶 體被 設計成具有 套 管式的佈局，以降低 加 到共用線上 的有 效電 容。負載元 件 被設計成具有很長的 長 度以及很大 的寬 度 (例如，相對於最小元件尺寸的技術來說是很大的）， 以極 小化偏壓電 流 的變動。另外，負載 元 件可以當作 行重 置開 關用。 利用行重 置 開關，將陣列上所有 行 線放電到行 參考 電 壓’比如接 地 ，便可以讀取出特定 列 上的像素值 ;關 閉行 重置開關並 驅 動列選擇線到高電位 給適當的列 用， 將源 極隨耦器連接 到行線上；等待一段 預 設的時間， 讓行 線充 電；一次選 出 一條行線，連接到共 用 線上，進而 共用 在被 選取行線與 共 用線之間的電荷；以 及 緩衝共用線 上的 電 壓Q可以將 雙 頭栓FIR濾波器耦合到陣列放大器 ，以校正 在使用快速 多 工方法時可能會被模 糊 掉的像素值 。該 陣列 結構可以設 計 成，讓因像素中隨機 變 動而產生固 定圖 索雜 訊’至少是 十 倍於因條紋狀雜訊所 引 起的固定圖 案變 動 值’使得條 紋 狀雜訊較不明顯。 1式的簡單 說 明 圖1是已知技術中不具儲存能力的CMOS像素感測器實例 電路圖。 圖2是已知技術中具有儲存能力的CM〇s像素感測器實例 eh mra 第15頁

五、發明說明（9) 電路圖》 塊^3。是已知技術中影像感測器陣列與周圍架構的實例方 圖4是已知技術甲行雙取樣電路的實例電路圖。 圈5是已知技術中圖3的行取樣電路與多 電路圖。 盗万塊的實例 是顯示出不具CDS之系统所產生的固定圖案雜訊灰階 1琴0 圖7是顯示出具有CDS之系統所產生的固㈣案雜 J金 〇 白 圈8是本發明較佳實施例的電路圖。 圖9是顯示出當作第一階線性分濾波器的電荷共用行 取安排的信號流向囷。 、 ^ 圖10是依據像素輪出模糊效應的雙頭拴FIR濾波器的信 號流向圖。 圖11是具有套管式佈局的行選擇開關的伟局圖。 圖12A是多階驅動遮蔽的頂視佈局圖。 圖12B是圖12A多階驅動遮蔽中割線12B-12B的側視佈局 圖。 較佳實施例的詳細說明 熟知該技術領領域的人士將會了解，以下的本發明說明 是解釋性的，而非限定性的。本發明的其它實施例能建議 給這些熟知該技術領領域的人士 9 圏8是本發明較佳實施例的電路圖。像素感測器15〇是以

五、發明說明（ίο) -- 習用技術的陣列方式排列。圖8顯示出具有三列與三行社 構的陣列’但本發明可以使用任何大小的像素感測器陣= 列。每個像素感測器麵合到行線152以及列選擇線154，如 圖1-2所示。像素感測器150可以是任何的型式，並不限於 圖卜2所示的實施例。在多工器方塊156中，行線152是耦 合到負載元件158上’提供偏壓電流。負栽元件158可以用 很大的面積來實現’以降低偏壓電流的隨機變動。該負載 元件必須具有至少是幾倍於最小元件尺寸技術的長度以及 寬度’比如重置電晶體’而且甚至如果閘極面積至少是 100倍於最小電晶體的閘極面積’還要操作的更好β另 外’負載元件158可以耦合到第一電壓，比如接地，以及 麵合到重置線160 ’讓負載元件158當作行重置開關用。 行線152也可搞合到行選擇開關162 <»該行選擇開關162 可以是任何型式的設計，比如CMOS電晶體。該行選擇開關 由解碼器所起動，並連接到共用線164，使得適當信號從 解碼器上接收時’能起動行選擇開關162，而且讓該行的 信號流向共用線164。共用線164耦合到缓衝放大器166， 以放大該信號。 使用單一緩衝放大器比起使用多個行放大器來說，更能 降低固定圖案條紋雜訊’因為不再有因每個行放大器的補 偏與增益而引起的變動。該設計的優點是，只被像素感測 器所驅動的高電容共用線，其固定時間常數相當慢。通 常’這會很難得到高像素信號速率。然而，如果都工電路 操作快速時，共用線電壓便不會固定到漸近值，而是快速

第17頁 451584 五、發明說明（li) '一- 的固定到由行線與共用線之間電荷共用所決定的電壓，其 時間常數是行選擇開關而非像素感測器放大器所限定。如 果該電路不是在低都工速率下操作，所讀取出的不是相同 的值，但是會與簡單的第一階分時功能有關。 當行選擇開關被關閉時，行線與共用線上的電壓被不同 線上所需的電荷移動所均等化。最後的電壓是該開關被關 閉則一電壓的線性組合，加權值丨_ b是給行線電壓，而加 權值b是給共用線電壓，其中b是共用線電容對共用線電容 與行線電容總合的比率。圖9是第—階遞迴分時濾波器的 信號流向操作’取樣延遲186是對應於共用線上之前行線 信號的記憶體，而乘法器182與188是所討論的加權值。如 果相對於與驅動行線之像素感測器有關的時間常數，快速 的選取出行線時，該濾波器是經最後放大器而讀取出的最 後信號的很好模式。 電荷共用行讀取設計就是分時濾波器，會改變掉像素 值》每個被改變掉電荷共用輸出值x ( n )是理想行信號^^ ( n) 與之前輸出x(n-l)的加權總合，加權值i-b是給埋想行信 號，而加權值b是給之前輪出’其中b是共用線電容對共用 線電容與行線電容總合的比率。 再次參閱圖8，雙頭栓有限脈衝響應（FIR)濾波器172可 以用來校正改變或模糊的像素值。這種濾批器顯示於圖10 中。被改變的像素值輸入192是從陣列放大器上接收，並 傳送到單一延遲194。像素值輸入192也傳送到乘法器 198。單一延遲194的輸出也傳送到乘法器196。乘法器198

O:\58\5888I-PTD 第 18 頁 4-51584 五、發明說明（12) 將x(n)乘上l+a ’其中a是共用線電容除以行線電容。乘法 器196將x(n-l)乘上-a。加法器200加上乘法器196與乘法 器198，達到校正像素值輸出（i + a)x(n)_ax(n_i)，理論上 如果選取正確的係數a，是等於原始的行信號w(n) β 即使是加入雙頭栓FIR濾波器，當使用具有負載單元的 電路時，如偏壓電流源’仍然會有一些小缺點。負載單元 仍然是引起條紋雜訊的原因。在讀取期間，偏壓電流一直 流進所有的行線内，以保持充電行線到正確的電壓，所以 浪費掉很多的功率。當源極隨耦器用的像素感測器放大 器’在選取出行線以及行線電壓改變時，做線性響應，會 加入輕微的非線性到最後的分時濾波器中。 為了解決這些問題’利用線行電荷共用方式，當做獲得 信號的唯一方式，整體系統便可以動態操作。對於每一 列’所有行線都利用負載元件當做行重置開關，而放電到 接地。接著關閉行重置開關，起動列選擇線一段預設的時 間’連接像素感測器的放大器到行線上，其中是對行線電 谷而非電流源負載’做動態充電。行線電壓以對數方式增 加，約打開時60mV每共用對數單位的時間，而非以指數^ 式來接近漸近值。 經過預設時間後’行重置開關被關閉。利用取決於特定 放大器的隨機變動，行線被充電到與像素感測器放大器輸 入仏號有預設關係的電壓值’因為行線電容很相配。然後 一次選取出一條行線，連接到共用線，共用被選取行線與 共用線之間的電荷’進而對跨越該列上的行線信號串列，

0:\58^888l,PTO 4 515 8 4 五、發明說明（13) ' 產生非常線性的分時濾波轉換，沒有與速率或行選擇信號 期間有關的關係。驅動行選擇開關的行解碼器，其設計與 時序必須小心完成，如已知技術，以確保沒有閃波發生， 因為閃波會對不希望選取出來的行線造成不需要的電荷 共用。 另一潛在問題是共用線的有效電容，會太高而使得電荷 共用很嚴重的模糊調跨越列的行信號。參閱圖8，利用與 陣列放大器1 6 6相類似的方式，將單—增益緩衝放大器i 6 8 耦，到共用線164上。然而，單一增益緩衝放大器168的輸 出疋當作驅動遮蔽線170用，圍繞共用線164，降會降低共 用線164的有效電容並降低模糊效應。驅動遮蔽線17〇可以 在共用線164之上，之下或側邊的多階金屬上，以便大幅 的降低有效電容》 降低共用線有效電容的另一特點是，設計出每個行選擇 開關電晶體的閘極，使得能以在輸出端周圍到共用線的套 管方式做佈局。圖Π是顯示出具有套管設計的選擇開關電 晶體的佈局圖。閘極21〇完全圍繞住源極/汲極端212，讓 源極/沒極端212具有比起源極/汲極端214還低的電容，因 此降低速接到源極/汲極端2 1 2的共用線有效電容。 圖12A共用線周邊多階驅動遮蔽的部分佈局圖。圖12B是 圖12A中割線12B-12B所取出的相對應剖面。第2金屬層上 的共用線220經由第2金屬層232，隔絕氧化層的開口，而 麵合到每個行選擇開關的套管式M〇s電晶鱧。驅動遮蔽最 好是包含一些歇周邊部分：底下的第1金屬層部分224，具

O:\58\58881.PTD 第20頁 451584 五、發明說明（14) 有圍繞連接墊232的開口；側面第2金屬層部分226與228 ; 以及底下第3金屬層部分230 (只有在圖12B中顯示）β也顯 示套管式MOS電晶體的閘極222，如同與套管式MOS電晶體 有關的場氧化區236以及薄氧化區234。 最好是以這種方式設計出電路，讓因像素隨機變動的固 定囷案雜訊，是1〇〇倍（1〇倍的均方根）於固定圖案條紋雜 訊的變動，使得影像的隨機變動會遮蔽掉任何的殘留的條 紋圖案β具(：1)3的習用技術系統通常具有比起隨機誤差 大的條紋誤差。 參閱圏8 ’加入連接到每個行線152的電容174，是很有 電容參考固定電壓，比如錢6這會進-步降低 模糊效應，尤其是當像素感測器陣列 影像陣列的已知組合時，這種方式會復種線性 已經顯示出並說明本發明的實 技術領域W人丄Am , 只犯捫兴應用，對於熟知該 下：來說，很明顯的，在不偏離本發明精神 此限定很有可能的此，本發明並不受 此限定而疋由申請專利範圍的精神所限定。又

Claims (1)

1. 45 1 5 84

   六、中請專利範面 像素感測器陣列結構，在半導體基體上，包括： 複數個像素感測器，以陣列方式排列， 談行有：二：：”陣列中的每個行’每個行線耦合到與 該灯有關的像素感測器； 複數個負載元件，每個負載元件 端，該第-端耦合到該行線的其令之一了弟％興第- -端複ί:行ίϊ:關’每個行選擇開關具有第-端與第 一鈿，该第一端耦合到該行線的其中之一；以及 (! -線’該共用線耦合到每個行選擇開關二 端，以及耦合到缓衝放大器。 2. 如申請專利範圍第m像素感測器陣列結構其中 每個該負載元件的該第二端是耦合到第一電位。 3. 如申請專利範圍第2項之像素感測器陣列結構，其中 每個該負載元件都進一步粞合到行重置線，其巾該行重置 線控制當作行重置開關用的每個該複裁元件 4. 如申請專利範圍第丨項之像素感測器陣列結構其中 每個該負載元件提供偏壓電流。 5. 如申請專利範圍第4項之像素感測器陣列社構，其中 每個該負載元件具有1少100倍於最小元件尺寸技術的面 積，以極小化偏壓電流的隨機變動。 6. 如申請專利範圍第1項之像素感測器陣列結構其 每個行選擇開關進一步麵合到行解瑪器。 、 7. 如申請專利範圍第1項之像素感測器陣列結構，進— 步包括·

   4 5 15 8 4 案號 88110153 β年y月？ B 修正 六、申請專利範面 一單一增益緩充放大器，具有輸入與輸出，該輸入是 耦合到該共用線上，而該輸出是連接到驅動遮蔽。 8_如申請專利範圍第7項之像素感測器陣列結構，其中 該驅動遮蔽是在共用線周邊的多層金屬層上，以降低共用 線的電容β 9♦如申請專利範圍第1項之像素感測器陣列結構，其中 該行選擇開關是設計成具有套管式佈局，以極小化加到共 用線上的電容。 I 0.如申清專利範圍第1項之像素感測器陣列結構，進一 步包括： 雙頭栓有限脈衝響應濾波器，耦合到該緩衝放大器 上。 II _如申睛專利範圍第1項之像素感測器陣列結構，其中 每個該像素感測器是非儲存像素感測器。 1 2.如申請專利範圍第11項之像素感測器陣列結構其 中每個該非儲存像素感測器包括： 、 一光一極體，具有耦合到第一電位的第一端以及第 二端： -半導體重置開關’具有第一端與第二端，該第一端 耗合到該光二極趙的第二端，而該第二端連接到將該光二 極體反偏的重置電壓； 大器，具有連接到該光二極體第二端的輸 入端，以及輸出端；以及 -列選擇開關，具有第一主要端與第二主要端，以及

   第2頁 2000.11.08. 023 4 5 15 8 4 -案號881] ηι a pf主〆月f β 修je 六、申請專利範圍 控制端’該控制端耦合到列選擇線’而該列選擇線對應於 有像素感測器的該列，該第一主要端耦合到該半導體放大 器的輸出’而該第二主要端耦合到對應於有像素感測器的 該行的行線。 1 3.如申請專利範圍第1項之像素感測器陣列結構，其中 每個該像素感測器是儲存像素感測器》 1 4·如申請專利範圍第1 3項之像素感測器陣列結構，其 中每個儲存像素感測器包括： 一電容性儲存單元，具有耦合到固定電位的第一端， 以及第二端； 一光二極體，具有耦合到第一電位的第一端，以及第 uli · » 一半導體重置開關，具有第一端以及第二端，該第一 端柄合到該光二極體的第二端’該第二端耗合到會將該光 二極體反偏的重置電位； 一半導體傳送開關，具有第一端以及第二端，該第一 端耦合到該光二極體的第二端，該第二端耦合到該電容性 儲存單元的第二端； 一半導體放大器，具有連接到該電容性儲存單元第二 端的輸入端，以及輸出端；以及 一列選擇開關，具有第一主要端與第二主要端，以及 控制端’該控制端耦合到列選擇線，而該列選择線對應於 有像素感測器的該列，該第一主要端耦合到該半導想放大 器的輸出’而該第二主要端耦合到對應於有像素感測器的

   451584 索號 88110153 修正 六、申請專利範圍 該行的行線。 1 5 如申請專利範圍第3項之像素感測器陣列結構，進一 步包括單一增益緩衝放大器’具有輸入端與輸出端，該輸 入端耦合到該共用線，而輸出端連接到驅動遮蔽，其中每 個該儲存像素感測器包括： 一電容性儲存單元’具有耦合到固定電位的第一端， 以及第二端； 一光二極體，具有耦合到第一電位的第一端，以及第 二端； 一半導體重置開關，具有第一端以及第二端，該第一 端搞合到該光二極體的第二端，該第二端耦合到會將該光 二極體反偏的重置電位； 一半導趙傳送開關’具有第一端以及第二端，該第一 端搞合到該光二極體的第二端，該第二端耦合到該電容性 儲存單元的第二端； 一半導趙放大器’具有連接到該電容性儲存單元第二 端的輸入端，以及輪出端；以及 一列選擇開關’具有第一主要端與第二主要端，以及 控制端’該控制端輕合到列選擇線，而該列選擇線對應於 有像素感測器的該列’該第一主要端耦合到該半導體放大 器的輸出’而該第二主要端耦合到對應於有像素感測器的 該行的行線。 1 6,如申請專利範圍第1 5項之像素感測器陣列結構，其 中該半導體放大器是金氧半電晶體，而其中該半導體放大

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   器的輸出端是該金氧半電晶體的源極端。 17. 如申請專利範圍第丨，項之像素感測器陣列結構，其中 該由像素隨機變動所引起的均方根固定圖案雜訊，至少是 十倍於均方根固定圖案條紋雜訊。 18. 如申請專利範圍第丨項之像素感測器陣列結構，進一 步包括複數個電容，每個電容都耦合到該行線上，而且每 個電谷都進一步搞合到固定電位。 1 9. 一種自一列像素感測器讀取電壓的方法，包括以下 步驟： 利用行重置開關，將所有像素感測器陣列中的行線都 放電到接地； 關閉行重置開關，驅動列選擇線到主動準位給適當的 列用，起動該列中的列選擇開關，該列選擇開關連接該列 中每個像素感測器的源極隨耗器到行線上； 等待一段預設時間’讓行線充電，並驅動列選擇線回 到非主動準位； 一次選取一條行線’連接到共用線上，進而共用該被 選取行線與該共用線之間的電荷；以及 緩衝該共用線上的電壓。 20·如申請專利範圍第19項之方法，進一步包括校正該 電壓可能發生的模糊效應的步驟。 21·如申請專利範圍第19項之方法，進一步包括以下步 驟： 利用單一增益緩衝放大器，緩衝該共用線上的電壓；

   〇：\58\58881.ptc 第5頁 2_. 11.08.026 4 5 15 84 案號 88ΠΠ153 0 年// 月 曰 修正 六、申請專利範圍 以及 使用該單一增益缓衝放大器的輸出，來駆動該共用線 周邊的遮蔽，以降低該共.用線的有效電容。 22.如申請專利範圍第21項之方法，其中該遮蔽是安置 在該共用線周邊的多層金屬層上。 2 3.如申請專利範圍第19項之方法進一步包括一步 驟、f持由像素隨機變動所引起的均方根固定囷案雜訊， 至少是十倍於均方根固定圖案條紋雜訊》 2^.如申請專利範圍第19項之方法其中該行讀取是在 &行線的固定時間常數還小的行切換期間内操作的。 2000.11.08. 027