TW448620B

TW448620B - Level adjusting circuit and the data output circuit thereof

Info

Publication number: TW448620B
Application number: TW089104566A
Authority: TW
Inventors: Shizuo Cho
Original assignee: Oki Electric Ind Co Ltd; Oki Microdesign Co Ltd
Priority date: 1999-11-18
Filing date: 2000-03-14
Publication date: 2001-08-01
Also published as: EP1102402A1; JP2001144603A; US6459322B1; US6593795B2; US20020149392A1; KR20010049227A

Description

經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（f) 本發明是有關於一種半導體積體電路，且特別是有關於一種含有經由內部電源電壓（v D D)操作之一電路之位準調整電路及其之資料輸出電路。用以將邏輯振幅從內部電源電壓（VDD)位準轉換成外部電源電壓（VCC)位準之位準調整電路包括兩個NMOS電晶體與兩個PMOS電晶體，其連接至VCC與接地電源電壓。每一 PMOS電晶體之源極連接至VCC。此外，其閘極與汲極以交錯耦合(cross-coupling)的方式相互連接，且分別連接至輸出節點。這種型式之傳統位準調整電路的輸出位準，係由PMOS電晶體與NMOS電晶體之ON電阻比率來決定。然而，依照此傳統的電路，會有一些問題存在，亦即，介於資料之邏輯位準與輸出控制信號改變間之時間的時間間隔太長，以及介於輸出之邏輯位準與位準調整電路改變間之時間的時間間隔太長，因此必須要改善速度。本發明的目的提出一種位準調整電路，可縮短介於資料之邏輯位準與輸出控制信號改變間之時間的時間間隔及介於位準調整電路之輸出之邏輯位準改變間之時間的時間間隔。本發明之位準調整電路’包括一MOS電晶體，用以上拉輸出節點，一第一反相器，用以輸入輸出資料信號與輸出用以控制MOS電晶體之閘極之閘極控制信號，以及一第二反相器，與MOS電晶體串聯於第一與第二電源間，用以輸入依據輸出資料信號獲得之第一節點，以及輸出輸出節點13本發明之資料輸出電路，包括一第一反相器，連接 4 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐〉 (請先閱讀背面之注意事項再填寫本頁) I -111----訂-------1 ΐ 經濟部智慧財產局員工消費合作杜印製 6044^if.d〇c；002 pj _Β7_ 五、發明說明（2 ) 第一與第二電源，用以輸入輸出資料信號及輸出第一節點，以及一位準調整電路，連接第二電源與第三電源，其之電位高於第一電源，用以輸出第二節點，其中位準調整電路具有一第一 MOS電晶體，用以上拉第二節點，一第二反相器，與第一 MOS電晶體串聯於第二與第三電源間，以及一第三反相器，用以輸入輸出資料信號，以及輸出用以控制第一 MOS電晶體之閘極之閘極控制信號。爲讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：圖式之簡單說明：第1圖繪示的是本發明第一與第二較佳實施例的電路圖；第2圖繪示的是本發明之位準調整電路之等效電路的電路圖；第3圖繪示的是本發明第三較佳實施例的電路圖；以及第4圖繪示的是本發明第四較佳實施例的電路圖。圖式之標號說明：

1、37、73 : NAND 2 : NAND 1之輸入端 3〜7、13〜17 ' 23 ' 26、27 ' 31、33、36 : PMOS 電晶體 8〜10、18〜20、24、25、28、32、34、35 : NMOS 電 5 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I----f I I --------訂·-----— —4^5.* (請先閱讀背面之注意事項再填寫本頁) A7

44Bb2U 0044pit.doc/002 五、發明說明（/ ) 晶體 11 ' 12 ' 21、22、29、30、72、74 :輸出節點 38、71、102、103、104、105、106、1〇7 :反相器 100 ' 101 :位準調整電路實施例 (第一較佳實施例）第1圖繪示的是本發明第一與第二較佳實施例的電路圖。位準調整電路100包括PMOS電晶體3至7與NMOS 電晶體8至10。PMOS電晶體3之源極、閘極與汲極分別連接VCC、輸出節點12及PMOS電晶體5與6之共源極。 PMOS電晶體5與6之汲極都連接至輸出節點11，且其之閘極分別連接至輸出資料信號D與輸出控制信號DOE。 PMOS電晶體4之源極、閘極與汲極分別連接VCC、輸出節點11及PMOS電晶體7之源極。PMOS電晶體7之汲極連接至輸出節點12,且其之閘極連接至NAND 1之輸出2，其中NAND 1之輸入端連接輸出資料信號D與輸出控制信號DOE。NAND 1使用VDD與GND做爲電源。 NMOS電晶體8之汲極、閘極與源極分別連接輸出節點1卜輸出控制信號DOE及NMOS電晶體9之汲極。NM0S 電晶體9之閘極連接輸出資料信號D，以及其源極連接 GND。NMOS電晶體10之汲極、閘極與源極分別連接輸出節點12、NAND 1之輸出端2及GND。此處，當介於VCC 位準與VDD位準間之電壓差大於一臨界値時，PMOS電晶體5至7之功能相當於電阻。當PMOS電晶體5至7之閘 6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 ---1訂---------·" 經濟部智慧財產局員工消費合作社印製

File:6044pif A7

File:6044pif A7 經濟部智慧財產局貝工消费合作社印製五、發明說明（f) 極電壓爲VDD位準時，其之電阻値會改變至一極大値。反之，當PMOS電晶體5至7之閘極電壓爲接地位準時’其之電阻値會改變至一極小値。位準調整電路101包括PMOS電晶體13至17與 NMOS電晶體18至20。PMOS電晶體13之源極 '閘極與汲極分別連接VCC、輸出節點22及PMOS電晶體15與之共源極匯流排。PMOS電晶體15與16之汲極相互連接至輸出節點21，且其之閘極分別連接至反相器71之輸出信號 72與輸出控制信號DOE，其中反相器71之輸入端連接輸出資料信號D。PMOS電晶體14之源極、閘極與汲極分別連接VCC、輸出節點21及PM0S電晶體17之源極。PMOS 電晶體Π之汲極連接至輸出節點22,且其之閘極連接反相器71之輸出信號72與NAND 73之輸出端74,其中NAND 73接收反相器71之輸出信號72與輸出控制信號DOE之輸入。 NMOS電晶體18之汲極、閘極與源極分別連接輸出節點21、輸出控制信號DOE及NMOS電晶體19之汲極。 NMOS電晶體19之閘極連接反相器71之輸出信號72，以及其源極連接GND。NMOS電晶體20之汲極、閘極與源極分別連接輸出節點22 ' NAND 73之輸出端74及GND ^此外，PMOS電晶體15至17與PMOS電晶體5至7在相同情況下之功能相當於電阻。類似於傳統技術，NAND與反相器使用VDD與GND做爲電源。輸出之邏輯振幅、輸出信號D以及NAND與反相器之輸出控制信號DOE都是在 VDD位準。本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） ^ --------訂---------. (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 4» 〇 ^ v 6〇44pif.dtic/〇0 2 五、發明說明（欠）第2圖繪示的是第1圖之位準調整電路的等效電路圖。以位準調整電路100做爲範例，在兩圖中之相同參考標號代表相同元件。位準調整電路100包括一 NAND 37，用以接收輸出資料信號D與輸出控制信號DOE之輸入。輸出節點11被輸出使用VCC與GND做爲電源，反相器38 用以輸入輸出節點2及輸出輸出節點12。PMOS電晶體3 是一上拉電晶體，用以上拉輸出節點〗2，以及其閘極受到輸出節點11之控制。NAND 1使用VDD與GND做爲電源。本較佳實施例中之位準調整電路的功能，係以位準調整電路100做爲範例來說明。當輸出控制信號DOE是位準 L時，若NAND 1之輸出節點2改變爲位準Η而不管輸出資料信號D，NMOS電晶體10會改變成ON狀態。在此同時’若PMOS電晶體7之電阻値改變爲極大値，輸出節點 Π會被快速地下拉，以及PMOS電晶體3會改變成ON狀態。另一方面，NMOS電晶體8會改變成OFF狀態。若PMOS 電晶體6之電阻値改變爲極大値，輸出節點Η會與傳統範例一樣大約在相同時間中被增加至位準Η，以及PMOS電晶體6會改變成OFF狀態。在此，將以輸出控制信號DOE改變爲位準Η以及輸出資料信號D從位準L改變成位準Η爲範例來說明。當輸出資料信號D從位準L改變成位準Η時，NAND 1之輸出節點2會從位準Η改變成位準L。在此同時，PMOS電晶體 7之電阻値會從極大値改變爲極小値，以及NMOS電晶體 10會從ON狀態改變成OFF狀態。另一方面，PMOS電晶 8 本紙張尺度適用中國國家標準<CNS)A4規格（210x297公釐） f I I ---I--- -------—訂----I---" (請先閱讀背面之注意事項再填寫本頁) 4 4b 〇匕 u A7 6 () 4 4 p i 1Ά L ’11 〇 2 五、發明說明（（） (請先閱讀背面之注意事項再填寫本頁) 體5之電阻値會從極小値改變爲極大値，以及NMOS電晶體9會從OFF狀態改變成ON狀態。因此，輸出節點11會被快速地從位準Η下拉至位準L，若PMOS電晶體4改變成ON狀態，輸出節點12會被快速地從位準L上拉至位準 Η。經濟部智慧財產局員工消費合作社印製在此，將以輸出控制信號DOE改變爲位準Η以及輸出資料信號D從位準Η改變成位準L爲範例來說明。當輸出資料信號D從位準Η改變成位準L時，NAND I之輸出節點2會從位準L改變成位準Η。在此同時，PMOS電晶體 7之電阻値會從極小値改變爲極大値，以及NMOS電晶體 10會從OFF狀態改變成ON狀態。若輸出資料信號D維持在位準Η，PMOS電晶體4保持在ON狀態。若PMOS電晶體7相當於電阻，輸出節點12會被快速地從位準Η下拉至位準L，以及Ρ Μ 0 S電晶體3會改變爲Ο Ν狀態。另一方面， PMOS電晶體5之電阻値會從極大値改變爲極小値，以及 NMOS電晶體9會從ON狀態改變成OFF狀態。因此，輸出節點Π會被快速地從位準L增加至位準Η，以及PMOS 電晶體4會改變成OFF狀態。位準調整電路1〇1之功能說明將省略不提，但其之功能可參照位準調整電路1〇〇而獲得瞭解。如上所述，第一較佳實施例之位準調整電路提供MOS 電晶體，其之電阻値對應於供應至閘極之電位位準而變化，用以增加輸出節點。閘極係介於輸出節點與MOS電晶體之汲極間。相較於傳統的方法’用以改變位準調整電路 9 本紙張尺度適用中國國家標準（CNS)A4規格<210 ^97公釐） 6 0 4 4 p i f. d 〇 c / 0 0 2 B7 五、發明說明（1 ) 之輸出之邏輯位準的所需時間可因而降低。此外’由於從輸出資料信號D至位準調整電路之輸出的切換動作的數量縮減，故可降低輸出改變的邏輯位準之所需時間。本較佳實施例之位準調整電路之切換動作的數量比傳統電路少約兩倍。 (第二較佳實施例）本較佳實施例係有關於資料輸出電路，包括位準調整電路100與101。反相器102使用VCC與GND做爲電源，並且也包括一PMOS電晶體23與NMOS電晶體24與25。 PMOS電晶體23與NMOS電晶體24之閘極都連接至位準調整電路100之輸出節點12。NMOS電晶體25之閘極連接位準調整電路101之輸出節點21，其具有相對於輸出節點 12之一相反極性。反相器1〇2之輸出節點29連接PMOS 電晶體31之閘極，其爲用以輸出端do之上拉電晶體。反相器103使用VCC與GND做爲電源，並且也包括 PMOS電晶體26與27與一· NMOS電晶體28。PMOS電晶體27與NMOS電晶體28之閘極都連接至位準調整電路101 之輸出節點21。PMOS電晶體26之閘極連接位準調整電路 100之輸出節點12，其具有相對於輸出節點21之一相反極性。反相器103之輸出節點30連接NMOS電晶體32之閘極，其爲用以輸出端DO之下拉電晶體。資料輸出電路之功能，將使用反相器丨02與103之輸出節點29與30同時從位準L改變成位準Η之事件來說明。當位準調整電路100之輸出節點12是位準L時，PMOS電本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裂--------訂---------#^ 經濟部智慧財產局員工消費合作社印製 CO 44p i Γ. tloc/002 A7 CO 44p i Γ. tloc/002 A7 經濟部智慧財產局員工消費合作社印製 B7 五、發明說明（κ) 晶體23改變成ON狀態以及NMOS電晶體24改變成OFF 狀態。因此，當完全不管NMOS電晶體25之ON或OFF 狀態時，輸出節點29改變成位準Η以及PMOS電晶體31 改變成OFF狀態◊此外’當反相器1〇3之輸出節點21是位準L時，PMOS電晶體26與27改變成ON狀態以及NMOS 電晶體28改變成OFF狀態。因此，反相器103之輸出節點 3 0改變成位準Η，以及NM〇 S電晶體3 2改變成ON狀態。在此同時，輸出端D◦是在位準L。當位準調整電路101之輸出節點21在相對於位準調整電路100之輸出節點之一延遲時間t從位準L改變成位準Η時’ PMOS電晶體23與26起初改變成狀態以及 NMOS電晶體24改變成ON狀態。隨後，pm〇S電晶體27 在延遲時間t改變成OFF狀態，以及NMOS電晶體25與 28改變成ON狀態。因此，若輸出節點12與21從位準Η 改變成位準L，則PMOS電晶體31從〇FF狀態改變成〇Ν 狀態’以及NMOS電晶體U從ON狀態改變成〇FF狀態。反相益102之輸出節點29會透過串接之nm〇S電晶體24 與25之ON電阻被放電。因此，輸出節點29之邏輯位準的改變時間比反相器103之輸出節點3〇之邏輯位準的改變時間還要延緩。換言之，當PMOS電晶體31是在〇N狀態時且在NMOS電晶體32改變成OFF狀態之後，輸出端D〇會從位準L改變成位準Η。輸出節點29與30同時從位準Η改變成位準l之功能描述將省略不提，其可從上述實施例中來充分了解。在此本紙張尺度適用中國國家標牟（CNS)A4規格（210 X 297公爱） ------ I I I I _ ·—------訂· I — I----—^、 (請先間讀背面之注意事項再填寫本頁) A7 B7 448620 6044pif.d〇c/002 五、發明說明（q) 情況下，反相器103之輸出節點3〇會透過串接之pM〇s電晶體26與27之ON電阻被充電。因此，輸出節點3〇之邏輯位準的所需改變時間比反相器1 〇2之輸出節點29之邏輯位準改變時間還要延緩。換言之，當NMOS電晶體32改變成ON狀態時且在PMOS電晶體3 1改變成off狀態之後，輸出端DO會從位準Η改變成位準L。如上所述，依照第二較佳實施例，上拉電晶體（PMOS 電晶體31)與下拉電晶體(NMOS電晶體32)同時改變成ON 狀態，可避免從VCC流至GND之超額電流。 (第三較佳實施例）第3圖繪示的是本發明第三較佳實施例的電路圖。第三較佳實施例是一變更的實施例，其變更第二較佳實施例之反相器102與103。在下述中，將首先說明變更的部分。反相器104包括PMOS電晶體33與NMOS電晶體34，兩者並聯於NMOS電晶體24之汲極與輸出節點29間。PMOS 電晶體33與NMOS電晶體34之閘極分別連接至GND與輸出端DO。反相器105包括NMOS電晶體35與PMOS電晶體36，兩者並聯於PMOS電晶體27之汲極與輸出節點3〇間。NMOS電晶體35與PMOS電晶體36之閘極分別連接至VCC與輸出端DO。爲了說明資料輸出電路如何運作’在此將以當輸出端 DO與位準調整電路】01之輸出節點21在位準L時，輸出節點12從位準L改變成位準Η爲範例來說明。當位準調整電路100之輸出節點12是在位準L時，PMOS電晶體23 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) •裝·-------訂---------# 經濟部智慧財產局員工消費合作社印製 44« υ 6044pit.cJ〇c/〇〇2 pj ___B7__ 五、發明說明（β) 是在ON狀態且NMOS電晶體24是在OFF狀態，輸出節點 29與反相器104之PMOS電晶體31分別是在位準Η與OFF 狀態。當位準調整電路100之輸出節點12改變成位準Η 時，PMOS電晶體23改變成OFF狀態且NMOS電晶體24 改變成ON狀態。若PMOS電晶體33與NMOS電晶體25 改變成ON狀態且NMOS電晶體34改變成OFF狀態，輸出節點29會透過PMOS電晶體33及NMOS電晶體24與25 被下拉。若是較低的電位位準與較高的PMOS電晶體33之 ◦N電阻値，如此改變邏輯位準之所需時間較長。當電位位準到達PMOS電晶體33之臨界値時，電子放電停止。若 PMOS電晶體31改變成ON狀態以及輸出端DO從位準L 改變成位準H，如同輸出節點29之電位位準減少，則NMOS 電晶體34改變成ON狀態以及輸出節點29會降低至位準 L。此外，在此範例中，當輸出端D◦與位準調整電路100 之輸出節點12都是在位準L時，輸出節點12會從位準L 改變成位準Η。當位準調整電路1〇〇之輸出節點12是在位準Η時’若PMOS電晶體27是在OFF狀態且NMOS電晶體28是在ON狀態，則反相器1〇5之輸出節點30是在位準 L且NMOS電晶體32是在OFF狀態。當位準調整電路101 之輸出節點21改變成位準L時，PMOS電晶體27改變成 ON狀態且NMOS電晶體28改變成OFF狀態。若PMOS電晶體26與NMOS電晶體35都是在ON狀態且PMOS電晶體36是在OFF狀態，則輸出節點3〇會透過PMOS電晶體本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公愛） (請先閲讀背面之*!意事項再填寫本頁) 裝--------訂---------.- 經濟部智慧財產局員工消費合作杜印製 α αο 〇 ^ υ

6 0 4 4 p i f. d ϋ / 0 0 2 JSJ Β7 五、發明說明（u) 26與27及NMOS電晶體35被上拉。若NMOS電晶體35 之ON電阻値增加，如同電位位準增加，則改變邏輯位準之所需時間較長。當電位位準到達NMOS電晶體35之臨界値時，電子放電停止。若NMOS電晶體32改變成ON狀態以及輸出端DO從位準Η降至位準L，如同電位位準增加’ 則PMOS電晶體36改變成ON狀態以及輸出節點30會被上拉至位準Η。如上所述，依照第三實施例，當輸出端DO從位準L 改變成位準Η時，若改變反相器104之輸出節點29之邏輯位準(在此同時，從位準Η改變成位準L)的所需時間較長，則經由PMOS電晶體31供應之電流的變化率快速。可避免元件之故障，以及依據寄生在封裝之導線架上的感應係數要件或連接輸出端DO、VCC與外部端點之焊線所造成的電源雜訊。當輸出端DO從位準Η改變成位準L時，同樣可獲得相同的結果。 (第四較佳實施例）第4圖繪示的是本發明第四較佳實施例的電路圖。第四較佳實施例是一實施例，其變更第三較佳實施例之反相器106與107。在下述中，將首先說明變更的部分。反相器 106之PMOS電晶體33之源極連接至其基底。反相器1〇7 之NMOS電晶體35之源極也連接至其基底。根據PMOS 電晶體33與NMOS電晶體35兩電晶體之基底偏壓效應，將可抑制臨界値的增加。這種型式的元件，適用於使用低電源電壓操作之資料輸出電路的案件中。爲了提供實際範 14 (請先閲讀背面之注意事項再填寫本頁) ·11111--訂--产經濟部智慧財產局具工消費合作社印製本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） Α7 B7 α 4« b ^ u 6 0 4 4 p i Γ. d 〇 l* / Ο ϋ 2 五、發明說明（P) 例，電源電壓將兩倍到四钤Μ M p

mi口;L」U1口於pM〇s電晶體33與nM〇S 電晶體35之臨界値。如上所述依照第四實施例，若依據電晶體Μ 與NM〇S電晶體35之基底_效應之臨界値沒有增加，則口J增加介於兩電晶體之聞線E(?, 间極與源極間的電位差。因此，改變輸出端DO之邏輯位準的欠姐 J所需時間可被縮短，甚至Μ料輸出電路之操作是使用低電源電歸。雖然本發明已以較佳貫施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內’當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者爲準。 -I---------^--------訂--------i (請先J5a讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS)A4規格（21〇χ 297公笼）

Claims

6044pif.doc/002 A8 C8 D8 六、申請專利範圍 1. 一種位準調整電路，包括：一MOS電晶體，用以上拉一輸出節點；一第一反相器，用以輸入一輸出資料信號與輸出用以控制該MOS電晶體之一閘極之一閘極控制信號；以及一第二反相器，與該MOS電晶體串聯於第一與第二電源間，用以輸入依據該輸出資料信號獲得之一·第一節點，以及輸出該輸出節點。 2. —種位準調整電路，包括：一MOS電晶體，用以上拉一輸出節點；一邏輯閘，用以經由輸入一輸出資料信號與一資料輸出控制信號，輸出用以控制該MOS電晶體之一閘極之一閘極控制信號；一反相器，與該MOS電晶體串聯於第一與第二電源間，用以輸入依據該輸出資料信號獲得之一第一節點，以及輸出該輸出節點與該資料輸出控制信號。 3. —種資料輸出電路，包括：一第一反相器，連接第一與第二電源，用以輸入一輸出資料信號及輸出一第一節點；以及一位準調整電路，連接該第二電源與一第三電源，其之電位高於該第一電源，用以輸出一第二節點；其中該位準調整電路具有：一第一 MOS電晶體，用以上拉該第二節點；一第二反相器，與該第一MOS電晶體串聯於該第二與第三電源間；以及本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------» ^ --------訂-------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 Λ8 R8 C8 D8 448620 6044pir.docO02 六、申請專利範圍一第三反相器’用以輸入該輸出資料信號，以及輸出用以控制該第一MOS電晶體之一閘極之一閘極控制信號。 4·如申請專利範圍第3項所述之資料輸出電路，更包括一輸出驅動器，該輸出驅動器包括一第四反相器，用以輸入薛第二節點，以及一第：M〇s電晶體，與該第四反相器串聯於該第二與第三電源間，且係由一第三節點所控制，其之極性相反於該第二節點。 5_如申請專利範圍第3項所述之資料輸出電路，更包括：第三與第四MOS電晶體，用以輸入該第二節點；一電阻，連接該第三與第四MOS電晶體；以及一第五MOS電晶體’與該第三與第四]^03電晶體及該電阻串聯，且係由一第三節點所控制，其之極性相反於該第二節點。 6. 如申請專利範圍第5項所述之資料輸出電路，其中該電阻是連接該第三與第四MOS電晶體之任一平行第六與第七MOS電晶體。 7. 如申請專利範圍第6項所述之資料輸出電路，其中該第六MOS電晶體之源極連接至其基底。 8. —種資料輸出電路，包括·· 一第一邏輯閘’連接第一與第二電源，用以輸入一輸出資料信號與一資料輸出控制信號，以及輸出一第一節點；以及一位準調整電路，連接該第二電源與一第三電源，其本紙張尺度適用中國國家標準（CNS)A.l規烙（210 * 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝.--I 訂--------'4. 經濟部智慧財產局員工消費合作社印製 ^U44pif.(i〇c/〇Q2 A8 B8 C8 D8 六、申請專利範圍之電位高於該第一電源，用以輸出一第二節點：其中該位準調整電路包括： —第一MOS電晶體，用以上拉該第二節點；一第一反相器，與該第一MOS電晶體連接於該第二與第三電源間；以及一第二邏輯閘，用以輸入該輸出資料信號與該資料輸出控制信號，以及輸出用以控制該第一 MOS電晶體之一閘極之一閘極控制信號。 9. 如申請專利範圍第8項所述之資料輸出電路，更包括一輸出驅動器，該輸出驅動器包括一第二反相器，用以輸入該第二節點，以及一第二MOS電晶體，與該第二反相器串聯於該第二與第三電源間，且係由一第三節點所控制，其之極性相反於該第二節點。 10. 如申請專利範圍第8項所述之資料輸出電路，更包括：第三與第四MOS電晶體，用以輸入該第二節點；一電阻，連接該第三與第四MOS電晶體；以及一第五MOS電晶體，與該第三與第四MOS電晶體及該電阻串聯，且係由一第三節點所控制，其之極性相反於該第二節點。 11. 如申請專利範圍第10項所述之資料輸出電路，其中該電阻是連接該第三與第四MOS電晶體之任一平行第六與第七MOS電晶體。 12. 如申請專利範圍第11項所述之資料輸出電路，其中 (請先閱讀背面之注意事項再填寫本頁) 裝---- 訂-------i 經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準規格（210 X 297公釐）經濟部智慧財產局員工消費合作社印製 6044pit'.<!oc/002 六、申請專利範圍該第六MOS電晶體之源極連接至其基底。 13.—種資料輸出電路，包括：一第一邏輯閛，連接第一與第二電源，用以輸入一輸出資料信號與一資料輸出控制信號，以及輸出一第一節點；一第二邏輯閘，連接該第一與第二電源，用以輸入該輸出資料信號之一反相信號與該資料輸出控制信號，以及輸出一第二節點；一第一位準調整電路，連接該第二電源與一第三電源，其之電位高於該第一電源，用以輸出對應該第一節點之一第三節點；以及一第二位準調整電路，連接該第二電源與該第三電源，其之電位高於該第一電源，用以輸出對應該輸出資料信號之一反相信號與該資料輸出控制信號之一第四節點；其中該第一位準調整電路包括：一第一MOS電晶體，用以上拉該第三節點；一第一反相器，與該第一MOS電晶體串聯於該第二與第三電源間；以及一第三邏輯閘，用以輸入該輸出資料信號與該資料輸出控制信號，以及輸出用以控制該第一 MOS電晶體之一閘極之一第一閘極控制信號；以及，該第二位準調整電路包括：一第二MOS電晶體，用以上拉該第四節點；一第四邏輯閘，與該第二MOS電晶體串聯於該第二與 19 本紙張尺度適用中國國家標準（CNS)Al規格（210 x 297公釐） (請先閱讀背面之注意事項再填寫本頁) I n n n ϋ ί ϋ I^OJI rn n ϋ n I _ 六、申請專利範圍第三電源間；以及一第二反相器，用以輸入該第二節點，以及輸出用以控制該第二MOS電晶體之該閘極之一第二閘極控制信號。 (請先閱讀背面之注音？事項再填寫本頁) I I ---I 訂-------rA 經濟部智慧財產局員工消費合作社印製本紙張又度適用中國國家標準（CNS)A4規格（210 x 297公釐） 20