TW313702B - - Google Patents

Description

經濟部中夬棣準局員工消費合作社印製 313702 A7 A7 B7 五、發明説明（1 ) 發明領域 本發明係有關於反相器設計，尤其是CM0S反相器的設 計。 發明背景 圖1示一p通道通路閘η，其將一完全軌對軌輸入13連 接至一CMOS反相器15的輸入。雖然在13處的輸入電壓可從 Vdd至接地處而完全軌對軌擺動（swing)，但P通道通路閘11 不可能將此完全軌對軌電壓送至反相器15的輸入。尤其是 ，通路閘11的输出僅自Vdd擺動至一高於地之P通道電晶體11 之P通道臨界電壓Μ的電壓。因此，如圖1所示，通路閘11 的輸出只從Vdd向接地電壓加Vt擺動。接地電壓加Vt電壓不 會使反相器15的η通道電晶體完全關掉，因此導致DC(或靜 態）電流流過反相器15的η通道電晶體，如圖1所示。圖1示 具不同電晶體的閘%，文中所有的電晶體爲了說明上的方 便，均假設閘寬爲0.6微米。 上述DC電流的缺點爲在反相器15中產生不欲之靜態功 率耗損。 因此有必要提供能克服圖1之問題的CMOS反相器設計。 本發明的目的係提供一CMOS反相器設計，其可回應— 輸入電壓，此輸入電壓可如圖1所示擺動，輸出一完全的軌 對軌電壓，而没有靜態電流漏損。

本紙張尺度逋用中國國家標準（CNS ) A4規格（2i〇x297公釐）97-9TI .706A-M

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V 313702 A7 B7 五、發明説明（2 ) 圖式之簡單說明 _ 圖1示流過反相器之靜態電流’該反相器的輸入爲 一 P通道通路閘所驅動' 圖2示本發明的反相器設計，其可避免圖1中的靜態 電流問題。 圖3示在圖2之反相器輸出處所使用的反相器。 詳細說明 圖2示本發明中的反相器31。圖2示電晶體的典型閘 寬。在圖2之例中，反相器31從一記憶體架構的行選擇 通路阐33中接收其輸入。記憶體架構包含5己億體晶胞35 及對應的通路閘37。通路閘37及33的組合提供反相器31 的輸入，其輸入電壓並没有完全達成軌對軌擺動，如圖 1中所示者。反相器31取出P通道通路閘33的輸出，且輸 出一反相的軌對軌信號。 反相器31使用一電流鏡，此電流鏡包含電晶體M3及 M6，且此電流鏡連接於接地及η通道電晶體M5的源極之 間。電流鏡的輸出經一'η通道電晶體M2親合至反相器31 的輸入。因此，當任何漏電流流過電晶體Μ5時，同一（ 或放大）電流在反相器31的輸入形成鏡像，而將反相器 輸入拉向接地處。 -4 — 本紙張尺度適用中國國家榡準（CNS ) Α4规格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) i > 訂 經濟部中央標準局負工消費合作杜印製 A7 B7 五、發明説明（3) r 當反相器31的輸入節點驅動至低準位時，即至高於地 之P通道Vt，反相器輸出至高準位，打開電晶體M2，因此允 許電流流過電晶體M6而經由電晶體M3形成鏡像，將反相器 輸入拉向低準位，直到消除所有流過電晶體M5，M6的電流 為止。 當反相器的輸入開始拉向高準位時，輸出開始向低準 位，因此關掉M2。此增加在M2處通道電阻，而使得反相器 的輸入拉至較高準位，而由電晶體3了，33組合之微弱P通道 電晶體可將反相器31的輸入節點上拉，一旦輸入節點上拉 至Μ寺，反相器輸出接地，而關掉電晶體M2，因此將輸入 路徑移至接地。反相器31的輸出當變為低準位時，很快地 從接地（基本上小於Ρ通道Vt之量）掉至一η通道Vt，且最後 全部拉向接地點。 因此圖2之31處反相器的設計可克服上述圖1中所遭遇 到的問題。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填窝本頁) 圖3示在41處之反相器設計.，其使用在圖2之反相器31 的輸出處·。可將兩η通道電晶體串聯而完成反相器41的下拉 功能，且由於體效應，而增加下拉功能的有效臨界電壓 Vt。當反相器41下拉功能的Vt超過電晶體Μ6(圖2)的Vt愈 多，則反相器41之下拉功能關掉^]速度愈快，因此可經由 反相器41有效地減低A C電流（動態切換電流）量。 雖然已應用具體的實施例說明本發明，但是此說明並 非用於限制本發明的觀點，本發明可應用多種實施例加以 實現。 一 5 ~ 本紙張尺度逋用中國國家標準（CNS ) A4規格（21〇X297公釐）

Claims (1)

1. ABCD 、申請專利範圍 專利申請案第85111649號 EOC Patent Appln. No.85111649 修正之申請專利範圍中文本-附件三 Amended Claims in Chinese - Enc1.1 ~~(民國86年5月彳0日送呈)^ (Subaitted on May -^-o , 1997) *„1. 一種CMOS反相器架構，包含·· 一輸入； 一'輸出；以及 一耦合至該輸入及該輸出的電流鏡。 2. 如申請專利範圍第1項之架構，包含一連接於該 輸入及該電流鏡之間的η通道電晶體。 3. 如申請専利範圍第2項之架構，其中該η通道電晶 體具有一連接至該輸出的閘極。 4. 如申請專利範圍第1項之架構，包含一連接於該 输出及該電流鏡之間的η通道電晶體。 5. 如申請專利範圍第4項之架構，其中該η通道電晶 體具有一連接至該輸入的閘極。 6. 如申請專利範圍第1項之架構，包含一連接於該 輸入及該電流鏡間的第一η通道電晶體，及連接於該輸 出及該電流鏡間的第二η通道電晶體。 經濟部中央標準局員工消費合作社印裂 (請先閲讀背面之注意事項再填窝本頁) 7. 如申請專利範圍第6項之架構，其中該第一η通道 電晶體具有一連接至該輸出的閘極，且該第二η通道電 晶體具有一連接至該輸入的閘極。 .8.如申請專利範圍第1項之架構，其中該電流鏡包 含一耦合至該输出的η通道電晶體。 -6 一 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 申請專利範圍

   ABCD 如申請專利範圍第8項之架構，其中該τι通道電晶 體具有一閘極及一汲極，兩者相連接，且耦合至該輸出

   經濟部中央標率局買工消費合作社印裂 如申請專利範圍第1項之架構，其中該電流鏡包 含一耦合至該輸入的η通道電晶體。 申請専利範圍第1項之架構，其中該電流鏡包 含一耦合至該輸出之第一η通道電晶體，及一耦合至該 輸入的第二η通道電晶體。 砂<卩申請專利範圍第Π項之架構，其中該第一及 第二電晶體具有互相連接之閘極。 如申請専利範圍第12項之架構，其中第一及第 二η通道電晶體具有互相連接之源極。 如申請専利範圍第13項之架構，其中該第一η通 道電晶體具有與其閘極連接並耦合至該輸出之汲極。 Μ/如申請專利範圍第12項之架構，其中該第一η通 道電晶體具有與其閫極連接並耦合至該輸出之汲極。 申請專利範圍第11項之架構，其中該第一η通 道電晶體具有與其閘極連接並耦合至該輸出之汲極。 / 'i/如申請專利範圍第11項之架構，包含一連接於 該輸出及該第一η通道電晶體間的第三η通道電晶體，及 一連接於輸入及該第二η通道電晶體間的第四η通道電晶 體。' / —種CMOS電路，包含： 一包含一輸入，一輸出及一耦合至該輸入及該輸出 .广$ V (請先閲讀背面之注意事項再填寫本頁) :r ml UK—— fm- Μ κ--訂 ^_____ ν' 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） 313702 A8 B8 C8 D8 六、申請專利範圍 的電流鏡之反相器電路，以及 一連接至該輸入的P通道電晶體。 19. 如申請專利範圍第18項之電路，其中該反相器 電路包含一連接於該輸入及該電流鏡間的第一 η通道電 晶體，及一連接於該輸出及該電流鏡之間的第二η通道 電晶體。 20. 如申請專利範圍第19項之電路，其中該第一η通 道電晶體具有一連接至該輸出的閘極，且該第二η通道 電晶體具有連接至該輸入的閘極。 (請先閲讀背面之注意事項再填寫本頁) ^-- 訂 經濟部中央標準局員工消費合作社印製 -¾.. -mu m ml ln« ami — ml vm mu 8 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐）