TW447194B

TW447194B - Viterbi decoding device and method

Info

Publication number: TW447194B
Application number: TW089106930A
Authority: TW
Inventors: Takehiro Kamada
Original assignee: Matsushita Electric Ind Co Ltd
Priority date: 1999-04-12
Filing date: 2000-04-11
Publication date: 2001-07-21
Also published as: WO2000062427A1; EP1318608A1; EP1096691A1; JP3357351B2; US6647530B1; EP1096691A4; KR20010052786A; KR100708025B1

Description

五、發明說明（1) 【發明所屬技術領域】本發明係有關於將迴旋碼解碼有關於降低在路徑記憶裝置之粍電之維特比解碼力之技術。尤其係【習知技術】維特比解碼用高，用於在易發生方式之解碼器。近年來.，伴隨規模小、低耗電力參照曰本專利公報又，自習知提化之技術。圖1 6係將路徑記憶體低耗平8-46524號公開） 1/2、限制長度（具 K = 3之情況。於迴旋碼之最佳解碼。因錯傳送錯誤之衛星诵邙古ι "丁正能力衛星通5fl或衛星廣播等傳送 ”！：之高速化及密集化，提議電路二可局速動作之維特比解碼裝置（例如第2996615號公報）。議在維特比解碼將路徑記憶體低耗電習知之維特比解碼裝置之一例，係表示電力化之構造圖（在日本專利公報特開、。在圖16，為了簡化說明，表示編碼率備迴旋編碼器之移位暫存器之個數+ i) 在囷 16 ’ACS(Add Compare Select)電路700 自所輸入之接收碼產生路徑選擇信號。多數決電路7〇1當自Acs電路 700輸出之4位元之路徑選擇信號之中"Γ比較多時輸出，而”〇"比較多時輸出"(Γ。第一變換部7〇2具有產生 ACS電路700之輸出和多數決電路7〇1之輸出之互斥性邏輯和之裝置702a〜702d，多數決電路7〇1之輸出為”丨”時，將自多數決電路701輸出之路徑選擇信號反相。多數決電路

第4頁 447194 五、發明說明（2) 70〗之輸出也儲存於記憶延遲部703。記憶延遲部703令多數決電路7〇1之輪出延遲解碼延遲量’自路徑記憶體704輪出對應之路徑選擇信號時，在相同之時刻輸出多數決電路701之輸出。第二變換部7〇5具有產生路徑記憶體704之輸出和記憶延遲部703之輸出之互斥性邏輯和之裝置7 0 5 a〜7 0 5 d，記憶延遲部7 0 3之輪出為"1 ” 時，將自路徑記憶體704輸出之路徑選擇信號反相。藉此’將原來之路徑選擇信號復原。藉著這樣的動作 > 在路徑記憶體704儲存於之路徑選擇信號變成總是包含較多之邏輯值” 〇"。結果，抑制在路徑記憶體704之信號轉變之頻次，降低耗電力。因此，可得到能以低耗電力動作之維特比解碼裝置。【發明所欲解決之課題】可是’在上述習知之構造，在本來之維特比解續裝之附加電路上，必須具備多數決電路或記憶延遲部、 :1而，在限制長度變大之情况或為了提高錯誤訂、力，電路規模增大，在該大規模之附加電路之粍電大。曰速丄多數決電Ϊ:般因隨著對象位元數之增加而動作慢，上述：習知之構造，不適合用於要求高速動：之維特比解碼裝置。处勒作鑑於上述之問題踩 τ以“〜坏艰在於，在維特比解碼’利用和習知不同之手法降低在記憶路徑選擇信號之路

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五、發明說明（3) 徑記憶裝置之耗電力。【用以解決課題之手段請專利範圍第1項之發明裡選擇信號之路徑記憶裝維特比解碼裝置，對於自 _第一時刻至第二時刻為一時刻之各節點之殘存路之中未通過該殘存路徑之之不通過節點對應之路徑置之信號轉變概率變低，之路徑選擇信號記憶於該為了解決上述之課題，如申講求之解決手段係在具有記慷路置並使用該路徑記憶裝置解碼之 ACS裝置輸出之路徑選擇信號，@ 止部分的回溯追蹤，求到達該第徑，偵測在該第二時刻之各節點不通過節點，將和在該第二時刻選擇信號變換成在該路徑記憶裝將和在該第二時刻之各節點對應路徑記憶裝置。若依據如申請專利範圍第1項之發明，變換成在用以解碼之回溯追蹤時不參照之和不通過節點對應之路徑選擇信號在路徑記憶裝置之信號轉變概率變低。因此，可降低在路徑記憶裝置之信號轉變概率，可降低耗電力。在如申請專利範圍第2項之發明，如申請專利範圍第J 項之維特比解碼裝置將和不通過節點對應之路徑選擇信號變換為係路徑選擇信號之信號值之其中之一之既定之^定值0 若依據如申請專利範圍第2項之發明，將和不通過節點對應之路徑選擇信號變換為係路徑選擇信號之信號值之其中之一之既定之固定值。因而，路徑記憶裝置變成包含

第6頁 44719 4 五、發明說明（4) _ f統計上相當於該既定之固定值之邏輯值較多，邏輯值分布變成不均勻。因此，因在路徑記憶裝置之信率比不變換之情況低，可抑制路徑記憶裝置之耗電力。在如申請專利範圍第3項之發明，如申請專利範。項之維特比解碼裝置將和不通過節點對應之路徑選變換為和在該路徑記憶裝置之寫入該路徑;晻區域已儲存之值相同之值。释L號之记憶

若依據如申請專利範圍第3項之發明，將和不點對應之路徑選擇信號變換為和在該路 P 該路徑選擇信號之記憶區域已儲存之值相同K置因在路徑C憶裝置之信號轉變概率比抑制路徑記憶裝置之耗電力。變換之清况低，可如申請專利範圍第4項之發明講求之解在具有圮憶路徑選擇信號之路徑記憶、又係憶裝置解碼之維特比解碼裝置上’具該路徑記在既定期間記憶自A C S裝置輸出之路徑暫時記^部，部分回溯追㈣，使用在該路徑 ^後輸出； ^至時m + p — i (P為自然數）為止憶之自時该ACS裝置輸出之在時刻t+p之路 j擇h號和自郎點中該殘存路徑未通過之不通偵別在時刻t之各 :自該路徑暫時記憶部輸出之在時刻t，二變換部’輸徑選擇信號之中之和該不通過節將忒在時刻t之路郎點對應之路徑選擇信號變第7頁 447194 五、發明說明（5) 換為係路徑選擇信號之信號值之其值；該路徑記憶裝置記憶自該變換=一之既定之固定徑選擇信號。 '。丨輪出之在時刻t之路又，如申請專利範圍第4項之發具有5己憶路徑選擇信號之路徑記情講求之解決手段係裝置解碼之維特比解碼裝置，具;置並使用該路徑記憶定期間記憶自ACS裝置輸出之路徑選：暫時記憶部’在既回溯追縱部，使用在該路徑:擇〜號:輸出;部分至時刻t+P—1(p為自止^4所§己憶之自時刻七 -裝置輸出之在P時刻t十=二路擇，選：信號和自^ 達在時刻…之各節點之殘存路= =中該殘存路徑未通過之不通過節點；讀出裝置出： :二己憶裝置之寫入在時刻t之路徑選擇信號之區域之記6 接私來自”二自該讀出裝置輸出之記憶内容’ 回溯追縱部之信號後，將該在時刻t之路換為該^憶內办之和該不通過節點對應之路徑選擇信號變儲存^ ^相各所含之寫入該路徑選擇信號之記憶區域所彳值n;該路徑記憶裝置記憶自該變換部輸出之在時刻t之路徑選擇信號。 ,:,在如申請專利範圍第6項之發明，在如申請專利 ::圍J4項或第5項之維特比解碼裝置之部分回溯追蹤部， -g(t, j)=〇^ . ' P ‘· ° (g(t，〇係以g(t +p, k)(k為任意之節點

447194 (6) ’自r=t+p—1開始至r = t為止依次下式之函數，五、發明說明編號）=1 g(r,〇- S{g(r+l,n(i))x f(r,n(i))} 但， n(i):在時刻r之節點j在時刻r +1之轉變目的地之節點 f(r，n(i)):係表示到達在時刻r +1之節點n(i)之殘存路徑在時刻r是否通過節點i之函數，通過時取”丨"，時取零。个通题 Σ {}:對於所有的n(i)之邏輯和 X :邏輯積）如申請專利範圍第6項之發明，係依據運算之性用小規模之電路實現在如中請專利範圍第4項或第5項之分回=蹤部的。即，若依據如申請專利範圍第6項心明’可藉著單純之邏輯積及邏輯和之重複運頁之發節點。因此，利用小規模之運算器邛。思异益可構成部分回溯追蹤在如申請專利範圍第7項之發明，在如第λ項ΐ維特轉碼裝置之部分回溯追縱部具備行該g(t，之運算。 W用目路式處理進若依據如申請專利範圍第7項之發明，可將 :算多個週期執行。@此，可降低每—^之量’可兩速偵測不通過節點。期之運算又，如申請專利範圍第8項之發明講求在使用記憶路徑選擇信號之n、手段， k裝置解碼之維特比解

第9頁丄71 q生五、發明說明（7) 碼方法上，對於自ACS裝置輸出之路徑選擇信號，自第一時刻至第二時刻為止部分的回溯追蹤，求到達該第一時刻之各節點之殘存路徑；偵測在該第二時刻之各節點之令未通過該殘存路徑之不通過節點；將和在該第二時刻之不通路徑選擇信號變換成在該路徑記憶裝置之信率：低；將和在該第二時刻之各節點對應之路徑選擇彳5號圮憶於該路徑記憶裝置。如申請專利範圍第9項之發明，在如申 3 ί:2 f解碼方法’將和不通過節點對應之路徑選擇芦換為係路徑選擇信號之信號值之其中之一之既= 如申請專利範圍第i 〇項之發明， 8項之維特比解碼方法在如夺请專利範圍第信號變換為和在該路彳‘s兗，通過節點對應之路徑選擇記憶區域已儲存之值相同：值。之寫入該路徑選擇信號之在具ί記；= = 發明講求之解決手段，憶裝置解碼之維特比解碼 Ρ β己憶裝置並使用該路徑記路^擇信號進行既定之變換f將H自ACS裝置輸出之儲存於該路徑記憶裝置. 變換後之路徑選擇信號徑選擇信號，進行和該既定之徑記憶裝置輸出之路換後之路徑選擇信號解碼；而】換相反之變換；使用逆變 trellis圖之既定部分之表示存该既定之變換係使得在組合之中產生頻次相對上高之存路徑之路徑選擇信號之 _ 組合包含比產生頻次相第〗0頁 447194 五、發明說明（8) 對上低之第二組合多之係路徑選擇信號之信號值之其中之一之既定之固定值。若依據如申請專利範圍第〗丨項之發明，自ACS裝置輸出之路徑選擇信號在儲存於路徑記憶裝置之前，被變換成產生頻次相對上高之路徑選擇信號之組合包含比產生頻次相對上低之路徑選擇信號之组合多之係路徑選擇信號之信號值之其中之一之既定之固定值。因而，路徑記憶裝置變成包含在統計上相當於該既定之固定值之邏輯值較多，邏輯值之分布變成不均勻。因此，因在路徑記憶裝置之信號轉變概率比不變換之情況降低，可抑制路徑記憶裝置之耗電力。在如申請專利範圍第1 2項之發明，在如申請專利範圍第11項之維特比解碼裝置之既定之變換以殘存路徑之合併數在相對上少之路徑選擇信號之組合為該第一組合，以殘存路徑之合併數在相對上多之路徑選擇信號之組合為該第二組合進行。又’如申請專利範圍第1 3項之發明講求之解決手段，在維特比解碼裝置上具備變換部，對於自ACS裝置輸出之路fe選擇信號進行既定之變換；路徑記憶裝置’記憶自該換部輸出之路徑選擇信號；逆變換部，對於自該路徑記裝置輸出之路徑選擇信號，進行和在該變換部之既定之，相反之變換；以及解碼部，使用自該逆變換部輸出之 7 =選擇#號解碼；該變換部變換成在trell is圖之既定 P刀之表不殘存路徑之路徑選擇信號之組合之中殘存路徑

第11頁 447194 五、發明說明（9) — 之合併數相银I· , Λ 對上多之绝對少之第一組合含比殘存路徑之合併數相一組合多之係路徑選擇信號之信號值之其中 —之既定之固定值。 ^之第1 3 =如申睛專利範圍第14項之發明，在如申請專利範圍負之維特比解碼裝置，該ACS裝置，在對於時刻t + J $ 卩點S〇 +i0 *2m(s〇<2(K-2) : s〇係〇或正整數，i〇 = 〇、 =路徑選擇信號上’選擇來自在時刻t之節點2 * s〇 + 0 ",轉變時輪出”〇'選擇來自節點2 *s〇 +1之轉變時輸出 ’該變換部對於對在時刻t + 1之節點s〇 +丨〇 * 2(κ _2) 之’ _(i〇 = 〇_i(M)之邏輯否定信號 =陡邏輯和作為新的路徑選擇信號PS(i〇 = 〇)輸出。之構J依據如申請專利範圍第14項之發明，可簡化變換部如中請專利範圍第15項之發明講求之解決手段， =記憶路徑選擇信號之路徑記憶裝置解碼 =法，對於自ACS裝置輸出之路徑選擇錢進行既定之解對將變換後之路徑選擇信號儲存於該路徑記憶裝置；定之變換相反之變換；使用逆變換號，進仃和該既碼；而且，該既定之變之路㈣擇信號解，不殘存路徑之路徑選擇信號之組合之中〇刀之 :之第-組合包含比產生頻次相對上人目對上路徑選擇信號之信號值之其中之„$低=第一組合多之係在如申請專利範圍第1 6項之發明既J之^定值。貝之發明’在如申請專利範圍 447194

數在T，比解碼方法之既定之變換以殘存路徑之合併存路輕之人二之路徑選擇信號之组合為該第一組合，以殘 - @:併數在相對上多之路徑選擇信號之組合為該第 —組合進行〇第專利範圍第17項之發明，在如申請專利範圍之r馱η m比解碼方法，該ACS裝置’在對於時刻士 +1 : 2"(S〇<2" :s0 係0 或正整數，i0 = 0、擇信號上’選擇來自在時刻t之節點2*s〇+〇之轉變時輸出"0,，，選擇來自節點2 *s〇 +1之轉變時輸出 1 ，該變換部對於對在時刻t +丨之節點s〇 +丨〇 * 2(κ _2)之二選擇信號⑽…叭叫…⑴…將㈧⑴變換為 b)將U，0}變換為{〇,〇}、幻將{〇,〇丨變換為丨1〇}、將{1，U變換為{1，1}。若依據如申請專利範圍第17項之發明，可極簡易的行既定之變換。【發明之實施形態】此外，以下之說或正之整數）之節以下參照圖面說明本發明之實施例。明中’將在t r e 1 1 1 s圖之節點編號j (j為〇點記為節點j。 (實施例1 ) 圖1係表示本發明之實施例丨之維特比解碼裝置之概略構造圖。在此，為了簡化說明，說明編碼率！ /2、限制長

第13頁 447194 五、發明說明（11) 度K = 3之情況β又’利用在表示編瑪器之狀態之移位暫存器所保持之2位元資料sO、si，以]· = 2 * s〇 + si表示。在圖1，100係自接收碼產生路徑選擇信號之作為

ACS (Add Compare Select)裝置之 ACS 電路，1〇1 係將係ACS 電路1 0 0之輸出之路徑選擇信號記憶既定期間後輸出之路徑暫時記憶部’ 1 0 2係使用在路徑暫時記憶部1 〇 1所記憶之在時刻卜時刻t +p — 1 (p為自然數）之路徑選擇信號和自 ACS電路1〇〇輸出之在時刻t +p之路徑選擇信號，回溯追蹤到達在時刻t + p之各節點之殘存路徑，偵測在時刻t之各節點中殘存路徑未通過之不通過節點之部分回溯追蹤部。在此，設ρ = 1。即’路徑暫時記憶部丨〇1記憶i時刻量之路徑選擇信號。部分回溯追蹤部1〇2對於自1〇輸出之在時刻t之路徑選擇信號PSt，對和不通過節點對應之路徑選擇信號輸出"Ο"、對和不通過節點以外之節點即通過殘存路徑之通過節點對應之路徑選擇信號輸出”丨"，信號MSK1^ f m lj 3係變換部，輸入自路徑暫時記憶部〗〇 ^輸出之路徑 MSld 號接受自,'分回溯追蹤部102輪出之遮蔽信號號羅變：為作為既定之固定值之邏輯值"。“ 積產生裝置1〇3a~1〇3d ,各邏輯積產生裝置信號PSt之夂產生自路徑暫時記憶部101輸出之路徑選擇 ^輯積後輸出^與其對應之遮蔽信號MSKt之各位元之

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LX 五、發明說明（12) 104係記憶自變換部1〇3輸出之路徑選擇信號之作為路 ΐ Ϊ之路徑記憶體’ 105係對於路徑記憶體1 〇4所記擇信號進行回溯追縱而產生解碼信號後輸出之解碼部。圖一2係表示在圖I之部分回溯追蹤部之内部構造圖。如圖2所示，部分回溯追蹤部102接受在時刻t+1之路徑選擇 2=1後，輸出對於在時刻七之路徑選擇信號PSt之遮敝秸就M b K t。使用圖3說明如上述構成之維特比解碼裝置之動作。圖3(a)表示係在時刻卜時刻t +1之trelHs圖之一部分之部分trellis之圖。藉著供給資料5〇”〇”及”〗"，得在本實施例之在時刻卜時刻t +1之treU “圖。ks電路圖3(a)所示’自在時刻t+1之接收信號，對於在刻t+Ι之郎點S〇、s0+2，選擇來自在時刻t之節點= ^轉變0"，選擇來自節點2*s0+i之轉變時輸出 1 ’作為路徑選擇信號pst + 1。此時，在時刻t和時刻t +1之間之殘存路徑上，有圖 3^)〜（e)所示之組合。在圖3(bMe)，對於在時刻七+1 節點s0、s〇+2之路徑選擇信號？以+1(3〇) 'pst+i + 2)各自係變成（〇，〇)、（】，j)、（〇，i)、（}，〇 )。，此應著眼之點係，在如圖3(b)、.(c)所示般殘存路徑〇併之情況，在自時刻t + 1回溯追蹤時’在圖3(b)之愔 =會，在時刻t之節點2*s0+1 ’在圓3(c)之情況不會通過在時刻1之節點2*s0。_，在自時刻t回溯之回溯 447194 五、發明說明（13) " ' -------^ 追，動作’決不會參照和這些節點對應之路徑選擇作換言之，和任何殘存路徑都不通過之不通過節點徑選擇信號之值變換為任何值，都無礙解碼動作。土路係依據這種知識想出來的。明即’部分回溯追蹤部丨0 2自時刻t + 1之路徑選擇_ PSt + 1價測到圖3(b)或^)之狀態時’在路徑暫時記情^ 1 〇 1所儲存之在時刻t之路徑選擇信號PSt之中，對^ : # .. 河％和殘存路徑不通過之不通過節點對應之路徑選擇信號產生 '’作為遮蔽信號MSKt。對於其他之路徑選擇信號，生’作為遮蔽信號MSKt。 ; 例如’設資料sO = 〇時，圖3(b)之狀態係 PSt+l(〇)=〇，PSt+l(2)=0 …（1) ’此時之不通過節點係節點1。在圖2之構造，式（j 時’只有MSKt(l)變成，，〇"。又圖3(c)之狀態係二 PSt+l(0) = l，PSt+l(2) = l …（2) ，此時之不通過節點係節點〇。在圖2之構造’式（2) 只有MSKt(l)變成”0"。變換部103藉著用邏輯積產生裝置i〇3a〜103d取和不通過節點對應之路徑選擇信號與遮蔽信號MSKt即"〇„之邏輯積，將和不通過節點對應之路徑選擇信號變換為M 〇"。其他之節點之路徑選擇信號，因遮蔽信號MSKt係,1;1 „ ，不會變換。路徑記憶體104記憶變換部103之輸出。解碼部1〇5使用和路徑記憶體1 04所記憶之路徑選擇信號，和習知一樣

第16頁 447194 五、發明說明（14) 的進行回溯追蹤，將信號解碼利用上述之構造及動作，選擇信號被變換為"〇"後，〇不通過節點對應之路徑記憶體104所儲存之路徑選揠路徑記憶體丨〇4，在路徑因而，路徑記憶體1 04之記愔】，=值在統計上"0”變多。轉變概率變成低於i/2。社| :或或記憶體輸出之信號之耗電力，可實現能以低；果電力因動·^少/路徑記憶體叫又，和習知之構造相比= 特比解碼裝置。比多數決電路m的*，又因:不分追蹤部102之規模 2變換部m，附加電路之二Λ不需要記憶延遲部703或第附加電路之規模比習知之構造小很多。徑選擇作* ’圖^之構造，使得在解碼時使用變換前之路 ϋ π >二，，這是由於將變換後之路徑選擇信號設為回溯 :蹤之開始位置時有追縱和應求之路徑不同之路徑之可：此外:在此說明了編碼率1/2、限制長度Κ = 3、ρ = 1之七况但疋一般編碼率為m/n(n、^係正整數）時，將部分 reUis自圖3(a)所示之2狀態間擴大至2κ狀態間即可。而且，自在時刻t + 1之各狀態回溯追蹤殘存路徑，將逆一條都未通過之和在時刻t之狀態對應之路徑選擇信號變換為”即可。藉此，可得到和本實施例—樣之效果〇〈部分回溯追蹤之一般化〉伽羅瓦域（Galois field)GF(Q)上之編碼率ro/n之迴旋瑪利用在時間方向展開編碼器之狀態轉變之tre 11 i s圖賦

第17頁 447194 五、發明說明（15) ' 與特點。圖4係簡化表示以時刻t之節點j為起點之至時刻t + p 為止之trellis圖之圖。自在某時刻r之節點i轉變至下— 時刻r + 1之路徑存在cf條，轉變目的地之節點n(丨）也存在 qra個。對於這些轉變目的地之節點奴i)定義函數 f (r，n( i))。即，在時刻r .+1到達節點n( i)之殘存路獲在時刻r通過節點i時，設 f(r,n(i))=l ，殘存路徑通過節點i以外之節點時，設 f(r，n(i) ) = 0。又’對於時刻r +1之節點n(i)，定義函數g(r + 1，n( i))。即，來自時刻t + p之殘存路徑至少一條通過節點i時，設 g(r +1,n(i )) = 1 ，殘存路徑連一條都未通過時，設 g(r +1，n(i)) = 〇。設對於在時刻t +p之全部之節點之g(t +p，k)之值為 "1"時，藉著自時刻t + P開始至時刻r為止依次計算下式 (3)，可容易的求得g(r，i)。 ^ g(r，i)= S{g(r+l,n(i))x f(r n(i))}，·.（3) 在此，Σ { · }表示對於纩個所有的節點η( i)之（}之和，X表示邏輯積。因此，g (t，j)當在時刻t + p之殘存路徑在時刻t至少一條通過節點j時變成” 1"，連一條都未通過時變成》〇,,。

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’ g ( t, j ) = 0之節點j係五、發明說明（16) 由此，g ( t，j ) = 1之節點j係通過節點不通過節點》即，在部分回湖追蹤部，以g(t+p，k)(k為任意之節點編號）=1為起始值，自r = t+p—i開始至時刻為止依次計算式（3)之g(r，i)，g(t，j) = 0時，判定節點j係不通過節點即可。而且，可將gCt’j)之值直接用作遮蔽信號 MSKt(j)〇在上述之例子’因限制長度K=3，狀態數係4( = 2(3一 u)，又因係m=l、ρ=1 ’部分回溯追蹤部1〇2使用之trellis 囷可分割成圖3(a)所示之2狀態間之部分tren is。又，因係p = l，g(t+p，k) = l，式（3)變成單純之f(t， n(i))之邏輯和。又在此情況，f(t n(2 *s〇))等於在時刻 t + 1之路徑選擇信號pst + l(s〇)、pst+l(s0+2)之邏輯否定’ f (t’ n(2 *sO+l))等於在時刻t+l之路徑選擇信號 PSt+l(sO)、PSt+l(s〇+2)本身。即 g(t，2 *sO)= Σ {f(t，n(2 *s〇))} = !PSt +l(sO) + !PSt +l(sO +2) g(t,2 *sO +1)= S{f(t,n(2 *sO +1))} = PSt +l(sO) +PSt +l(sO +2) 在此，！意指邏輯否定。因此’部分回溯追蹤部丨q 2可利用_ 5所示之邏輯電路構成。在圖5之邏輯電路，藉著設s0 = " 〇11及” 1 ”，得到圖2 所示之部分回溯追蹤部丨〇 2。又，在p為2以上之情況也一樣的思考，在此情況，路

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坐時記憶部101記憶自時刻t開始至時刻t + p 一 i為止之p '且之路徑選擇信號1 j_ ’部分回淘追蹤部i Q 2為了決定不通過節點，需要自路徑暫時記憶部〗〇 i接受q(k _n ·爪· (P — 1)位tl之路徑選擇信號（每一位元q狀態）。在此，^一等於編碼器可取得之狀態數。 <P = 2之情況〉為了簡化說明，設編碼率1/2、限制長度}( = 3，說明公=2之情況。圖6係表示本實施例之維特比解碼裝置在？ = 2之情況之整體構造圖。基本構造和P=1之情況一樣，對於*p=l之情况一樣的動作之構成要素，省略詳細說明。路徑暫時記憶部11 0利用移位暫存器構成，因係p = 2，記憶時刻t、t +1之路徑選擇信號。路徑暫時記憶部1丨〇所儲存之在時刻t + 1之路徑選擇信號pSt + 1和自ACS電路100 輪出之在時刻t + 2之路徑選擇信號PSt + 2輸入部分回溯追蹤部1 20。部分回溯追蹤部1 20計算用以變換在時刻t之路徑選擇信號PSt之遮蔽信號MSKt後輸出。變換部1〇3使用自部分回溯追蹤部120輸出之遮蔽信號MSKt變換自路徑暫時記憶部11 0輸出之在時刻t之路徑選擇信號PSt後，儲存於路徑記憶體104。使用圖7說明圖6所示部分回溯追蹤部1 20之細部構造和動作原理。在時刻t〜t+2之trellis圖如圖7(a)所示。自節點i轉換之節點n ( i)具體上如下所示。

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五、發明說明（18) n(0)={0 > 2} η(1)=ί〇 - 2} η(2)={1 ， 3J η(3)={1 ， 3} ACS電路〗〇〇之動作和p = l之情況一樣’在某時刻^之各 ί之f (r，n( i))使用在時刻r + 1之路徑選擇信號ps r + ” 1 ( n (i ))計算。 f(r,n(0))=!PS r +l(n(0)) f(r,n(l))=PS r +l(n(l)) f (r，n(2)):!PS r +l(n(2)) f(r,n(3))=PS r +l(n(3)) 在此，丨意指邏輯否定。 6又起始值g(t+2 ’k) = l(k = 0、1、2、3)時，由上述之式（3)計算。 g(t+l ’〇)=2{g(t+2，n(0))xf(t+l，n(0))} = g(t +2，0) x (!PSt +2(0)) + g(t +2，2) x ( !PSt +2(2)) = !PSt 十2(0) + !PSt +2(2) 同樣的 g(t +1，l) = PSt +2(0) +PSt +2(2) g(t+l，2)HPSt +2(1) + !PSt +2(3) g(t +1，3)=PSt +2(1) +PSt +2(3) 。由此， g(t，〇)=S{g(t+l，n(0))xf(t，π(0))}

第21頁五、發明說明（19) = g(t +1，0)x (!PSt +1(0)) + g(t +1，2) X (!PSt + 1 (2)) -(!PSt +2(0) + !PSt +2(2))x (!PSt +1(0)) + (!PSt + 2(1) + !PSt +2(3))x (!PSt +1(2)) 同樣的， g(t 5 1)-(!PSt +2(0) +!PSt +2(2))x (PSt +1(0)) + (!PSt +2(1) + !PSt +2(3)) x (PSt +1(2)) g(t ' 2) = (PSt + 2(0) + PSt +2(2)) x ( !PSt +1(1)) + (PSt+2(l)+PSt+2(3))x (!PSt+l(3)) g(t，3) = (PSt + 2(0) + PSt +2(2)) x (PSt +1(1)) + (PSt + 2(1) + PSt + 2(3))x (PSt 十 1(3)) 由這些式子得知g(t，i)可利用在時刻t + 2之路徑選擇信號PSt + 2及在時刻t+1之路徑選擇信號PSt + 1之單純之邏輯和和邏輯積求得。即’這些式子之計算利用圖7(b)所不之邏輯電路可實現。圖7(b)所示之邏輯電路和圖6之部分回溯追蹤部1 2〇之内部構造一樣。上述之g (t，i )表示自在時刻t之節點1延1甲主呀刻t「，止之4條路徑之中是否存在殘存路徑。例如，g(t，丨）表不圖7(c)所示自在時刻t之節點1延伸至時刻t+2為止之4 條路徑之某一條是否以殘存路徑存在。例如，經由在時刻 t + 1之節點〇及在時刻士 + 2之節點〇之路徑係殘存路徑時，路杻選擇信號pSt +1(0)、PSt + 2(0)之值變成（1，〇)。此時:g(t’ 1) = ι。同樣的，剩下之3條路徑之某一條係殘存路徑之情況，也是g( t,丨。

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五、發明說明（20) 於是’在p = 2之情況’因不通過節點之個數實質上比 p = l之情況增加’變換為既定之固定值之路徑選擇信號之個數比p = l之情況多。結果，在路徑記憶體〗〇4信號值〇" 變得更多’信號轉移概率更降低。因此，可更顯著的降低耗電力。 _ 以限制長度之數倍之長度回溯追縱時般之殘存路徑合併’希望0值最大也是至限制長度之數倍程^ 度為止之值。但，隨著p之增加，路徑記憶體之耗電力減少，而部分回溯追蹤部或路徑暫時記憶部之電路規模變大，因這些之耗電力增加，一般P值實際上約1〜3。 •g挥ί I卜-在本實施例’採用將和不通過節點對應之路徑 ίΐϊ 為邏輯值的’但是未限定如此，例如變 =邏，們，•，路徑記憶體所儲存之信號值在統計上Τ 變多，也可得到和本實施例一樣之效果。在此在變換部103設置邏輯和连决胺麥接 / 如 1〇3a 1ίΊο, ^罝邏輯和產生裝置，替代邏輯積產生裝置應之Z里摆Λ分回湖追縱部102，對於和不通過節點對應之路徑、擇6號輸出邏輯值„】”

信號輸出邏輯值·.〇"，作為遮蔽信號MSK =之路私選擇 (變形例1 ) 1 J 號將施例’依據來自部分回溯追蹤部之遮蔽信鈮將和不通過節點對應之逻暇值，但是替代之，藉 k擇彳5旎變換為既定之固定號換為和在路徑不通過即點對應之路徑選擇信域預先儲寫入該路徑選擇信號之記憶區 44719 4 五、發明說明（21) - 之信號轉變。圖8係表示本實施例1之變形例之維特比解瑪裝置之構造圖。在圖8，讀出部140具有在寫入該路徑選擇信號之前讀出在路徑記憶體104内之寫入自變換部丨30輸出之^徑選擇信號之記憶區域已儲存之路徑選擇信號之功能。在變換部130内之各選擇裝置130a〜130d，當對應之遮蔽信號MSJU 之位元係” 1"時，直接輸出自路徑暫時記憶部丨〇丨輪出1i之路徑選擇信號PSt，而當對應之遮蔽信號MSKt之位元係"〇" 時’選擇在寫入該路徑選擇信號之預定之記憶區域已儲存之過之路徑選擇信號後輸出。藉此，因和不通過節點對應之路徑選擇信號被變換為和在路徑記憶體1 04内之寫入該路徑選擇信號之記憶區域已儲存之值相同之值，藉著該變換後之路徑選擇信號之儲存’在路徑記憶體内不會發生信號轉變。因此，路徑記憶體1 0 4内之信號轉變概率減少，耗電力可降低。 ^ (變形例2 ) 在前面之圖6所示之構造，部分回溯追蹤部12〇自路徑選擇信號PSt+2、PSt+l —度求各遮蔽信號jjSKt即 g(t，i)。可是’因在接收碼之各輸入週期產生路徑選擇信號PSt + 2、PSt + 1，藉著分成多個步驟執行g( t, i)之計算’可減少每一步驟之計算量。因而，可執行高速之解碼動作。 m 圖9係表示本實施例之變形例之維特比解碼裝置之構造圖。在圖9之部分回溯追蹤部1 2 0 A係利用管路式處理進

第24頁 447194 五'發明說明（22) 行g( t，i )之計算的，和圖6之部分回溯追蹤部1 20相比，在具有分別記憶g (t + 1，i )、g (t, i ) ( i = 〇、1、2、3 )之記憶裝置121、122上不同。另外追加之延遲裝置123、124係用以補償至計算遮蔽信號MSKt為止之延遲的。如圖10所示，ACS電路100配合接收碼之週期依次輸出路徑選擇信號PSt、PSt+l、PSt+2、…時，路徑暫時記憶部110之暫存器FF1之輸出係延遲了 1個週期之路徑選擇信號’暫存器FF2之輸出係延遲了 2個週期之路徑選擇信號。在時刻t + 2，部分回溯追蹤部1 20A之第一運算部1 31 使用ACS電路100之輸出pst+2計算g(t+l，i)後，記憶於 3己憶裝置121。在時刻t+3，部分回溯追縱部120A之第二運算部132使用記憶裝置121之輸出gCt+l’i)及延遲裝置 123之輸出pst + 1計算g(t，i)後，記憶於記憶裝置122。在時刻t +4，自部分回溯追蹤部ι2〇Α之記憶裝置丨22 輸出g(t，i)，作為遮蔽信號MSKt_路徑暫時記憶部丨^之輸出PSt利用延遲裝置124延遲至時刻t +4為止。變換部對於延遲裝置124之輸出’使用自部分回湖追蹤部舰輸出之遮蔽信號MSKt進行和上述實施例所示的一樣之動作。利用這種構造，因遮蔽信號在接收週期之時間計算’和圖6所示在J個週期計算之構造相本變：實現高速化。此外’p係3以上之情況，當然也可和本變形例一樣的執行管路式處理。和 (實施例2)

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447194 五、發明說明（23) ---- 本發明之實施例2係在軟體上實現和實施例丨之維特解碼一樣之處理的。圖1 1係表示本實施例之維特比解碼裝置之概略構造圖。在圖11，201係算術邏輯運算裝置（ALU)，2〇2係乘法裝置（MUL)，203係儲存用以執行本實施例之維特比解碼之指令之ROM，204係作為路徑記憶裝置iRAM，2〇5係汎用暫存器°各裝置2 0卜2 0 5利用匯流排結合。圖12係表示在圖π之維特比解碼裝置執行之維特比解碼方法之流程圖。使用圖12說明本實施例之維特比解碼方法。在此，為了簡化說明’設編碼率=丨/ 2、限制長度 K = 3，說明ρ = ι之情況。 ▲如圖12所示，首先在步驟su ’自儲存於RAM2〇4之接，信號產生各分支度量標準，選擇路徑後，產生路徑選擇 L號&些運算利用ALU201及MUL202進行。在步驟S12，路徑選擇信號暫存於況用暫存器205。其次，執打步驟S13。首先，將變數is始化為「〇」 ^，回溯追蹤節點i之路徑，以丨時刻過去之通過節點之編，為起點節點，儲存於汎用暫存器2〇5。接著，對變數土加 1」後，一樣的回溯追蹤及儲存起點節點。i>3時，結束步*5^ S 1 3。結果，在今'立β βι* η 1 λ 知不牡王4之即點ο、1、2、3之路徑之起點如點儲存於汎用暫存器2 〇 5。 ' 其次，執行步驟s 1 4。首先，將變數i起始化為「〇」，檢查節點編號1是否存在於在前面之步驟S13偵測後儲子於汎用暫存器20 5之起點節點編號中。然後，在不存在

第26頁 447194 五、發明說明（24) f铲f之用暫存器205所儲存之和該時刻之路徑選擇作號 :郎點i對應之位元變換為1"。接著，將變數二擇广號 ^部：；點一樣，…3時，結束步職“結果，對於筋劻斛處疋成是否是不通過節點之檢查，將和不通過對應之路徑選擇信號變換為固定值"〇 11 ^ 在步驟S15，將在步驟S14所變換之路徑疋最確實之殘存路徑，得到解碼信號。這些一之，驟利用儲存於r〇M2〇3之執行程式執行a 成虑^ ΐ述所不，若依據本實施例，對於在步驟S1 6之解 —#，, π厂任何影響之路徑選擇信號在步驟S14被變換為固 = 。因而，儲存於RAM204之路徑選擇信號之邏輯值 ^汁上” 變多，在RAM204之信號轉變概率變成低於。因此，可令解碼性能不會劣化的降低在ram2〇4之耗電力。此外’在本實施例’說明了編碼率丨/ 2、K = 3，p =丨之情況，但是和實施例1 一樣，編碼率為m/n(n、m係正整數）時二係將部分trel 1 is自2狀態間擴大至2β狀態間之情況也可得到樣之效果。又，Ρ係2以上之情況，也如在實施例 1所說明般可得到一樣之效果。又在本a此例’採用將和不通過節點對應之路徑選擇柘號變換為邏輯值的，但是未限定如此，例如變換為邏輯值”Γ，因RAM所儲存之信號值在統計上"Γ變多，也可得到和本實施例一樣之效果。第27頁 447194 五 '發明說明（25) (實施例3) 圖13:表示本發明之實施例3之維特比解造圖。在此’ 4 了簡化說明，說明編碼率" K = 3之情況。吸制長度在圖13，300係自接收碼產生路徑選擇信號之 s 裝置之ACS電路，310係對於自ACS電路3〇〇輸出之路徑”選擇信號進行既定之變換之變換部，32〇係記憶自變換部31〇輸出之變換後之路徑選擇信號之作為路徑記憶裝置之路徑記憶體，330係對於自路徑記憶體32〇輸出之路徑選擇信號進行和在變換部310之既定之變換逆向之變換之逆變換°部；， 340係使用自逆變換部330輸出之逆變換後之路徑選擇°信號解碼之解碼部。 ACS電路3 0 0自接收信號，在對於在時刻t + 1之節點 s0、s0+2(s0為0或1)之路徑選擇信號上，選擇了來自在時刻t之節點2*s0之轉變時輸出"(Γ，選擇了來自節點2* s0 +1之轉變時輸出"1"。變換部310 ’具體而言，具備產生對於節點s〇+2之路徑選擇信號之邏輯否定之邏輯否定裝置311a、311b及產生邏輯否定裝置311a、311b之輸出和對於節點s〇之路徑選擇信號之互斥性邏輯和之互斥性邏輯和產生裝置312a、 312b。又，逆變換部3 30和變換部310 —‘樣具備產生對於節點sO+2之路徑選擇信號之邏輯否定之邏輯否定裝置 331a、331b及產生邏輯否定裝置331a.、331b之輸出和對於節點s0之路徑選擇信號之互斥性邏輯和之互斥性邏輯和產

第28頁 447194 五、發明說明（26) 332b 生裝置332a 動作對於如上述構成之維特比解碼裝置，使用_說明其在treuls圖之自在時刻t之狀態2*s〇、2*s〇+i至在時m +1之狀態s〇、s〇 +2為止之部分表路徑選擇信號之組合有圖14(a)〜（(1)4種d在圖 14UWd)，對於在時刻t+1之狀態s〇、s〇+2 信號PSt+1 各自係（〇,〇)、（ι，υ、（〇1)、（1〇)。往選擇在此，可說圖14(a)〜（d)所示路徑選擇信號之人之卜殘#路徑合併之（a)、（b)之產生頻次和％存路徑: 合併之（c)、（d)相比，在統計上低。即，為了高精产碼，回溯追蹤長度需要取充分之長度D由此，推測ς 合併不是那麼頻繁的發生，在各時刻路徑合併之概率低於不合併之概率。又，這也和本發明者在至目前為止之研办開發中由經驗上得到之知識吻合。 a 因此，在本實施例’變換成在產生頻次相對上高之第一組合上之圖14(c)、（d)所示之路徑選擇信號之組合比產生頻次相對上低之第二組合上之圖14(3)、（b)所: 徑選擇信號之組合多含邏輯值” ”。 ^ 即’變換部310將圖14(d)之路徑選擇信號〇,〇)變換為（0,0)，而且將將圖14(a)之路徑選擇'信號（〇,〇)變換為 (1，0)。自變換部310輸出之路徑選擇信號記憶於路捏記體320。逆變換部330對於自路徑記憶體320輪出之路“ 擇信號’和在變換部310之變換相反的將（〇,〇)變換為'

第29頁 447194 五、發明說明（27) -- (1，〇) ’ 將（1，0)變換為（〇,〇) 3 藉著如上述之構造及動作，路徑記憶體32〇所儲存之路徑選擇ΐ號之信號值在統計上"〇”變多，路徑記憶體32‘0 之記憶體單元或在記憶體輸出之信號轉變概率變成低於 1/2。結果’因可減少在路徑記憶體32〇之耗電力可實現能以低耗電力動作之維特比解碼裝置。又，在附加電路上，因只是設置只由簡單之邏輯閘構成之變換部310及逆變換部330而已，和習知之構造構比，電路規模變成很小。又，在結果上，在變換部31〇之變換和在逆變換部330之逆變換變成相同之處理，變換部31〇和逆變換部3 3 0可利用相同之構造實現。 (實施例4) 本發明之實施例4係在軟體上實現和實施例3之維特比解碼一樣之處理的。圖1 5係表示本實施例4之維特比解碼方法之流程圖。本實施例之維特比解碼方法在上述之圖η所示之維特比解碼裝置執行。在此，為了簡化說明，設編碼率〗/2、限制長度Κ = 3。如圖15所示’首先在步驟S21，自RAM2〇4所儲存之接收信號產生各分支度量標準’選擇路徑後，產生路徑選擇信號。這些運算利用ALU201及MUL2 02進'行。在步驟S22，路徑選擇信號暫存於況用暫存器205。其次，執行步驟S23。首先，將變數5〇起始化為「〇」後，自汎用暫存器205儲存於之路徑選擇信號讀出係表達

第30頁 447 19 4 五、發明說明（28) 〜節點{s0，s0+2}之殘存路徑之路徑選擇信號之2位元之略徑表達位兀串。然後’對於所讀出之路徑表達位元串，行和實施例3 —樣之既定之變換。具體而言，例如將丨變換為{0’1}、將{1，〇}變換為丨〇,〇}、將丨〇,〇丨變換為 {j’O}以及將{1,1}變換為{丨丨}。接著，將變數3〇設為 ,「1」後，執行一樣之處理後，結束步驟S23。然後，變後之路徑選擇信號在步驟S24儲存於作為路徑記憶裝置' RAM2G4 。其次’在步驟S25 ’對於自RAM204所讀出之路徑選擇信，，進行和在步驟S23之既定之變換相反之變換。具體而5 ’對於所讀出之變換後之位元串，將變換為 U、將{〇, 〇}變換為{丨，0}、將{1，〇}變換為（〇, 〇}以將il，l}變換為{1,1}。接著，在步驟S26，使用逆變換之路徑選擇信號執行回溯追蹤後，得到解碼信號。即，和實施例3 —樣，將路徑選擇信號變換成如圖 1 4 (^ )、（ d)所示之合併數少、產生頻次相對上高之路徑擇信號之組合比如圖14(a)、（b)所示之合併數多、產次相對上低之路徑選擇信號之組合多含邏輯值，_ 〇"。因# 而，儲存於RAM2 04之路徑選擇信號之邏輯值在統計上"〇ι, 變多，在RAM204之信號轉變概率變成低於1/2。結果，可減少在RAM204之耗電力，可實現能以.低耗電特比解碼裝置。）動作之維此外，實施例3及4所示之變換方法係一例，只生頻次相對上高之路徑選擇信號之組合比產生頻次相對上

第31頁 447194 五、發明說明（29) ----— 低之路徑選擇信號之組合多含邏輯值"〇"的，也可使用別的方法。又，在實施例3及4，說明了編碼率1/2、限制長度κ = 3 之情況，但是在一般編碼率*ffl/n之情況，設treiHs圖之既定部分所含狀態數為义時，表達該既定部分之路徑選擇信號之位元數變為（m*x)。又，χ條殘存路徑之中合併之條數愈多，且合併之組合愈多，其產生頻次愈低/因此’ 藉，著"變換成產生頻次愈高之路徑選擇信號之組合所含邏輯值"0"愈多’當然可得到和實施例3及4 一樣之效果。 ^又，在本實施例3及4,採用變換成產生頻次愈高之路徑選擇信號之組合所含邏輯值"〇”愈多的，但是未限定如此’例如變換成多含邏輯值"1也可得到和本實施例— 樣之效果。又也有因殘存路徑之合併數以外之要因，在路徑選擇信號之組合之產生頻次發生差異之情況，在這種情況也可應用本發明。例如’在迴旋編碼器之情況’一般若輪入係隨機，各狀態轉變之產生頻次在統計上相等。可是，在輸入有某種統計性之情況（例如在進行於某一期間"0"或"Γ_為連續之外編碼t情況），各狀態轉變之產生頻次在統計上不相等。在這種情況’和實施例3及4 一樣，藉著對於變換成對於統計上產生頻次高之路徑選擇信號之組合所含特定之邏輯值多’可降低在路徑記憶裝置之信號轉變概率。

第32頁 447194_ 五、發明說明（30) 【發明之效果】如上述所示，若依據本發明，因將變換成在用以解碼之回溯追蹤時不參照之和不通過節點對應之路徑選擇信號在路徑記憶裝置之信號轉變概率變低，可降低在路徑記憶裝置之信號轉變概率，可降低耗電力。又，若依據本發明，變換成產生頻次在相對上高之路徑選擇信號之組合含有更多之係路徑選擇信號之信號值之其中之一之既定之固定值。因而，路徑記憶裝置變成包含更多在統計上相當於該既定之固定值之信號值，因在路徑記憶裝置之信號轉變概率比不變換之情況更低，可抑制耗電力。

第33頁 A4719 4 圖式簡單說明 "—" '— 圖1係表示本發明之實施例1之維特比解碼裝置之構造圖。圖2係表示在圖1之部分回溯追蹤部之内部構造圖。圖3係用以說明圖1之維特比解碼裝置之動作之圖， (a)表示在時刻t〜t+Ι之trellis圖之—部分，各自係表示在（a)之trellis圖之殘存路程之圖。圖4係簡化表示以時刻t之節點j為起點之至時刻t + p 為止之trellis圖之圖。圖5係表示按照圖3(a)之部分trellis所構成之產生遮蔽信號之邏輯電路圖。圖6係表示本發明之實施例1之維特比解碼裝置在之情況之構造圖。

圖7係用以說明在圖6之部分回溯追蹤部之構造和動原理之圖，U)係表示在時刻t〜t +2之trellis圖之一部八之圖’（b)係表示按照圖（a)之部分trel丨is所構成之產生^ 遮蔽信號之邏輯電路圖，（c)係表示在（a)之部分trel u 之和時刻t之節點j相關之路徑之圖。 S 圖8係表示本發明之實施例丨之變形例之維特比解置之構造圖。教圖9係表示在圖6之維特比解碼裝置之變形例之部分^ 溯追縱部進行管路式處理之構造圖。回圖10係表示圖9之維特比解碼裝置之動作之時序圖。圖11係表示本發明之實施例2及4之維特比魅獎構造圖。呷螂衣夏之

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447194 圖式簡單說明圖1 2係表示本發明之實施例2之維特比解碼方法之流程圖。圖1 3係表示本發明之實施例3之維特比解碼裝置之構造圖。圖1 4係用以說明圖1 3之維特比解碼裝置之動作之圖， (a)〜（d)各自係表示在時刻t〜t+Ι之trellis圖之殘存路徑和路徑選擇信號之組合之圖。圖1 5係表示本發明之實施例4之維特比解碼方法之流程圖。圖1 6係表示習知之維特比解碼裝置之構造圖。【符號說明】 100 ACS電路（ACS裝置） 1 01 路徑暫時記憶部 1 0 2 部分回溯追蹤部 1 0 3變換部 I 0 4路徑記憶體（路徑記憶裝置） II 0 路徑暫時記憶部 1 2 0 部分回溯追蹤部 1 2 0 A部分回溯追蹤部 121、122記憶裝置 '

1 3 0 變換部 1 4 0讀出部 204 RAM

第35頁 447194 圖式簡單說明 30 0 ACS電路（ACS裝置） 3 1 0 變換部 3 2 0 路徑記憶體（路徑記憶裝置） 3 3 0 逆變換部 3 4 0 解碼部圓圈國第36頁

Claims

4 4719 4 六、申請專利範圍 1 · 一種維特比解碼裴置，係具有記憶路徑選擇信號之路徑記憶裝置並使用該路徑記憶.裝置解碼之維特比解碼裝置，其特徵在於：對於自ACS裝置輸出之路徑逡擇信號，自第一時刻至第二時刻為止部分的回湖追縱，求到達該第一時刻之各節點之殘存路徑；偵測在該第二時刻之各節點之中未通過該殘存路徑之不通過節點；將和變換成在將和於該路徑 2. 如將和不通號之信號 3. 如將和不通憶裝置之之值。在該第該路徑在該第記憶裝申請專過節點值之其申請專過節點寫入該二時刻記憶裝二時刻置。利範圍對應之中之一利範圍對應之路徑選之不通過節點對應之路徑選擇信號晉-之 > ^ 鱿轉變概率變低；各節點對應之路徑選擇信號記憶 <維特比解碼裝置，其中 y各、&選槔信號變換為係路徑選擇信之既定> > &义 < 固定值。楚1 s項之·維特比解碼裝置，其中，、眩二、槔信號變換為和在該路徑記您之記憶區域已儲存之值相同有記憶路徑’選擇信號之路置解碼'其特徵在於： 4. 一種維特比解碼裝，徑記憶裝置並使用該路徑記恃J 具備：丨思裝路徑暫時記憶部，在〜路徑選擇信號後輸出；疋期間記憶自ACS裝置輸出之

d4719 4 六、申請專利範圍部分回溯追蹤部’使用在該路徑暫時記憶部所記憶之自時刻t至時刻t + p — 1 (p為自然數）為止之路徑選擇信號和自該ACS裝置輸出之在時刻t+p之路徑選擇信號，回溯追縱到達在時刻t + p之各節點之殘存路徑，偵測在時刻士之各節點中該殘存路徑未通過之不通過節點；及變換部，輸入自該路徑暫時記憶部輸出之在時刻t之路徑選擇信號’接受來自該部分回溯追蹤部之信號後，將該在時刻t之路徑選擇信號之中之和該不通過節點對應之路徑選擇#號變換為係路徑選擇信號之信號值之其卡之一之既定之固定值； ' 該路极圮憶裝置記憶自該變換部輸出之在時刻t之路徑選擇信號。 _ 5'種維特比解碼裝置，具有記憶路徑選擇信號之路徑記憶裝置並使用該路徑記憶裝置解碼，其特徵在於具 & ir Ϊ ^暫時圮憶部，在既定期間記憶自ACS裝置輪出之路杈選擇信號後輪出；」Κ 部分回溯追鞭部，接用在命‘ ώ η* 便用在該路偟暫時記憶部所記憶之自時刻ΐ至時刻t+p— l(p為自缺數、 ^ i ® ^ 4- a, /巧曰…、數）為止之路徑選擇信號和目这ALS裝置輸出之在時刻t + 技蔽壬，丨 '去+ η士士 T 路猛選擇信號’回溯追蹤到達在時刻t +P之各節點 A、，+ ± 之各Ip點中該殘存路徑未通過之不通過節點；隹”八讀出裝置，讀出該路徑記憶裝 M JSL ^ u? 置之罵入在時刻t之路杈選擇6唬之區域之記憶内容；及、吩 447 19 4 六、申請專利範圍 --— 變換部，輸入自該路徑暫時記憶部輸出之★ ▲ 路徑選擇信號和自該讀出装置輸出之記憶内裒 ^ 飞卜，Tff ih 白該部分回溯追蹤部之信號後’將該在時刻t之败卜 ^ ^ ’'彳空選擇信號之中之和該不通過節點對應之路徑選擇信銳變換憶内容所含之寫入該路徑選擇信號之記憶區域邮」，該L 3所儲存之值相同之值；該路徑記憶裝置記憶自該變換部輸出之在時刻t 路徑選擇信號。 6.如申請專利範圍第4項或第5項之維特比解碼震置，其中： ~ 該部分回溯追蹤部係關於在時刻t之各節點j，求取g(t，j)，於g(t，j) = () 時，判定節點j係不通過節點； (g(t, i)係以g(t + p，k)(k為任意之節點編號X為起始值，自r = t +p — 1開始至r；=t為止依次計算下式之函數； g(r,i)=E{g(r+l,n(i))x f(r,n(i))} 其中，η ( i):係在時刻r之節點I在時刻r + 1之轉變目的地之節點；f (r，n (i )):係表示到達在時刻^ + ；[之節點 η(ι)之殘存路徑在時刻r是否通過節點i之函數，通過時取 ” 1" ’不通過時取零；Σ {丨：對於所有的n(i)之邏輯和；而，：邏輯積β 7.如申請專利範圍第6項之維特比解碼裝置，其中，該部分回溯追縱部係具備記憶在各時刻r之以匕i )值之多個A憶裝置’亚利用管路式處理進行該g(t，之運算的。

447194 ____ -------" 〜------ 六、申請專利範圍 8. —種維特比解碼方法’使用記憶路徑選擇信鱿之路徑記憶裝置解碼，其特徵在於：對於自ACS裝置輸出之路徑選擇信號’自第—時刻至第二時刻為止部分的回溯追蹤’求到達該第一時刻之各節點之殘存路徑；偵測在該第二時刻之各節點之中未通過該殘存路徑之不通過節點；將和在該第二時刻之不通過節點對應之路徑選擇信號^ 變換成在該路徑記憶裝置之信號轉變概率變低；及將和在該第二時刻之各節點對應之路徑選擇信號記，障於該路徑記憶裝置。 ~ 9_如申請專利範圍第8項之維特比解碼方法，其中，將和不通過節點對應之路徑選擇信號變換為係路徑選擇作號之信號值之其中之一之既定之固定值。 1 0.如申請專利範圍第8項之維特比解碼方法，其中，將和不通過節點對應之路徑選擇信號變換為和在該路徑記憶裝置之寫入該路控選擇信號之記憶區域已儲存之值相同之值β 11. 一種維特比解碼裝置，具有記憶路徑選擇信號之路徑記憶裝置並使用該路徑記憶裝置解碼，其特徵°在於; .對於自ACS裝置輸出之路徑選擇冑號進行既定之變置；進行和

447194 六、申請專利範圍該既定之變換相反之變換；使用逆變換後之路徑選擇信號解碼；而且該既定之變換係使得在trellis圖之既定部分之表示殘存路徑之路徑選擇信號之組合之中產生頻次相對上高之第一組合包含比產生頻次相對上低之第二組合多之係路徑選擇信號之信號值之其中之一之既定之固定值。 1 2.如申請專利範圍第11項之維特比解碼裝置，其特徵在於該既定之變換以殘存路徑之合併數在相對上少之路徑選擇信號之组合為該第一組合’以殘存路徑之合併數在相對上多之路徑選擇信號之組合為該第二組合進行。 13. —種維特比解碼裝置，其特徵在於：具備：變換部，對於自ACS裝置輸出之路徑選擇信號進行既定之變換；路徑記憶裝置，記憶自該變換部輸出之路徑選擇信 m* * 逆變換部’對於自該路徑記憶裝置輸出之路徑選擇信號，進行和在該變換部之既定之變換相反之變換；及解碼部，使用自該逆變換部輸出之路徑選擇信號解瑪；、〇而該變換部：變換成圖之既定部分之表示殘存路徑選擇信號之組合之中殘存路徑之合併數相對少ί之路

447194 六，申請專利範圍組合包含比殘存路徑之合併數相上路徑選擇信號之信號值之其中之—之多之第二組合多之 1 4.如申請專利範圍第1 3項之錐既定之固定值。係徵在於：特比解碼褽置，其特該ACS裝置：、’ 在對於時刻ΐ + 1之節點s〇 + i 〇係0或正整數，i0 = 0、1)之路徑選擇信號（s0<2(m :s〇時刻t之節點2 *s0 + 0之轉變時輪出,,S,/，上’選擇來自在 *5〇+1之轉變時輸出"1”；選擇來自節點2 該變換部：對於對在時刻t + 1之節點s0 +丨〇 * 2(κ〜信號ps，將PS(i0 = 0)和PS(i0=1)之邏輯否=徑選擇邏輯和作為新的路徑選擇信號以（1〇 = 〇)輸出。°〜之互斥性 15· —種維特比解碼方法，使用記憶路徑選路徑記憶裝置解碼，其特徵在於：選擇4號之換對於自ACS裴置輸出之路徑選擇信號進行既定之變將變換後之路徑選擇信號儲存於該路徑記憶裝置；對於自該路徑記憶裝置輸出之路徑選擇信號，該既定之變換相反之變換；使用逆變換後之路徑選擇信號解碼.；而且該既定之變換係： ^得在treiiis圖之既定部分之表示殘存路徑之路徑選擇信號之組合之巾1生頻次相對上冑之第一级合包含比 447194 六、申請專利範圍 = 多之係路徑選擇信號之信號 1 6·如申請專利範圍第1 5項之維特比解瑪方法，其中，該既定之變換以殘存路徑之合併數在相對上路選擇信號之組合為坪筮—細人，斑六二 β馮„玄第，，且口 u殘存路杈之合併數在相對上多之路徑選擇信號之姐合為該第二組合進行。 17.如申請專利範圍第16項之維特比解碼方法，装中： ’、該ACS裝置：〔s0<2(卜2) : s0 ，在選擇來自在 ’而在選擇來自關於對時刻t + 1之節點s 0 + i 〇 * 2(κ _2) 係0或正整數，i〇 = 〇、1〕之路徑選擇作號時刻t之節點2 * sO + 0之轉變時係輪出，，〇" 節點2 * s 0 + 1之轉變時係輸出” 1"; 該既定之變換係：關於對時刻t + 1之節點s0 + i 〇 * 2(κ -2)之路徑選擇信號{PS(i0=0),PS(iO=l)} ， ° a) 將{0, 1 }變換為{0, 1 }; b) 將{1，0丨變換為{0, 0}; c) 將{0,0}變換為{1，0};及 d) 將{1，U變換為U, 1}。

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