KR100945155B1 - 비터비 복호기에서 2 비트 레벨 파이프라인구조를 사용한고속 가산-비교-선택 연산 장치 - Google Patents

Abstract

본 발명에 따른 비터비 복호기에서 2 비트 레벨 파이프라인구조를 사용한 고속 가산-비교-선택 연산 장치는 길쌈 부호를 기초로 오류값을 구하기 위하여 최상위 비트에서 최하위 비트까지 2 비트씩 연산하는 파이프라인 구조로 연결된 하나 이상의 기본 블록을 포함하되, 상기 기본 블록은 가지값 BM[n+1] 및 상태값 S[n+1]을 기초로 결정되는 가산, 감산, 비교 연산을 수행하는 ACS 연산 장치를 기초로, 2비트 별로 가산 연산을 하는 전가산기; 시간 t_n+1의 가지값과 상태값을 이용하여 2비트를 하나의 그룹으로 파이프라인 처리되어 최대값을 결정하는 연산을 수행하는 최대값 선택 모듈(MS); 및 하위 비트에서 가산 연산을 통해 발생할 수 있는 캐리들의 영향으로 인한 결정 비트의 결과 값의 연산 상의 오류를 방지하는 최대 위치 모듈(MP)를 각각 포함하여 구성되어 연산 속도를 향상 할 수 있으며, 2비트 단위로 ACS 연산 회로가 파이프라인 처리되어 있기 때문에 ACS 연산 회로의 연산 비트의 증가에 따른 임계 경로의 연산 지연 시간이 늘어나지 않는 효과가 있다.

비터비 복호기, 2 비트 레벨 파이프라인 ACS 연산 회로, ACS 연산 회로

Description

비터비 복호기에서 2 비트 레벨 파이프라인구조를 사용한 고속 가산-비교-선택 연산 장치{Apparatus for High-Speed ACS Unit with Two bit level Pipelined Structure in Viterbi decoder}

본 발명은 고속 비터비 복호기의 ACS(Add Compare Select)연산 장치에 관한 것으로, 특히 비터비 복호기에서 2 비트 레벨 파이프라인구조를 사용한 고속 가산-비교-선택 연산 장치에 관한 것이다.

일반적으로, 길쌈 코드는 이동 통신, 위성 통신 등 다양한 응용분야에 널리 쓰이는 전진 에러 수정(Forward Error Correction, 이하 FEC) 기술이다. 길쌈 코드를 나타내는 전형적인 형태는 구속장 K와 부호율 R=k/n 이다. 여기서 n은 부호 심볼 수, k는 정보 심볼 수를 나타낸다. 길쌈 부호기는 간단한 이동 레지스터와 모듈로(Modulo)-2 덧셈기로 구현된다. 길쌈 부호기에서 이동 레지스터의 수는 구속장 K에서 1을 감산한 값과 같다. 길쌈 코드의 복호화를 위해 비터비 복호기가 사용된다.

도 1은 종래의 비터비 복호기의 구조를 도시한 도면이다.

도 1을 참조하면, 비터비 복호기는 입력 받은 값을 이용하여 길쌈 부호기의 가지값과 정보의 가능성의 차이를 연산하는 가지값 연산 회로(Branch Caclulation Unit, 이하, BMU)와 트렐리스 구조에서 각 상태 마다 들어오는 가지값을 이용하여 최대값을 연산하는 ACS 연산 회로(Add Compare Select Unit, 이하 ACSU), 각 상태에서 입력 받은 상태의 값 중에서 최대값을 갖는 상태를 찾은 후 역추적 작업을 수행하는 역추적 회로(Trace Back Unit, 이하 TBU)로 구성되어 있다. 비터비 복호기의 ACS 연산은 순환구조로 비터비 복호기의 임계경로이며 이로 인해 비터비 복호기의 데이터 처리율을 제한하는 중요한 요인이다.

도 2a와 도 2b는 상기 도 1에서 가지값 연산과 ACS 연산의 수행에 필요한 길쌈 부호기의 트렐리스 구조를 도시한 도면이다.

도 2a의 트렐리스 구조는 종래의 길쌈 부호기의 트렐리스 구조이다. 종래의 길쌈 부호기의 트렐리스 구조는 각 상태(Υ ₀₀,Υ ₀₁,Υ ₁₀,Υ ₁₁)에서 입력받는 가지값과 상태의 값을 가산 연산을 하여 최대값을 찾는 연산을 수행하여 매 시간 마다 갱신을 하는 연산으로 수행한다. 상기 도 2a에서 나타내는 종래의 트렐리스의 구조를 정리하면 도 2b의 버터플라이 구조(Butterfly Structure)로 나타낼 수 있으며, 매 시간마다 각 상태에서 두 개의 경로를 입력 받으며 입력 받은 두 개의 경로를 이용하여 ACS 연산을 반복해서 수행한다.

도 2c는 상기 도 2a와 도 2b에서의 트렐리스 구조의 반복성을 이용하여 병렬로 ACS연산을 수행하기 위한 Radix-4 구조를 도시한 도면이다. ACS 연산의 순환구조를 고려하여 복호기의 데이터 처리율을 높이는 가장 대표적인 방법인 M-step look-ahead 방식을 이용하여 M-step의 트렐리스를 1-step의 트렐리스로 통합하여 ACS 연산을 수행하는 M-step look-ahead 방식의 Radix-4 구조이다. 상기 도 2a와 도 2b에서의 트렐리스 구조에서 보는 것과 같이 트렐리스 구조는 버터플라이 구조로 구성되어 있으며, 매 시간 같은 시작 상태에서 같은 도착 상태로 이르는 경로를 통해 경로값과 가지값을 이용하여 ACS 연산을 수행한다. 각 상태마다 2 개의 경로를 이용하여 ACS 연산을 수행하는 도 2a와 도 2b에 비해 Radix-4 트렐리스 구조는 각 상태마다 다른 4개의 상태로부터 입력값을 받고 각 상태에서 다른 4개의 상태로 천이가 일어나며, 각 상태에서 4개의 경로값을 이용하여 ACS 연산을 수행한다.

도 3은 종래의 Radix-4 ACS 회로의 구조이다.

일반적으로 N개의 값 중 가장 작은 값 또는 가장 큰 값을 선택하는 문제에 대해 가장 적은 양을 필요로 하는 비교 방법은 N-1의 비교 회수와 log₂ N 의 시간을 갖는 비교 방법이다. 종래의 Radix-4 ACS 회로는 4개의 가산기에 의해 각 상태의 경로 메트릭과 가지 메트릭이 더해져 4개의 경로에 대한 새로운 경로 메트릭이 계산이 되고 트리 형태로 구성된 비교기와 선택기를 통해 4개의 경로 메트릭 중 유사성이 가장 큰 경로 메트릭이 선택되어 경로 메트릭 메모리에 저장된다. ACS 회로에서는 덧셈 연산 이후 트리 형태로 수성된 비교기와 선택기에서 비교 연산과 선택 연산이 이루어지며 이 연산 과정은 2 단계에 걸쳐 수행된다. 따라서 이 구조는 가장 적은 수의 연산기로 구성될 수 있는 장점이 있다. 하지만, 비교 연산과 선택 연산이 연속적으로 2 단계로 연산이 되기 때문에 이로 인해 임계경로의 지연시간의 증가로 동작 속도가 크게 개선되지 않는 문제점을 가지고 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 비터비 복호기의 최대 임계 지연 시간을 갖는 ACS 연산에 있어서 종래의 Radix-4 ACS 연산 회로 구조를 2 비트 마다 파이프라인하여 ACS 연산 장치의 연산 지연 시간을 효율적으로 줄이고 속도를 향상시키는 비터비 복호기에서 2 비트 레벨 파이프라인구조를 사용한 고속 가산-비교-선택 연산 장치를 제공하는 데 있다.

상기한 과제를 해결하기 위한 본 발명에 따른 비터비 복호기에서 2 비트 레벨 파이프라인구조를 사용한 고속 가산-비교-선택 연산 장치는 길쌈 부호를 기초로 오류값을 구하기 위하여 최상위 비트에서 최하위 비트까지 2 비트씩 연산하는 파이프라인 구조로 연결된 하나 이상의 기본 블록을 포함하되, 상기 기본 블록은 가지값 BM[n+1] 및 상태값 S[n+1]을 기초로 결정되는 가산, 감산, 비교 연산을 수행하는 ACS 연산 장치를 기초로, 2비트 별로 가산 연산을 하는 전가산기; 시간 t_n+1의 가지값과 상태값을 이용하여 2비트를 하나의 그룹으로 파이프라인 처리되어 최대값을 결정하는 연산을 수행하는 최대값 선택 모듈(MS); 및 하위 비트에서 가산 연산을 통해 발생할 수 있는 캐리들의 영향으로 인한 결정 비트의 결과 값의 연산 상의 오류를 방지하는 최대 위치 모듈(MP)를 각각 포함하고, 상기 기본 블록들 중 첫 번째 기본 블록의 입력은 시간 t_n+1에 받은 가지값 BM[n+1], 상태값 S[n+1]의 상위 2비트, 시간 t_n-1에 연산되어 선택된 2비트 크기의 최대 상태값 S_max[n], 시간 t_n에 최대 상태값의 위치를 선택 연산한 d[n] 이며, 상기 기본 블록에서 출력되는 최대 상태값 S_max[n+1]과 최대 상태값과 동일한 위치의 결정 비트 d[n+1]를 하위 비트로 전달한다.

여기서, 상기 최대 위치 모듈(MP)은 시간 t_n+1에 가지값 BM_a[n+1], BM_b[n+1], BM_c[n+1], BM_d[n+1]과 상태값 S_a[n+1], S_b[n+1], S_c[n+1], S_d[n+1]의 가산 결과에서 캐리가 발생했을 때, 시간 t_n에 선택된 최대 상태값 또는 시간 t_n에서 선택된 최대 상태값 보다 1이 작은 상태의 위치를 찾는 연산을 수행하는 부분 결정부(PD)를 포함한다.

또한, 상기 최대 위치 모듈(MP)은 시간 t_n+1에 시간 t_n의 최대 상태값 S_max[n]과 시간 t_n에 입력된 4개의 가지값 BM_a[n], BM_b[n], BM_c[n], BM_d[n]과 시간 t_n의 4개의 상태값 S_a[n], S_b[n], S_c[n], S_d[n]과 가산 연산된 결과 값의 캐리 C[n+1]과 비교하여 같은 값을 갖고 있는 위치를 찾는 최대 위치 검출부(MPD)를 더 포함한다.

그리고, 상기 최대 위치 모듈(MP)은 시간 t_n에 연산된 최대 상태값과 시간 t_n에 가산 연산된 4 개의 상태값과 같은 위치를 갖는 신호와 최대 상태값 보다 1이 작은 값을 갖는 상태의 값을 갖는 신호 및 시간 t_{n +1}에 가산 연산된 4개의 상태의 캐리를 이용하여 실제 최대 상태값을 갖는 위치를 찾는 최대 위치 선택부(MPS)를 더 포함한다.

또한, 상기 최대값 선택 모듈(MS)은 시간 t_{n +1}에 입력된 가지값 가산 연산된 4개의 상태 값과 시간 t_n의 연산된 최대 상태값과 같은 값을 갖는 위치의 상태를 선택한 신호를 이용하여 시간 t_{n +1} 에 4개의 상태값 중에서 최대값을 갖는 상태를 선택한다.

상기와 같이 구성되는 본 발명에 따른 비터비 복호기에서 2 비트 레벨 파이프라인구조를 사용한 고속 가산-비교-선택 연산 장치는 종래의 ACS 연산 회로의 기본 연산 구조인 가산, 비교, 선택의 연산 속도의 향상을 위해 연산 되는 비트 수를 2비트 단위로 파이프라인 구조로 설계하여 연산함으로서 비터비 복호기의 임계 경로인 ACS 연산 회로의 연산 속도를 향상 할 수 있으며, 2비트 단위로 ACS 연산 회로가 파이프라인 처리되어 있기 때문에 ACS 연산 회로의 연산 비트의 증가에 따른 임계 경로의 연산 지연 시간이 늘어나지 않는 효과가 있다.

이하, 첨부된 도면들을 참조하여 본 발명에 따른 2비트 레벨 파이프라인 ACS 연산 회로 및 그 방법에 대해 상세히 설명한다.

도 4는 본 발명에 따른 2비트 레벨 파이프라인 ACS 연산 회로를 도시한 도면이다.

본 발명은 ACS 연산 회로에서 매 시간 연속적으로 반복되는 가산, 비교, 선택의 연산 속도를 향상하기 위해 최상위 비트 (Most-Significant-Bit, 이하 MSB)에서부터 최하위 비트 (Least-Significant-Bit, 이하 LSB)로의 연산 작업 순으로 작업이 수행되는 구조로 2비트 씩 연산하는 MSB에서부터의 연산 블록을 하나의 그룹으로 한 파이프라인 구조이다.

일반적인 연산에서 가산, 감산 연산은 LSB에서부터 연산을 하는 것이 효율적인 연산 작업을 수행할 수 있고, 최대값이나 최소값을 찾기 위한 비교 연산은 MSB에서부터 비교 연산 작업을 수행하는 것이 가장 효율적인 방법이며, 하드웨어로 구현하기 위해서 사용되는 일반적인 방법이다.

MSB부터 LSB로의 파이프라인 작업을 통해 가산 연산과 비교 연산을 수행하면 MSB에서 LSB로의 연산 순서로 인해 하위 비트에서 가산 연산 시에 발생되는 캐리의 영향으로 인해 최하위 그룹 2-비트에서 생존 경로를 선택하기 위한 결정비트를 연산할 때 잘못된 데이터의 결정으로 인한 잘못된 생존 경로를 선택하게 되는 결과가 발생할 수 있다.

이러한 동작상의 오류를 방지하기 위해 제안된 2 비트 레벨 파이프라인 ACS 연산 회로에서는 매 시간에 순차적으로 가산 연산을 하는 2 비트 전가산기(Full-Adder), 2비트 레벨 파이프라인 구조로 구성된 최대값을 찾는 연산을 수행하는 최대값 선택 모듈(Maximum-Selection-Module, 이하 MS), 그리고 앞에서 언급한 하위 비트에서 가산 연산을 통해 발생할 수 있는 캐리들의 영향으로 인한 결정 비트의 결과 값에서 발생할 수 있는 연산 상의 오류를 방지하기 위한 최대 위치 모 듈(Maximum-Position-Module, 이하 MP)로 구성된다.

도 5는 기본 블럭에 포함된 부분 결정부(Partial Decision, 이하 PD)의 구성의 일례가 도시된 도로써, 시간 t_n에 연산된 최대값과 각 상태의 값을 이용하여 시간 t_n의 연산값 보다 1이 작은 상태를 찾는 도 4의 하위 블록의 회로를 도시한 도면이다. 도 5의 경우 시간 t_{n +1} 에 발생할 수 있는 캐리의 영향을 고려하지 않은 값 중에서 이전 시간 t_n의 시간에 선택된 최대값S_max[n] 값과 비교를 하여 그 값이 같은 경로들의 경우 '1'을 출력하고 같지 않은 경로의 경우에는 '0'으로 그 결과 값을 처리하며 상기 부분 결정부(PD)의 결과 값은 도 7의 최대 위치 선택부(Maximum-Position-Selection, 이하 MPS)의 입력으로 전달한다.

도 6은 기본 블럭에 포함된 최대 위치 검출부(Maximum-Position-Detection, 이하 MPD)의 구성의 일례가 도시된 도로써, 시간 t_n에 연산되어 입력 받은 4개의 상태의 가산 결과와 실제로 시간 t_{n +1} 에 발생한 캐리의 실제 값과 비교를 하여 그 값이 시간 t_n 에 결정한 최대값과 캐리가 발생했을 때 변할 수 있는 생존 경로를 찾는 회로를 도시한 도면이다.

시간 t_n에 연산된 최대 상태값과 각 상태값, 시간 t_{n +1} 에 가산 연산의 결과로 발생한 캐리를 입력값으로 하여 최대 상태값과 같은 값을 갖는 상태 중 캐리의 영향을 받는 상태를 찾는 작업을 수행한다. 시간 t_n에서 연산된 최대값과 같은 값을 갖는 상태에서 시간 t_{n +1} 에 캐리가 발생하면 '0'로 출력이 된다. 상기 최대 위치 검출부(MPD)에서 연산된 출력은 도 7의 최대 위치 선택부(MPS)의 입력으로 전달한다.

도 7은 기본 블럭에 포함된 최대 위치 선택부(MPS)의 구성의 일례가 도시된 도로써, 상기 부분 결정부(PD)와 최대 위치 검출부(MPD)의 연산 결과로 출력된 출력값과 t_{n +1}에 가산 연산 결과를 이용하여, 시간 t_n의 최대값과 4개의 상태값 그리고 t_n+1에 연산된 캐리를 이용하여 시간 t_n의 4개의 상태값 중 가장 큰 값을 갖는 상태의 위치를 출력하는 회로를 도시한 도면이다.

'1', 최대값을 갖는 상태와 다른 값을 갖는 상태의 위치의 경우에는 출력으로 '0'을 출력하며, 도 8 에 도시된 최대값 선택 모듈(MS)로 그 출력이 이동한다.

도 8은 기본 블럭에 포함된 최대값 선택 모듈(MS)의 구성의 일례가 도시된 도로써, 가지값 BM_a[n+1], BM_b[n+1], BM_c[n+1], BM_d[n+1]과 상태값 S_a[n+1], S_b[n+1], S_c[n+1], S_d[n+1]의 가산 결과를 입력으로 하여 시간 t_{n +1}에 연산된 2비트의 ACS 연산 수행에서 4개의 상태 중에서 최대 상태를 선택하는 회로를 도시한 도면이다.

상기에서 설명된 부분 결정부(PD), 최대 위치 검출부(MPD), 최대 위치 선택부(MPS)에서의 출력과 시간 t_{n +1}에 입력된 4개의 가지값과 4개의 상태값을 가산 연산한 값을 이용하여 4개의 가산 결과 중 최대 상태값을 갖는 상태의 값을 선택한다.

시간 t_n에 연산 수행한 최대값과 일치하지 않는 위치에 있는 시간 t_{n +1} 에 발 생한 2 비트 전가산기의 결과값을 모두 '0'으로 변환하여 그 값이 최대값을 연산함에 있어 캐리의 영향으로 인한 최대 가능성 생존 경로(Maximum-Likelihood Survivor Path)를 선택함에 있어 정확한 선택비트 d를 연산할 수 있다.

시간 t_{n +1}에서 수행한 가산 연산의 결과로 캐리 C_{n +1}가 발생할 수도 있고 캐리가 발생을 하지 않을 수도 있다.

이에 따른 최대값을 갖는 상태의 값도 변할 수 있으나, 부분 결정부(PD), 최대 위치 검출부(MPD), 최대 위치 선택부(MPS)의 연산 결과를 이용하여 시간 t_n의 최대 상태값을 갖는 상태의 위치를 연산 오류없이 선택할 수 있으므로 최대값을 갖는 상태의 값을 정확하게 선택하는 연산을 수행한다.

이상과 같이 본 발명에 의한 비터비 복호기에서 2 비트 레벨 파이프라인구조를 사용한 고속 가산-비교-선택 연산 장치를 예시된 도면을 참조로 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명은 한정되지 않고, 기술사상이 보호되는 범위 이내에서 응용될 수 있다.

도 1은 종래의 비터비 복호기의 구조를 도시한 도면,

도 2a는 가지값 연산과 ACS 연산의 수행에 필요한 길쌈 부호기의 트렐리스 구조를 도시한 도면,

도 2b는 도 2a의 트렐리스 구조를 버터플라이 구조로 도시한 도,

도 2c는 상기 도 2a와 도 2b에서의 트렐리스 구조의 반복성을 이용하여 병렬로 ACS연산을 수행하기 위한 Radix-4 구조를 도시한 도,

도 3은 도 2a와 도 2b의 트렐리스 구조를 시간에 따라 반복되는 연산을 수행하는 트렐리스의 구조를 병렬 연산을 위해 Radix-4 구조로 도시한 도,

도 4는 본 발명에 따른 비터비 복호기에서 2 비트 레벨 파이프라인구조를 사용한 고속 가산-비교-선택 연산 장치의 구성이 도시된 도,

도 5는 기본 블럭에 포함된 부분 결정부(PD)의 구성의 일례가 도시된 도,

도 6은 기본 블럭에 포함된 최대 위치 검출부(MPD)의 구성의 일례가 도시된 도,

도 7은 기본 블럭에 포함된 최대 위치 선택부(MPS)의 구성의 일례가 도시된 도,

도 8은 기본 블럭에 포함된 최대값 선택 모듈(MS)의 구성의 일례가 도시된 도이다.

<도면의 주요 부분에 관한 부호의 설명>

MS: 최대값 선택 모듈

MP: 최대 위치 모듈

PD: 부분 결정부

MPD: 최대 위치 검출부

MPS: 최대 위치 선택부

Claims (5)

1. 길쌈 부호를 기초로 오류값을 구하기 위하여 최상위 비트에서 최하위 비트까지 2 비트씩 연산하는 파이프라인 구조로 연결된 하나 이상의 기본 블록을 포함하되,

   상기 기본 블록들은,

   가지값 BM[n+1] 및 상태값 S[n+1]을 기초로 결정되는 가산, 감산, 비교 연산을 수행하는 ACS 연산 장치를 기초로, 2비트 별로 가산 연산을 하는 전가산기;

   시간 t_n+1의 가지값과 상태값을 이용하여 2비트를 하나의 그룹으로 파이프라인 처리되어 최대값을 결정하는 연산을 수행하는 최대값 선택 모듈(MS); 및

   하위 비트에서 가산 연산을 통해 발생할 수 있는 캐리들의 영향으로 인한 결정 비트의 결과 값의 연산 상의 오류를 방지하는 최대 위치 모듈(MP)를 각각 포함하고,

   상기 기본 블록들 중 첫 번째 기본 블록의 입력은 시간 t_n+1에 받은 가지값 BM[n+1], 상태값 S[n+1]의 상위 2비트, 시간 t_n-1에 연산되어 선택된 2비트 크기의 최대 상태값 S_max[n], 시간 t_n에 최대 상태값의 위치를 선택 연산한 d[n] 이며, 상기 기본 블록에서 출력되는 최대 상태값 S_max[n+1]과 최대 상태값과 동일한 위치의 결정 비트 d[n+1]를 하위 비트로 전달하는 것을 특징으로 하는 비터비 복호기에서 2 비트 레벨 파이프라인구조를 사용한 고속 가산-비교-선택 연산 장치.
2. 청구항 1에 있어서,

   상기 최대 위치 모듈(MP)은 시간 t_n+1에 가지값 BM_a[n+1], BM_b[n+1], BM_c[n+1], BM_d[n+1]과 상태값 S_a[n+1], S_b[n+1], S_c[n+1], S_d[n+1]의 가산 결과에서 캐리가 발생했을 때, 시간 t_n에 선택된 최대 상태값 또는 시간 t_n에서 선택된 최대 상태값 보다 1이 작은 상태의 위치를 찾는 연산을 수행하는 부분 결정부(PD)를 포함하는 것을 특징으로 하는 비터비 복호기에서 2 비트 레벨 파이프라인구조를 사용한 고속 가산-비교-선택 연산 장치.
3. 청구항 2에 있어서,

   상기 최대 위치 모듈(MP)은 시간 t_n+1에 시간 t_n의 최대 상태값 S_max[n]과 시간 t_n에 입력된 4개의 가지값 BM_a[n], BM_b[n], BM_c[n], BM_d[n]과 시간 t_n의 4개의 상태값 S_a[n], S_b[n], S_c[n], S_d[n]과 가산 연산된 결과 값의 캐리 C[n+1]과 비교하여 같은 값을 갖고 있는 위치를 찾는 최대 위치 검출부(MPD)를 더 포함하는 것을 특징으로 하는 비터비 복호기에서 2 비트 레벨 파이프라인구조를 사용한 고속 가산-비교-선택 연산 장치.
4. 청구항 3에 있어서,

   상기 최대 위치 모듈(MP)은 시간 t_n에 연산된 최대 상태값과 시간 t_n에 가산 연산된 4 개의 상태값과 같은 위치를 갖는 신호와 최대 상태값 보다 1이 작은 값을 갖는 상태의 값을 갖는 신호 및 시간 t_{n +1}에 가산 연산된 4개의 상태의 캐리를 이용하여 실제 최대 상태값을 갖는 위치를 찾는 최대 위치 선택부(MPS)를 더 포함하는 것을 특징으로 하는 비터비 복호기에서 2 비트 레벨 파이프라인구조를 사용한 고속 가산-비교-선택 연산 장치.
5. 청구항 1에 있어서,

   상기 최대값 선택 모듈(MS)은 시간 t_{n +1}에 입력된 가지값 가산 연산된 4개의 상태 값과 시간 t_n의 연산된 최대 상태값과 같은 값을 갖는 위치의 상태를 선택한 신호를 이용하여 시간 t_n+1 에 4개의 상태값 중에서 최대값을 갖는 상태를 선택하는 것을 특징으로 하는 비터비 복호기에서 2 비트 레벨 파이프라인구조를 사용한 고속 가산-비교-선택 연산 장치.

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