TW445523B - Method for connecting portions within a semiconductive device - Google Patents

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TW445523B TW89103471A TW89103471A TW445523B TW 445523 B TW445523 B TW 445523B TW 89103471 A TW89103471 A TW 89103471A TW 89103471 A TW89103471 A TW 89103471A TW 445523 B TW445523 B TW 445523B
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Roland F Radius
Andreas Hieke
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Description

A7 445523 ____B7 i'發明説明(/ ) 發明的領域_ (請先閱讀背面之注意事項再填寫本頁) 本發明係有關於半導體裝置的製造,特別是有關於一種 裝置,其使用某種導電類型的埋入區(buried region),以從 上表面形成一低電阻連接,通常是由相同導電類型的區域從 上表面延伸到埋入區所完成= 相關抟藝之說明 在目前的半導體裝置中,常常需要藉由一從上表面延伸 至埋入層的連接區或接點,以連接某種導電類型的半導體區 域內之具有相反導電類型的埋入層。此種基板之一實例爲某 種導電類型的浴缸形(bathtub-shaped)區域,其從矽晶片的 上表面延伸至該晶片體(chipbu Ik)內,而該晶片體具有相反 的導電類型。該浴缸形區域內的相對平坦或基底部分.可視 爲埋入層,而浴缸形區域的側邊或是周圍則可視爲連接區或 接點,其自埋入之基底層延伸至晶片的上表面。 經濟部智慧財產局員工消費合作杜印製 就目前通用的技術而言,在晶片中,埋入層的形成通常 係藉由高能離子的佈植,以穿透晶片的表面並大部分停留下 來,而在晶片內形成一埋入層。經過適當的退火處理 (an nealing)後|這些離子會形成具有由佈植離子的種類所決 定之導電類型的埋入層。在這些例子裡,晶片表面的連接部 分通常係藉由一連串的佈植製程所形成,並使用與形成埋入 層之相同的佈植離子,而藉由遮蔽埋入層的周圍所予以侷限 ,再以較低能量的連續佈植以形成較淺的佈植區域》 本紙張尺度遑用中B國家揉率(CNS > A4规格(210X297公釐> 445523 a? —__;__ji__ 五、發明説明(z) 此種技術的缺點在於其需要許多道不同能量的佈植製 程’並且用來形成埋入層的深層佈植(deep jmplantation)所 (請先閲讀背面之注$項再填寫本頁) 使用的罩幕(m ask)與用來形成連接區域的低能佈植所使用 的罩幕也必須不同。是以’需要兩道罩幕。此外,典型的這 種技術需要該連接區域佔去大部分的表面積,因而造成另一 缺點,尤其當晶片上面的元件密度要求有所提升時。 是以’本發明提供一種簡單的技術,僅藉由一道罩幕的 使用而達到相同的摻雜目的。 發明夕槪述 經濟部智慧財產局員工消費合作社印製 藉由電腦模擬技術的證實’整個浴缸形的結構可以利用 基本的一道罩幕與一道高能佈植製程而達成,其中高能佈植 係藉由適當地將罩幕(通常係由光阻材質所構成)的邊緣予 以逐漸薄化(tapering),用以定義形成埋入層的離子佈植區 域。特別地,藉由適當地將罩幕的邊緣予以逐漸薄化,可以 在該邊緣逐漸薄化的罩幕區域之下的晶片區域,形成所佈植 的離子之聚集,其在經過適當的退火處理後·將可形成一邊 緣逐漸薄化的連續區域,其具有該佈植離子的導電類型,並 且從晶片的上表面延伸至深埋入層。 從方法之一觀點來看,本發明係有關於一種方法,以在 某種導電類型之半導體區域內形成一具有相反導電類型的 埋入層,藉由以相反導電類型的離子束佈植該區域’而至少 部分地連續延仲至上表面’其透過一個位於具有用來定義佈 -4- 本紙張尺度逋用中國國家樣率(CNS ) A4规格(210X297公* ) 445523 A7
經濟部智葱財產局貝工消費合作社印製 i、發明説明(彡) 植區域開口之逐漸薄化邊緣的佈植罩幕內之開口,使得該佈 植層包括有一逐漸薄化的部分’以對應於罩幕之逐漸薄化邊 緣。 從方法之另一觀點來看’本發明係有關於一種方法,以 在某種導電類型之半導體區域內形成一具有相同導電類型 而更高雜質濃度的埋入層,藉由以相同導電類型的離子束佈 植該區域,而至少部分地連續延伸至上表面,其透過一個位 於具有用來定義佈植區域開口之逐漸薄化邊緣的佈植罩幕 內之開□,使得該佈植層包括有一邊緣逐漸薄化的部分,以 對應於罩幕之逐漸薄化邊緣。 從製程產品之一觀點來看,本發明係有關於一種具有某 種導電類型之半導體區域,具有一相反導電類型的埋入層形 成於其中,該埋入層具有一邊緣逐漸薄化的部分,延伸至半 導體區域的上表面,而該埋入層之形成係藉由相反導電類型 的雜質之離子佈植,其透過包括有一逐漸薄化的邊緣以定義 開口的罩幕內之開口。 從製程產品之另一觀點來看,本發明係有關於一種具有 某種導電類型之半導體區域,其具有一相同導電類型而更高 雜質濃度的埋入層形成於其中,該埋入層具有一邊緣逐漸薄 化的部分,延伸至半導體區域的上表面,而該埋入層之形成 係藉由相同導電類型的雜質之離子佈植,其透過包括有一逐 漸薄化的邊緣以定義開口的罩幕內之開口。 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注項再填寫本頁) 訂. " —Jf m ^^445523 at —___ 67_ 五、發明説明U〉 ι式之簡要說明 本發明之上述目的、精神與優點’藉由下列參照附圖所 (請先閲讀背面之注意事項再填寫本頁) 作之較佳具體實施例的詳細描述,將會更爲明白,其中: 第1至第3圖係繪示本發明具體實施例之晶片的不同製 程階段,以形成某種導電類型的浴缸形區域於相反導電類型 的單晶矽區域內。 發明之詳細說明 在下文中,本發明之較佳具體實施例將藉由參照附圖而 被詳細描述。 煩請參照第1圖,其繪示具有某種導電類型的單晶砂區 經濟部智慧財產局貝工消費合作社印製 域I 0,以p -型爲例,其上將形成一 η -型浴缸形區域,包括 有一相對深之平坦基底部分以及一逐漸薄化的邊緣(周圍) 部分,其連續地從該埋入之基底部分延仲至上表面。單晶矽 區域1 〇可爲Ρ -型矽晶圖(w a f e r)之一部分或是任何適當的基 板之一 P-型矽晶層。同樣地’可以藉由適當佈植離子的選 擇,在一 η -型區域裡形成一 P -型埋入層。同樣地’也可以 在一 ρ-型區域裡形成一具有更高雜質濃度的Ρ-型埋入層, 或者在一η-型區域裡形成一具有更高雜質濃度的η·型埋入 層。 爲了達成以上之目的,首先在矽區域1〇的上表面11之 上方形成—習用的薄犧牲氧化層12,其主要用來避免砂表 面受到隨後佈植的高能離子之破壞。在某些例子裡’去除此 -6 - 本紙張尺度逋用中國國家揉率(CNS ) Α4规格(210X297公釐) A7 1MA45 52 j ___B7_ 五、發明説明(ίΓ ) 犧牲氧化層1 2的方式亦是可行的。 (請先閲讀背面之注$項再填寫本頁} 接著於犧牲氧化層1 2的上表面之上方沉積一層適當材 料,以作爲侷限佈植區域所需要的罩幕】4。通常該材料爲 一種適當之光阻。 接著使用標準的光學微影技術以將該罩幕層1 4予以圖 案化(p a 11 e r 11 e d ) ’以完全地曝光出氧化層之中間區域1 5 ,以 對應周圍區域1 5 A所環繞的佈植區域中所需要的埋入之平 坦部分。罩幕i 4的邊緣1 4 A係爲逐漸薄化(ta pe re d )者,如 第2圖所示》 經濟部智慧財產局R工消費合作社印1 然後’如第3圖所繪示者,矽區域1〇暴露於一離子束 18’以佈植施體(donor-type)離子於該砂區域10內。離子束 1 8的加速電壓係被選擇以使得該佈植離子得以穿透人完全 暴露之中間區域1 5至-深度,其對應至埋入層1 9之平坦的 基底部分I 9 A所需要的深度。佈植離子能量之常態延展 (spread)通常會造成基底部分19A在厚度方面的延展。換言 之’再不改變罩幕的情況下,加速電壓可被調變以提供基底 部分〗9A所需要的厚度。在周圍區域15A內1佈植離子作 用於逐漸薄化的罩幕邊緣 MA而逐漸損失能量。所造成的 佈植區域19B之厚度便產生類似的逐漸薄化,其形成一從基 底部分1 9 A延伸至半導體區域丨0的上表面1 1之連續區域 ’如第3圖所示。 然後,矽晶片被以常用的方式加熱,以退火處理由於高 本紙張尺度適用中《國家標率(CNS ) A4规格(2丨0X297公漦) 1Ν44552 3 Α7 Β7 五、發明説明(ί ) (請先聞讀背面之注意事項再填寫本頁) 能離子對矽晶片所造成的破壞 > 並且將佈植離子由空隙位置 (interstitial site)移動至適當的晶格位置,使得這些離子可 以有效地將半導體的導電類型轉換成 η -型。其效應便是佈 植區域變成η -型的轉換。如果矽區域1 0係爲η -型導電類型 ,則所形成的埋入層1 9可爲ρ-型導電類型者。若使用的矽 區域1 〇係爲ρ -型導電類型,則所形成的埋入層1 9可爲具 有較高雜質濃度於Ρ·型矽區域10之Ρ-型導電類型者。同樣 地,若使用的矽區域1 〇係爲η -型導電類型,則所形成的埋 入層丨9可爲具有較高雜質濃度於η-型矽區域1〇之η-型導 電類型者。 另外,很明顯地,本發明可以延伸至矽晶圓以外的半導 體材料,例如鍺(germanium)或是化合物半導體材料。 經濟部智慧財產局負工消費合作社印製 也很明顯地,佈植區域的幾何圖形可依需求,藉由適度 改變侷限佈植區域的罩幕開口而加以修飾。同理,明顯地, 延伸至上表面的佈植區域逐漸薄化部分並不需要延伸成環 繞佈植區域內深的平坦部分之整個圓周,但可藉由適當地逐 漸薄化罩幕邊緣的一小部份 '而偈限至圓周的一小部份。 符號之說明: 1 0…單晶砂區域 1 1…上表面 1 2…犧牲氧化層 1 4 :罩幕層 本纸張尺度適用中國國家標率(CNS > Α4規格(210Χ297公釐} A7 -厶- 五、發明説明(?) 1 4 A…罩幕邊緣 1 5…中間區域 1 5 A .周圍區域 1 8…離子束 1 9…埋入層 1 9A…基底部分 I 9B…佈値區域 (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局®;工消費合作社印製 -9 - 本紙張尺度適用中國國家標率(CNS ) A4规格(210X297公釐}

Claims (1)

  1. A8 445523 1 六、申請專利範圍 1. 一種在某種導電類型之半導體區域內形成一具有相反導 電類型的埋入層之方法,包含:藉由以相反導電類型的離 子束佈植該區域,而至少部分地連續延伸至上表面,其透 過一個位於具有用來定義佈植區域開口之逐漸薄化 (t a pe re d )邊緣的佈植罩幕(m a s k )內之開口,使得該佈植層 包括有一逐漸薄化的部分,以對應於罩幕之逐漸薄化邊緣 2. 如申請專利範圍第1項之方法,尙包含用以在半導體區域 內形成具有相反導電類型的浴缸形(bathtub-shaped)區域 ,其係藉由逐漸薄化罩幕內之開口的整個周圍。 3. 如申請專利範圍第1項之方法,其中離子佈植係完成於一 恆常加速電壓之下。 4. 如申請專利範圍第1項之方法’其中離子佈植之完成係藉 由同一道罩幕於某一範圍的加速電壓下,以提供佈植層之 額外的厚度。 5. 如申請專利範圍第1項之方法,其中該半導體區域係爲單 晶矽基板之一部分。 (3.如申請專利範圍第1項之方法,其中所佈植之區域係包括 了其上表面之上的犧牲氧化層,以避免上表面受到佈植的 高能離子之破壞。 7. —種在某種導電類型之半導體區域內形成一具有相同導 電類型而更高雜質濃度的埋入層之方法,包含:藉由以相 -10- 本紙張尺度逋用中國國家搞率(CNS ) Α4ΛΙ格(210X297公嫠) (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013110331A (ja) * 2011-11-24 2013-06-06 Sumitomo Electric Ind Ltd 半導体装置の製造方法
CN112928019B (zh) * 2021-01-25 2024-06-25 杰华特微电子股份有限公司 用于半导体器件的漂移区的制造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1362345A (en) * 1973-05-11 1974-08-07 Mullard Ltd Semiconductor device manufacture
DE2703877C2 (de) * 1977-01-31 1982-06-03 Siemens Ag, 1000 Berlin Und 8000 Muenchen MIS-Transistor von kurzer Kanallänge und Verfahren zu seiner Herstellung
JPS5824018B2 (ja) * 1979-12-21 1983-05-18 富士通株式会社 バイポ−ラicの製造方法
NL8701251A (nl) * 1987-05-26 1988-12-16 Philips Nv Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan.
US5550069A (en) * 1990-06-23 1996-08-27 El Mos Electronik In Mos Technologie Gmbh Method for producing a PMOS transistor

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