TW434793B - Process for producing shallow trench isolation of integrated circuit - Google Patents

Description

A7 434793 __；____B7 五、發明說明（I) 技術領域： 本發明係關於一種積體電路之淺渠溝隔離製程。 發明背景： 習知積體電路中利用區域性氧化製程（Local 0xidati〇n of Silicon; LOCOS)來隔離電子元件區，多指於元件間利用 熱氧化法成長一較厚之氧化石夕層。上述方法雖亦施行但卻具 有嚴重之缺點’係其浪費了砍晶片太大的面積，而當製程逐 漸進入0·25μιη以下線寬時，所述方法則不再被接受。 經 濟 部 智 慧 財 產 局 具 工 消 费 合 作 社 印 製 於近年來，淺渠溝隔離（Shallow Trench Isolation; STI) 已成為另一吸引人的LOCOS製程方法。習知形成淺渠溝製 程之方法，係先在半導體基板1上陸續覆蓋一墊氧化層（pad oxide ) 2、一硬式幕罩（hard mask)，即為一氮化石夕層（Si3N4 ) 3及一氮氧化矽層（SiON)(圖中未示）；接著，利用微影 姑刻技術定義所述墊氧化層2、氮化矽層3及氮氧化矽層， 開啟預備形成淺渠溝隔離區域之淺渠溝5 ;然後，沉積 一氧化矽層6 ’並填滿所述淺渠溝5 ;再接著，利 用化學機械研磨法（Chemical Mechanical Polish; CMP)進 行平坦化處理’移除多餘之氣化矽層6及所述氮氧化矽 層’如圖一 A所示；最後，移除所述氮化矽層3及墊氧化 層2 ’完成積體電路之淺渠溝隔離製程，如圖一 B所示。 其中該淺渠溝5區域係用來隔絕各主動元件區域（〇D)，防 止閉鎖效應產生。 所述墊氧化層2係以熱氧化技術（thermal oxidation)或 化學氣相沉積法（Chemical Vapor Deposition; CVD )所形成， 本纸張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 434793 經濟部智慧財產局貝工消f合作社印製 Α7 Β7 五、發明說明（>) 其主要功能係做為所述氮化*夕層3的襯些（pad)，以緩和該 II化石夕層3和所述半導體基板1之間過大的應力；所述氮化石夕 層3係做為進行淺渠溝區域5姓刻時主動元件區域的保護層； 所述氮氧化矽層係使用化學氣相沉積法所形成，其主要功能 係做為抗反射層（Anti-Reflection Layer ; ARL)，為防止定 義淺溝渠區域5時所述氮化矽層3的厚度影響曝光時之關鍵尺 寸（Critical Dimension ; CD ) 〇

然而’所述積體電路之淺渠溝隔離製程亦有其問題存 在，首先，由於習知CMP製程係利用以氫氧化鉀（KOH) 為主之研液（slurry)，其對氧化矽及氮化矽材質之蝕刻選擇 比過低，僅介於2至5之間，是以往往需要利用一反向護罩 (reverse mask )’保護元件密度較小的區域，來避免習知CMP 製程中容易在軟硬度不同之區域，即渠溝面積較大之區域產 生”凹陷（dishing) ”的情形。 但是’所述利用反向護罩的製程方法必須進行兩步驟之 微影蝕刻製程’將會增加製程之複雜性，是以又有另一技術 被提出’此技術乃選擇利用以氧化鈽（Ce02)為主之研液 進行CMP研磨製程，所述氧化鈽研液對氧化矽及氮化矽材 質具有極佳之姓刻選擇比，其係介於1〇至1()0之間，故可以 製作具高平坦度之表面’且放寬所述主動元件反向護罩的限 制’甚至可以不需使用該主動元件反向護罩（〇DRmask)。 然而’在使用上述氧化鈽研液時，需克服其無法有效研磨移 除所述氮氧化矽層的問題，才可避免因為殘餘的氮氧化矽層 4影響到後績氮化矽層3及墊氧化層2蝕刻的情形產生’降低 __-~， ____________ __7 —— 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 κ 297公爱） -----------裝--------訂--------- - (請先閲讀背面之注意事項再填寫本頁) 43479 A7 --—. _B7_ 五、發明說明（)） 淺渠溝隔離區域之缺陷。 (請先閱讀背面之注項再填寫本頁) 故本發明提供一種積體電路之淺渠溝隔離製程，用以解 決所述含氧化鈽研液之CMP製程無法有效移除所述氮氧化 矽層的問題。 發明之概述： 本發明之主要目的係提供一種積體電路之淺渠溝隔離 (STI)製程。 本發明之另一目的係提供一種有效移除淺渠溝隔離製程 之氮氧化矽層抗反射層的製程方法β 為了達到上述之各項目的，本發明係先在基板上依 序形成一墊氧化層、一氮化矽層及一氮氧化矽抗反 射層’並蝕刻基板用以定義出數個淺渠溝；接著，利用 兩階段之及時蒸氣產生（In_Situ Steam Generation; ISSG)濕式氧化技術，完全氧化所述氮氧化矽層， 並於所述淺渠溝表面形成一極薄之氧化層；然後， 沉積氧化;ε夕填滿所述淺渠溝，並進行平坦化處理； 最後’利用触刻技術移除所述I化石夕層及墊氧化層，完 成積體電路之淺渠溝隔離製程。其中在所述ISSG氧化 經濟部智慧財產局貝工消费合作社印製

步驟前進行一氮化矽層之退後蝕刻製程（pulK backed process )，有助於在主動元件區域邊角形成 一邊角曲率半徑很大的淺渠溝隔離區域，避免淺渠溝之 頸結效應（Kink effect)。 圖式簡要說明： 圖一Α為習知技藝中回蝕刻所述基板以進行平坦化處 本紙張尺度適用中國國家標準（cns)a4規 經濟部智慧財產局員工消費合作社印製 1·半導體基板 3-氮化矽層 氧化矽層 半導體基板 30-氮化石夕層 434793 A7 B7 五、發明說明（if) 理，移除多餘之所述氧化矽層及所述氮氧化矽 層後之剖面示意圖。 圖一B為習知技藝中移除所述氮化矽層及所述墊氧化 層’完成淺渠溝隔離製程之剖面示意圖。 圖一A為本發明實施例中於基板上依序形成一塾氧化 層、一氮化矽層及一氮氧化矽層，並蝕刻開啟所 述淺渠溝之剖面示意圖。 圖二B為本發明實施例中在完成兩階段ISSG濕式氧化處 理後之剖面示意圖。 圖二C為本發明實施例中之配合進行氮化矽層退後 蝕刻製程時之剖面示意圖。 圖二D為本發明實施例中氧化所述氮氧化矽層，並於 所述淺渠溝表面形成一極薄氧化層之剖面示 意圖》 圖一E為本發明實施例中充填一氣化材質，並進行平 坦化處理後之刹面示意圖。 圖二F為本發明實施例中移除氮化矽層及墊氧化層後， 完成淺渠溝隔離製程之剖面示意圖》 圖號說明： 2-墊氧化層 5-淺渠溝 6a-淺渠溝隔離（STI) 20-墊氧化層 30a-氮化珍層 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) -----------ο- M --------訂--------- (請先閱讀背面之注意事項再填寫本頁) 4347 9 a 經濟部智慧財產局員工消f合作社印製 A7 B7 _;_ 五、發明說明（/) 40-氮氧化矽層 50-淺渠溝 60-氧化矽層 70-極薄氧化層 80-氧化矽層 80a-淺渠溝隔離（STI) 發明詳細說明： 首先，請參閱圖二A，本發明係先在一半導體基板1〇上 依序形成一墊氧化層（padoxide) 20、一氮化矽（Si3N4) 30 硬式幕罩（hard mask)及一抗反射之氮氧化矽層（siON ) 40 ; 接著，利用微影蝕刻技術於所述基板中蝕刻定義出數 個淺渠溝（trench) 50 ’並進行蝕刻後之清洗處理，移除該 基板10表面及淺渠溝50中之污染微粒。其中所述墊氧化層2〇 係利用熱氧化技術或化學氣相沉積法（CVD)所形成，厚 度係介於80A至200A之間，其係做為所述氮化矽層3〇的襯墊 (pad) ’用以緩和該氮化矽層30與所述半導體基板1〇間過大 的應力；所述氮化矽層30係做為蝕刻所述淺渠溝5〇時主動元 件區域的保護層，其係利用化學氣相沉積法所形成，厚度係 介於500A至2000人之間；而所述氮氧化矽層4〇係利用化學氣 相沉積法所形成，厚度係介於1〇〇人至1〇〇〇人之間，其主要功 能係做為微影製程時之抗反射層(AJRL)，用以防止在定義淺 溝渠50時因為所述氮化矽層30的厚度不同影響到曝光時之關 鍵尺寸（CD) » 接著’請參閱圖二B，進行兩階段之ISSG·式氧化處理， 用以完全氧化所述氮氧化矽層4〇 ’較習知利用在爐管中進行 之濕式氧化法、乾式氧化法或單一步驟的ISSG濕式氧化法， 更能避免後續利用含氧化鈽（Ce〇2)之研液進行cmp製程 ^張尺度適用中國國家標準（CNS)A4規格^_ x f97公爱）- -----.-------Μ--------訂--------- <請先閱讀背面之注^φ項再填寫本頁) 4347 9；^ 經濟部智慧財產局員工消費合作社印製 A7 _—____B7____ 五、發明說明（L) 時’容易因無法有效研磨移除所述氮氧化梦層4〇，而造成所 述氮氧化矽層40的殘餘’影響到後續敗化石夕層3〇及墊氧化層 20的餘刻處理。所述兩階段之158(}濕式氧化處理係為本發 明一重要的關鍵步驟’其係先利用ISSG濕式氧化技術形成 一犧牲氧化層（sacrificial oxide)，並將所述氮氧化矽層40轉 換成氧化矽層；然後’再利用濕蝕刻技術以氫氟酸（HF) 為银刻液’將所述犧牲氧化層及所述被氧化的氮氧化矽層蝕 刻移除·’再接著’在完成蝕刻後之清洗處理後，繼續進行第 二階段之ISSG濕式氧化處理，用以將所述氮氧化矽層4〇完 全轉換為一氧化矽層60，並再度於所述淺渠溝表面形 成一極薄之氧化層70，如圖二B所示，所述極薄氧化層70之 厚度係介於40A至200A之間。其中所述ISSG濕式氧化處理 係利用快速熱回火處理（Rapid Thermal Anneal; RPA)的方 法’在900°C至llOOl之間’以氫氣（H2)及氧氣（〇2)為 氧化反應氣體，直接生成氧（〇)來進行氧化反應。 另外’若在進行兩階段之ISSG濕式氧化處理之前，配 合一氮化矽層之退後蝕刻製程（pull_backed process)’即利用熱磷酸（η3Ρ04)對所述淺渠溝50 側壁上裸露出之所述氮化矽層進行側邊蝕刻，形 成一相對所述淺渠溝50側壁約凹陷50A至300A之間的 氮化矽層30a，如圖二C所示，可有效避免爾後蝕刻所 述墊氧化層20時產生尖角或切肖之現象，有效降低頸結 效應。而後續配合上本發明所述兩偕段之iSSG濕.式氧化處 理，將較習知製程中更易形成一品質良好之氧化矽成核表 本紙張尺度適財關家標準（CNS)A4規格（21D X 2’97公爱) " ' 1-----裝 i — - — -訂-----I--- (請先閱讀背面之注意事項再填寫本頁) 4347i3 矽 A7 一 —________B7 __ 五、發明說明（^ ) 面，如圖一 ϋ所7F，叮更進一步改善所述邊角曲率效應 (comer rounding effect)0 再接著，請參閱圖二E，沉積一氧化矽材質8〇以填 滿所述淺渠溝50 ’所述氧化矽材質80係利用化學氣相沉積法 形成；皆下來便利用化學機械研磨法（Chemical Mechanical Polish; CMP)進行平坦化處理，以含氧化鈽之研液 研磨移除多餘之所述氧化矽層80及被氧化之氣氧 化矽層（所述氧化矽層60)。 最後’請參閱圖二F，利用濕式蝕刻法依序移 除所述氮化梦層30及所述墊氧化層20，完成積體電路之淺 渠溝隔離製程°其中所述IU匕石夕層30係利用熱鱗酸餘刻移 除’而所述墊氧化層則利用氫氟酸蝕刻移除，於主動 元件區域間形成一邊角面率半徑很大的淺渠溝隔離 區域80a。 上述說明係以較佳實施例來闡述本發明，而非限制本發 明，並且熟知半導麵藝之人士 f能日腾，料轉些微的 改變及婦’鑛不失本拥#義難，林卿&發明 之精神和範圍。 ----.-------裝--------訂--------- (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局負工消费合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（2〗〇 X 297公釐）

Claims (1)

1. A8 B8 C8 D8 434793 六、申請專利範圍 1. 一種積體電路之淺渠溝隔離（Shallow Trench Isolation; STI)製程，其步驟包括·· (a) 提供一半導體基板； (b) 形成一墊氧化層（padoxide)於所述基板上； (c) 形成一硬式護罩（hardmask)於所述塾氧化層上； (d) 形成一抗反射層（Anti-Reflection Layer ; ARL)於 所述硬式護罩上； (e) 於所述基板中定義並姓刻出淺渠溝（trench)區 域； (f) 進行兩階段之及時蒸氣產生（In-Situ Steam Generation; ISSG)濕式氧化處理； (g) 沉積一氧化矽材質以填滿所述淺渠溝； (h) 進行平坦化處理，回蝕刻至完全露出所述氮化矽 層； (i) 移除所述硬式護罩； (j) 移除所述墊氧化層； (k) 完成積體電路之淺渠溝隔離製程。 2. 如申請專利範圍第1項所述積體電路之淺渠溝隔離製程， 其中所述墊氧化層係利用熱氣化法（thermal oxidation) 形成。 3. 如申請專利範圍第1項所述積體電路之淺渠溝隔離製程， 其中所述墊氧化層係利用化學氣相沉積法（CVD)形成。 4. 如申請專利範園第1項所述積體電路之淺渠溝隔離製程， 其中所述墊氧化層厚度係介於80入至200入之間。 本紙張尺度逍相中國國家梂率（CNS ) A4说格（210>^97公羡） ---------Q裝— (請先閲讀背面之注意事項再填寫表頁) .訂 d 經濟部智慧財產局員工消费合作社印製 434?8i 經濟部智慧財產局員工消費合作社印製 A8 BB C8 D8 _ 六、申請專利範圍 " 5.如申請專利範圍第1項所述積體電路之淺渠溝隔離製程， 其中所述硬式護罩係為一I化破層。 6·如申請專利範圍第1項所述積體電路之淺渠溝隔離製猓’ 其中所述硬式護罩係利用化學氣相沉積法（CVD)形成。 7. 如申請專利範圍第1項所述積體電路之淺渠溝隔離製稃’ 其中所述硬式護罩厚度係介於500A至2000A之間。 8. 如申請專利範圍第1項所述積體電路之淺渠溝隔離製程’ 其中所述抗反射層係為一氮氧化矽（Si〇N)» 9. 如申請專利範面第1項所述積體電路之淺渠溝隔離製程， 其中所述抗反射層係利用化學氣相沉積法（CVD)形成。 10·如申請專利範圍第1項所述積體電路之淺渠溝隔離製程’ 其中所述抗反射層厚度係介於100A至1000A之間。 11. 如申請專利範圍第1項所述積體電路之淺渠溝隔離製程， 其中所述兩階段之ISSG濕式氧化處理步驟，係先利用ISSG 濕式氧化技術形成一犧牲氧化層（sacrificial oxide)，並 將氧化所述抗反射層；然後，再利用濕蝕刻技術將所述 犧牲氧化層及所述被氧化的抗反射層姓刻移除；接著， 進行第二階段之ISSG濕式氧化處理，用以將所述抗反射 層完全氧化，並於所述淺渠溝表面形成一極薄之氧 化層。 12. 如申請專利範圍第1項所述積體電路之淺渠溝隔離製程， 其中所述ISSG濕式氧化處理溫度係介於900°C至1100°C之 間。 13. 如申請專利範圍第1項所述積體電路之淺渠溝隔離製程， — II ο裝—— (請先閲讀背面之注意事項再填寫本頁) 訂 d 本紙浪尺度適用中國國家捸準（CNS〉Λ4规格（210>^97公釐） 4347 9 3 A8 B8 C8 D8 夂、申請專利範圍 其中所述ISSG濕式氧化處理係以氫氣（¾)及氧氣（〇 ) 為氧化反應氣體。 (請先閱讀背面之注意事項再填寫本頁) K如申請專利範圍第丨項所述積體電路之淺渠溝隔離製程， 其中所述填滿淺渠溝之氧化矽材質係利用化學氣相沉積 法（CVD)所形成。 15. 如申請專利範圍第1項所述積體電路之淺渠溝隔離製程， 其中所述平坦化處理係利用化學機械研磨法（Chemieal Mechanical Polish; CMP)進行。 16. 如申請專利範圍第丨項所述積體電路之淺渠溝隔離製程， 其中所述（i)步驟係利用以熱磷酸（Η3Ρ04)為蝕刻 液之濕式蝕刻法來移除所述硬式護罩》 17. 如申請專利範圍第1項所述積體電路之淺渠溝隔離製程， 其中所述（j)步騍係利用以氫氟酸（HF)為蝕刻液 之濕式蝕刻法來移除所述墊氧化層。 18. —種積體電路之淺渠溝隔離（shallow Trench Isolation; STI)製程，其步騍包括·· (a) 提供一半導體基板； (b) 形成一墊氧化層（pad oxide)於所述基板上； 經濟部智慧財產局員工消#合作社印製 (e)形成一硬式護罩（hardmask)於所述塾氧化層上； (d) 形成一抗反射層（Anti-Reflection Layer ; ARL)於 所述硬式護罩上； (e) 於所述基板中定義並蝕刻出淺渠溝（trench)區 域； (f) 進行一氮化矽層之退後蝕刻製程（pull- 本紙張尺度適用中國國家榇準（CNS ) A4規格（210>^97公釐） 8 8 8 8 ABCD 4347^3 六、申請專利範圍 backed process )； {請先閲讀背面之注意事項再填寫本頁) (g) 進行兩階段之及時蒸氣產生（In-Situ Steam Generation; ISSG)濕式氧化處理； (h) 沉積一氧化矽材質以填滿所述淺渠溝； (i) 進行平坦化處理，回蝕刻至完全露出所述氮化矽 層； (j) 移除所述硬式護罩； (k) 移除所述墊氧化層； (l) 完成積體電路之淺渠溝隔離製程。 19. 如申請專利範圍第18項所述積體電路之淺渠溝隔離製 程，其中所述墊氧化層係利用熱氧化法（thermal oxidation)形成。 20. 如申請專利範圍第18項所述積體電路之淺渠溝隔離製 程，其中所述墊氧化層係利用化學氣相沉積法（CVD) 形成。 21. 如申請專利範圍第18項所述積體電路之淺渠溝隔離製 程，其中所述墊氧化層厚度係介於80A至200A之間。 經濟部智慧財產局員工消費合作社印製 22. 如申請專利範圍第18項所述積體電路之淺渠溝隔離製 程，其中所述硬式護罩係為一氮化矽層。 23. 如申請專利範圍第18項所述積體電路之淺渠溝隔離製 程，其中所述硬式護罩係利用化學氣相沉積法（CVD) 形成* 24. 如申請專利範圍第18項所述積體電路之淺渠溝隔離製 程，其中所述硬式護罩厚度係介於500A至2000A之間。 本紙張尺度逋用中國國家梯準（CNS ) A4说格（210>1|97公釐） A8 B8 C8 D8 六、申請專利範圍 25. 如申請專利範圍第18項所述積體電路之淺渠溝隔離製 程，其中所述抗反射層係為一氮氧化矽（SiON)。 —,1-----Q-! (請先W讀背面之注意事項再填寫本頁) 26. 如申請專利範圍第18項所述積體電路之淺渠溝隔離製 程，其中所述抗反射層係利用化學氣相沉積法（CVD) 形成。 27. 如申請專利範圍第18項所述積體電路之淺渠溝隔離製 程，其中所述抗反射層厚度係介於100A至1000A之間。 28. 如申請專利範圍第18項所述積體電路之淺渠溝隔離製 程，其中所述氮化矽層之追後蝕刻製程係利用熱 磷酸（H3p〇4)對所述淺渠溝侧壁上裸露出之所 述硬式護罩進行侧邊蝕刻。 29. 如申請專利範圍第18項所述積體電路之淺渠溝隔離製 程，其中所述氮化矽層之退後蝕刻製程係形成一 相對所述淺渠溝側壁約50A至300A之間的凹陷。 經濟部智慧財產局員工消黄合作社印製 30. 如申請專利範園第18項所述積體電路之淺渠溝隔離製 程’其中所述兩階段之ISSG濕式氧化處理步驟，係先利 用1SSG濕式氧化技術形成一犧牲氧化層（sacrificial oxide) ’並將氧化所述抗反射層；然後，再利用濕蝕刻技 術將所述犧牲氧化層及所述被氧化的抗反射層蝕刻移 除；接著’進行第二階段之ISSG濕式氧化處理，用以將 所述抗反射層完全氧化，並於所述淺渠溝表面形成 一極薄之氧化層。 31. 如申請專利範圍第18項所述積體電路之淺渠溝隔離製 程，其中所述ISSG濕式氧化處理溫度係介於如叱至丨勤 本紙張尺度適用中國K家揉率（CNS ) A4規格（210不孕97公釐） 六、申請專利範圍 °c之間。 32. 如申請專利範圍第18項所述積體電路之淺渠溝隔離製 程，其中所述ISSG濕式氧化處理係以氫氣（H2)及氧氣 (02)為氧化反應氣體。 33. 如申請專利範圍第18項所述積體電路之淺渠溝隔離製 程，其中所述填滿淺渠溝之氧化矽材質係利用化學氣相 沉積法（CVD)所形成。 34. 如申請專利範圍第18項所述積體電路之淺渠溝隔離製 程，其中所述平坦化處理係利用化學機械研磨法(Chemical Mechanical Polish; CMP )進行。 35. 如申請專利範圍第18項所述積體電路之淺渠溝隔離製 程，其中所述（j)步驟係利用以熱磷酸（Η3Ρ04)為 蝕刻液之濕式蝕刻法來移除所述硬式護罩。 36. 如申請專利範圍第18項所述積體電路之淺渠溝隔離製 程，其中所述（k)步驟係利用以氫氟酸（HF)為蝕 刻液之濕式蝕刻法來移除所述墊氧化層。 經濟部智葸財產局員工消費合作社印製 逋 Μ \)/ Ns 釐 9 2 Μ