TW434697B - Semiconductor wafer, manufacture thereof, semiconductor device and manufacture thereof - Google Patents

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434697 A7 B7 五、發明説明（1 ) (請先閲讀背面之注意事項再填寫本貰) 本發明係有關於半導體晶圓、半導體晶圓之製造方法 、半導體裝置以及半導體裝置之製造方法，特別是有關於 一種在半導體基板本體的表面形成有磊晶層的晶圓，所謂 的磊晶晶圓、以及適用於使用其之半導體裝置的有效的技 術。 晶晶晶圓係一由藉由晶晶生長（epitaxial growth)法 在經實施鏡面拋光之半導體晶圓之主面上設有磊晶層而構 成的半導體晶圓。 磊晶晶圓在降低軟體錯誤（reduction of soft errors) 或是鎖定保護（latch-up protection)方面極爲優越’而具 有在磊晶層上所形成之閘絕緣膜之耐壓特性優良，且能夠 大幅地減低閘絕緣膜之缺陷密度等的特徵，而進展到應用 在半導體積體電路裝置的製造技術上。如此之磊晶晶圓的 製造方法，例如記載於特開平7 - 4 5 5 2 6號公報（ Japanese Patent Laid-Open Publication No. 7-45526, Date of Publication; February 14，1995，申請人：Hitachi, Ltd) 中的。 經濟部中央標準局員工消費合作社印束 但是，爲了要對具有該磊晶成長層之矽晶圓的基板提 供鎖定保護、減低軟體錯誤、或是對於重金屬、特別是對 鐵的吸氣區（getering site)，也有硼濃度（所謂的基板濃 \ 度）較磊晶成長層的濃度爲高的情形。而硼則有在結晶成 長時導入的方法以及在成長後藉由注入離子而導入的方法 。至於後者，如在特開平〇 8 — 1 7 8 4 1 (Japanese Patent Laid-Open Publication No. 8- 1 784 1, Date of 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -4- 4346 9 7 五、發明説明（2 ) 經濟部中央標準局員工消費合作杜印製
Publication; January 19，1996)所記載般1已知有在特硼離 子注入到矽基板後，藉由磊晶成長而製造嘉晶晶圓的方法 。以下則敘述後者的習知技術。 該習知技術的目的係有關於磊晶基板，阻止氧自基板 朝磊晶層擴散，且得到優越的吸氣（gettering )效果。 該習知技術的構成，在將雜質離子注入到矽基板後， 藉由產生氧析出核（neclear of oxygen precipitation)的熱 處理，形成包括了在矽基板表面上所形成之雜質濃度低， 且析出核密度低的表面層，以及在其下所形成之雜質濃度 高，且析出核密度高的高密度層，以及使在其下所形成的 雜質濃度較高密度層爲低1且析出核密度較高密度層爲低 的低密度領域，之後，則在表面層上堆積出磊晶層。 此外_，根據該習知技術，可以知道能夠將所注入的雜 質設成碳或是與矽基板相同導電型的雜質（參照第4頁、 右欄、* 0 0 3 1 ")。亦即，所注入的雜質可以選擇碳 或是與矽基板相同導電型之雜質中之其中一者。 根據在上述習知技術中所揭露的發明，矽基板可以使 用電阻率（resistivity )在〇 . 0 1 Ω · c m以下之高濃度 P型矽基板、或是電阻率在0 . 1Ω . cm以下的η型矽 基板（參照第5頁、右欄、、' 〇 〇 4 3 〃 )。亦即，習知 技術係一以導入多量之雜質的低電阻率基板（0 · 0 1 Ω • cm#l〇18cm 3)爲前提的發明。此外，爲了要促 進氧的析出，乃將碳或是與矽基扳相同導電型的雜質注入 到其基板內。此外*特別是藉由降低在基板之表面層中之 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CMS ) A4说格（210X297公釐） -5- 4346 ^7 A7 ___Ξ__^ 五、發明説明（3 ) 注入雜質的濃度，可以減少因爲氧所引起之磊晶層的缺陷 情形。 然而，根據上述習知技術，由於是低電阻基板*因此 有因爲來自基板底部（背面）的外部擴散（out diffusion ) 而導致磊晶層表面的電阻率產生變動的問題。爲了要解決 此一問題，乃考慮在其基板底部被覆一氧化膜^該處理， 由於磊晶晶圓之製造過程的數目會增加，因而會導致晶圓 的成本提高。 又，在利用如此之磊晶晶圓之半導體裝置之製造過程 的熱處理中，會從由注入硼離子所形成之半導體晶圓（基 板）中之硼的高濃度領域產生轉位。該轉位，在半導體裝 置之製造過程之熱處理中，會上昇到形成半導體裝置之活 性領域的領域（磊晶層表面）爲止，結果會導致半導體裝 置的良品率惡化。該問題，對於爲了要減低成本，而愈是 使磊晶層的厚度變薄時，會變得更加明顯。 經濟部中央標隼局貝工消費合作社印裝 (婧先閲讀背面之注意事項再填寫本頁) 此外，藉由高能量將硼（B)離子以及碳（C)離子 注入到由F Z法（Float zone growth method)所得到之 S i結晶基板（所謂的F Z — S i基板）則已經揭露在 Liefting et al (1992 Materials Research Society Symp.
Proc. Vol. 235, pp. 179- 184; C IMPLANTATION FOR SUPPRESSION OF DISLOCATION )中。 然而，Liefting et al則是報告針對在製造如二極體、 電晶體、閘流晶體管（thyristors)般之分離裝置（discrete devices )時所使用的F Z - S i基板抑制其形成缺陷的技 本紙張尺度適用中國國家標牟（CNS ) A4規格（2丨0X297公釐〉 -6 - 434697 A7 B7 _ 五、發明説明（4 ) 術。而未揭露出在製造半導體積體電路裝置時所使用之由 (請先閲讀背面之注意事項再填寫本頁) C Z 法（Czochralski grown method)所得到的 S i 結晶基 板（所謂的CZ — S i基板）以及在該CZ — S i基板表 面上形成幕晶層的技術。 但是，如川越等人（Kawagoe et al)在特開平 8 - 9 7 1 6 3 號公報（Japanese Patent Laid-Open Publication No. 8-97 163, Date of Publication; April 12, 1996)如揭露般地，提出一準備了在具有高電阻率的C Z -S i基板表面上形成有厚度在5// m以下（具體地說1 #ηι)之晶晶層的嘉晶晶圓^而在該晶晶晶圓的表面形成 MOS · FET的技術。此外，乃特別提出一爲了要提高 在該磊晶層中之重金屬雜質（heavy metal impurities )的吸 氣效果，在晶圓背面堆積出多矽層以作爲吸氣層的技術。 然而，根據本案之發明人等的檢討，明顯地知道形成 在該晶圓背面的吸氣層並無法捉住足夠的重金屬雜質。 又形成該吸氣層，也會導致磊晶晶圓的成本提高。 經滴部中央榡準局貝工消費合作社印製 在此，本發明人等則針對提高利用具有高電阻率的 C Z - S i基板的磊晶晶圓的吸氣能力的其他手段，嘗試 藉由注入與基板相同導電型的雜質（具體地說爲硼）離子 到該基板內而形成高濃度吸氣層然而，該手段，與上述 習知技術同樣地，在半導體裝置之製造過程的熱處理中， 會從由注入硼離子所形成之半導體晶圓（基板）中之硼的 高濃度領域產生轉位。該轉位，在半導體裝置之製造過程 之熱處理中，會上昇到形成半導體裝置之活性領域的領域 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公楚） 4346 97 λ7 Β7 五、發明説明（5 ) (磊晶層表面）爲止，結果會導致半導體裝置的良品率惡 化。 因此，本發明人等即嘗試抑制因爲該高濃度領域所導 致的轉位情形。 本發明之目的在於提供一能夠提高在半導體基板主面 t具有磊晶成長層之半導體晶圓的吸氣能力的技術。 本發明之其他的目的在於提供一具有已抑制發生轉位 之磊晶成長層的半導體晶圓。 本發明之其他目的在於提供一可以減低在半導體基板 主面上具有嘉晶成長層之半導體晶圓的成本的技術。 本發明之其他目的在於提供一可以提高半導體裝置的 性能以及信賴性，且可以減低半導體裝置之成本的技術。 更者，本發明之具體的目的在於提供具有抑制因爲包 含高濃度的硼的領域所導致之轉位的磊晶成長層的半導體 晶圓以及使用此之半導體裝置、以及與半導體裝置之製造 方法有關的技術。 經濟部中央標隼局員工消費合作社印繁 (請先W讀背面之注意事項再填寫本頁) 此外，本發明之半導體裝置係將多個電晶體（具體地 說爲MOS·FET)集中在具有磊晶層的半導體基板本 體上而構成電路。又該半導體裝置，可以因應所需•除了 電晶體之外，也可以設置電容器、電阻。 首先說明在本發明所揭露的發明中之代表性實施例的 槪要內容。 (1 )本發明之半導體晶圓的特徵在於：在至少包含 了硼與碳的半導體基板本體的表面具有半導體單結晶層。 本紙张尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） -8- 4346^7 經濟部中央標準局貝工消费合作社印製
A7 __B7五、發明説明（6 ) 特別是在包含硼的半導體基本本體上具有局部存在的碳。 此外，在本說明書中，雖然是用「局部存在」乙詞（ localizatiDn)，但是當然也包括根據注入離子等所產生之 分佈情形。 (2 )更者’本發明之半導體晶圓，在至少包含硼與 碳的半導體基扳本體上具有半導體單結晶層，而該半導體 單結晶層會藉由磊晶成長而形成，且成爲與上述半導體基 板本體的導電型相同的導電型。 (3 )本發明之半導體晶圓之製造方法，包括在至少 包含硼與使之局部存在之碳的半導體基板本體上，藉由磊 晶成長而形成與該基板本體相同導電型之半導體單結晶層 的過程。大多數的情形，上述半導體單結晶層的雜質，包 含大約與在讓上述半導體基板本體含有上述硼以及局部存 在之碳之前在設計上的濃度相同之濃度的雜質。 (4 )更者，本發明之半導體裝置之製造方法，具有 準備好在至少含有硼與局部存在的碳的半導體基板本體上 ，具有藉由磊晶成長而導電型與上述雜質相同之半導體單 結晶層的半導體基體，而在上述半導體單結晶層上形成氧 化膜的過程。大多數的情形，上述半導體單結晶層的雜質 ，包含大約與在讓上述半導體基體含有上述硼以及局部存 < + 在之碳之前在設計上的濃度相同之濃度的雜質。 (5 )本發明之半導體裝置，在至少含有硼與碳之半 導體基板本體的表面具有半導體單結晶層，而以該半導體 單結晶層爲母材，至少形成半導體活性領域。 本姑《浪尺度適用中國國家標準（CNS ) A4说格（210X297公釐） Q (請先閲讀背面之注意事項再填寫本頁) 4346 97 a? B7 五、發明説明（7 ) 此外，所謂的半導體活性領域係指可進行電晶體動作 的半導體表面領域。 (6 )本發明之半導體裝置之製造方法1包括：在含 有硼與碳的半導體基板本體的表面’藉由磊晶成長而形成 導電型與上述雜質相同之半導體單結晶層的過程、自上述 半導體單結晶層的表面到上述半導體基板本體的上部形成 雜質濃度朝上述半導體單結晶層的深度逐漸降低之第1半 導體領域的過程、以及在上述第1半導體領域上形成氧化 膜的過程。大多數的情形，上述半導體單結晶層的雜質’ 包含大約與在讓上述半導體基板本體含有上述硼以及局部 存在之碳之前在設計上的濃度相同之濃度的雜質。 此時，也可以事先準備好在含有硼與碳之半導體基板 本體的表面，藉由磊晶成長形成導電型與上述雜質相同之 半導體單結晶層的半導體基體。 經濟部中央標车局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) (7 )又本發明之半導體裝置之製造方法，具有在形 成上述第1半導體領域的過程中，在將雜質離子注入到上 述半導體單結晶層後，而使被注入的雜質進行熱擴散的過 程。 又，上述第1半導體領域可以應用作爲互補型MOS * FET電路形成用的井。 請參照第1 a圖、第1 b圖來說明本發明之其他的手 段。 首先準備矽基板·>該矽基板係從例如由Czochralski 本紙張尺度適用中國國家標準（CNS )八4说格（210X297公釐）_ 1n _ 經滴部中央標率局貝工消費合作社印裝 4346 97 A7 B7 五、發明説明（8 ) p u 11 i n g法所製成之晶棒切成薄板狀以作爲晶圓而形成。此 外，氧濃度，則根據J E I D A換算，含有9 X 1 〇 1 7 a tms . cm 3，導電型爲P型、硼的含有量爲1 . 3 X 1 〇 1 5 a t m s * cm 3、電阻率爲 ΙΟΩ-cm〔註 ：JEIDA: Japan Electronic Industry Development Association ) ° 接著，在本發明中，如第1 a圖所示，在將硼離子 1 0 3注入到矽基板1 0 1的同時，也如第1 b圖所示般 注入碳離子。該雜質的注入順序可爲（1 )同時注入2個 元素、（2)在注入硼離子後，才注入碳離子、（3)相 反地，在注入碳離子後，才注入硼離子。又最好各離子的 projected range forions要一致。 離子注入一般是在1 0 k e V〜2 0 0 V左右之 範圍的加速能量下進行。更者，高能量也可例如爲數 M e V。若是表示在基板之深度方向上的離子的分佈情形 ，一般而言，當以1 0 k e V的加速能量將硼離子垂直地 注入到（1 0 0 )面時，則硼會以基板之深度位置的大約 3 0 n m爲中心而分佈。當以2 0 0 k e V來注入時，則 硼會以基板的深度位置的大約5 5 0 nm爲中心而分佈。 另一方面，當爲碳離子時、當以1 0 k e V的加速能量將 ί 離子呈垂直地注入到（1 0 0 )面時，則碳會以基板的深 度位置、大約3 0 nm爲中心而分佈，而當以2 0 0 k e V來注入時*則碳會以基板的深度位置大約3 0 0 n m爲中心而分佈。如此般讓硼以及碳局部存在。 (請先閱讀背面之注意事項再填寫本頁) •—訂 本紙張尺度適用中画國家標隼< CNS ) A4規格（210X297公釐） -11 - 4346 97 at B7 五、發明説明（9 ) 在此，硼離子的摻雜量最好是在lxlO^a tms •cm 2〜2xl015atms.cm 2的範圍內。另 一方面，碳離子的摻雜量最好是在lxlO^a tms . cm 2〜lxl016atms*cm 2的範圍內。而注 入高濃度（1 X 1 0 1 6 a t m s · c m 2以上）的碳對於 之後的半導體裝置的製造並不好。亦即，在製造半導體裝 置時的熱處理中，會因爲碳離子而發生轉位。另一方面， 注入低濃度（1 X 1 0 1 1 a t m S · c m 2以下）時，則 很難阻止格子間的S i原子形成群集（cluster)。亦即， 很難抑制因爲注入硼離子而產生轉位。因此，碳離子的摻 雜量可以與硼離子的摻雜量相等、或是較其爲大。 此外，矽基板的主面，在半導體裝置的技術領域中係 採用（1 ◦ 0 )面以-及其附近的結晶面。當然本發明也可 以應用到其他的結晶面。 在注入硼離子以及不是摻雜物（dopant )系的碳離子後 ，則進行熱處理以恢復在製造半導體裝置時因爲注入離子 所產生的損傷。 更者，如第1 c圖所示進行磊晶層1 02的成長。在 此，恢復因爲注入離子時所受到之損傷的熱處理，也可以 在成長爐中進行。 磊晶層的厚度，實用上可以作以下之考慮。其下限爲 後述之MOS·FET中之閘絕緣膜的厚度之一半以上的 厚度。又，磊晶層之厚度的上限，雖然會因爲製品以及製 品條件等而有所不同’而不能一槪而論，但是最好大約爲
(請先閱讀背面之注意事項再填寫本頁) ^訂 經濟部中央標準局員工消費合作社印51 本紙張尺度適用中圉國家標準（CNS ) A4規格（210X297公釐） -12- 4346 97 Λ7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明（1〇 ) 5 // m。有關該些點，在實施例2中會說明與半導體裝置 之間的關係。 第2 a、2 b圖係表用於與本發明人等所嘗試之本發 明進行比較之磊晶晶圓的基本的製造過程。 如第2 a圖所示，將硼離子1 0 3注入到矽基板 1 0 1 ，而在矽基板形成硼的高濃度領域1 0 6 »此外在 實施熱處理以恢復在注入離子時所受到的損傷後，則如第 2 b圖所示進行磊晶層1 〇 2的成長。 與比較例相比較，根據本發明，由於注入碳離子具有 可以減低在注入硼離子時所受到之損傷的效果，因此可以 減低因爲注入硼離子而誘發缺陷（轉位）的機會，而能夠 得到品質良好的磊晶晶圓。亦即，在半導體裝置之製造過 程之熱處理中所發生的群集（cluster)會成爲發生轉位的 誘因。該群集的發生可以藉由不是摻雜物（dopant )的碳而 獲得阻止》 此外，根據上述本發明之半導體晶圓之製造方法，可 以降低實現高的半導體裝置以及信賴性之半導體晶圓的成 本。 又，根據上述本發明之半導體裝置之製造方法，藉由 在半導體單結晶層上形成MO S F E T的閘絕緣膜，由於 可以得品質更良好的閘絕緣膜，因此能夠提高閘絕緣膜的 耐壓，且可以極度減低閘絕緣膜的缺陷密度。藉此可以減 低具有高的元件特性以及信賴性之半導體積體電路裝置的 成本。 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ25Π公釐} -13- 4346 97 A7 B7 五、發明説明（11) 藉此，可以減少不良情況發生，且可以提高良品率。 又，根據上述本發明之半導體積體電路裝置之製造方 法，藉由設置一使半導體單結晶層之下層之半導體基板本 體的雜質濃度較半導體單結晶層的雜質濃度爲高的高濃度 領域，由於可以相對地降低半導體基板本體的電阻，因此 可以提高latch up耐性。 又，根據上述本發明之半導體裝置之製造方法，藉由 根據離子注入法以及熱擴散法來形成第1半導體領域，在 利用磊晶晶圓來製造半導體積體電路裝置時 > 不必要變更 設計以及製造過程，能夠利用與使用一般之半導體晶圓之 半導體積體電路裝置相同的方法來製造半導體積體電路裝 置。 經濟部中央標準局員工消費合作社印製 (請先閲请背而之注意事項再填寫本寊) 又根據上述本發明之半導體裝置之製造方法，藉由例 如在氧析出物或是空洞群集（vacancy-c丨uster)等之缺陷少 的半導體單結晶層上設置動態隨機存取記憶體的記憶格， 可以減低在記憶格之轉送Μ 0 S F E T中之源極領域以及 汲極領域中的接合漏電流。又由於能夠抑制記憶格之電容 器之電荷的洩漏程度，而加長電荷積存時間，因此能夠提 高更新（refresh)特性。藉此可以提升動態隨機存取記億 體的性能、信賴性以及良品率。 乂 此外，在以下的實施例中，雖然是針對利用動態隨機 存取記憶體的半導體積體電路裝置的例子來加以說明，但 是對於其變形形態或是其他的半導體裝置而言1當然也可 以得到本發明的效果°若是舉其他之半導體裝置的代表例 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -14- 經濟部中央標準局員工消费合作社印製 4346 97 a? B7 五、發明説明（12 ) 則有 S R A Μ ( Static Random Memory )、R Ο Μ ( Read
Only Memory) , E E P R 〇 M ( Electrically Erasable
Programmable ROM )、快閃記億體（Flash Memory )、或 是微電腦等的邏輯電路、具有雙埠型電晶體的半導體積體 電路裝置、B i CMOS電路等° 例如藉由在氧析出物或是空洞群集等之缺陷少之磊晶 層上設置靜態隨機存取記億體的記憶格，由於可以減低在 構成記億格之Μ 0 S · F E T之源極領域以及汲極領域中 的接合漏電流，因此可以提高資料滯留〔retention)位準’ 而降低資料滯留的不良率。 又，藉由在例如氧析出物、空洞群集等之缺陷少的晶 晶層上設置可以電氣式地消去以及寫入資料之唯讀記憶體 的記憶格，可以提高資料寫入特性以及減低在消去資料時 的變動。 實施例1 請參照第1 a * 1 b，以及1 c圖來說明本發明的一 個實施例。 在直徑20cm (大約8英吋），結晶面爲（100 )的矽晶圓1 0 1上，如第1 a圖所示注入硼離子10 3 。該矽晶圓係自利用如Czchralski法所製作的晶棒所切出， 而其氧濃度，依照J E I DA換算，含有9 X 1 〇 17 atms.cm 3。導電型爲p型，電阻率爲10Ω. c m ° (請先閲讀背面之注意事項再填寫本頁) 訂 本紙伕尺度適用中國®家糅準（CNS ) A4規格< 2】0乂 297公釐） -15- 經濟部中央標準局員工消費合作社印衆 434697,> A7 B7 - 一 — - 1 1 - - 五、發明説明（13) 硼離子的注入條件，加速能量爲1 〇 0 k e V，摻雜 量爲lxlO^atms.cm 2。在此，硼離子的摻雜 量最好在 lxlOUa tms . cm 2 〜2xiQIS a t m s * cm 2的範圍內。又雖然是依據所形成之半導 體裝置，但是硼離子的摻雜量爲lxl013a tms · cm 2〜lxl015a tins , cm 2，又更好大多是 使用在 5><1013a tms . cm 2 〜5χΐ〇11 a t m s · c m 2的範圍內。又加速能量大多是使用在 1 OkeV〜1 OOkeV的範圔內。 又當注入硼離子時，則也可以直接取代硼離子，而改 注入二氟化硼離子。 接著，如第1 b圖所示，將碳離子1 04注入到已準 備好的矽晶圓內。在注入碳離子時，加速能量設成1 9 0 keV，摻雜量設成lxl015a tms · cm 2。在此 ，碳離子的摻雜量最好是在1 X 1 0 1 1 a t m s . c m 2 〜1 x 1 016a tms ♦ cm 2的範圍內。又雖然是依據 所形成之半導體裝置的規格，但是碳離子的摻雜量大多是 使用在 lxl014atms.cm 2 〜lxl〇16 a tms _ cm_2。又加速能量最好是在lOkeV〜 200keV的範圍內。 < 如此準備好的矽晶圓，接著，則在磊晶成長爐中，在 氫氣環境下進行溫度1 0 0 0°C、加熱時間爲1 5分的熱 處理|而使因爲注入離子所產生之傷害恢復。之後，藉由 --般的方法，在如此準備好的矽晶圓上實施磊晶成長而形 (諳先閱讀背面之注意事項再填寫本頁)
、1T 本紙張尺度適用中國國家標準（CNS>A4规格（210 X 297公釐〉 -16- 434697 A7 B7 五、發明説明（14) 成厚度爲1 vrn的砂層•而製成嘉晶晶圓。幕晶成長’例 如利用S 1 Η 4氣體與氫氣（Η 2 )，而根據9 8 0 °C左右 的 C V" D ( Chem丨cai Vapor Deposition)法來進行。 此外，磊晶成長本身可以依據習知的方法來進行。例 如詳見於「Surface Science Technology Series No,3、USC 半導體基盤技術硏究會編，REALIZ INC發行、1 996」中。 又·在準備好的矽晶圓的背面則未藉由C V D法來實 施多矽或氧化膜等的背面被覆（back coat)。 此時，磊晶成長層1 0 2的雜質濃度則被設計成實質 上與在注入局部存在的硼、局部存在的碳之前在矽基板本 體1 0 1之設計上的雜質濃度相等。在本例的磊晶層 102中則導入p型雜質，例如硼，一般而言爲1 . 3x 1 0 1 5 a t m s ♦ cm 2左右。而事先已注入到基板側的 硼或碳離子，在磊晶成長中擴散到磊晶成長層的情況實質 上可以忽視。而此是因爲形成該磊晶層的成長時間短到 1 0分鐘以下之故。 經濟部中央標準局員工消費合作社印聚 (請先閱讀背面之注意事項再填寫本頁) 根據本發明之半導體晶圓之製造方法，可以提供能夠 實現高的元件特性以及信賴性的半導體晶圓。更者，不必 要使用昂貴的半導體基板，能夠降低其製造成本。 實施例2 說明本發明之其他實施例之半導體裝置及其製造方法 的例子。 第3圖係表半導體積體電路裝置之主要部分的斷面圖 本紙張尺度速用中國國家標準（CNS ) A4規格（210X297公釐） -17- 經濟部中央標芈局貝工消費合作社印裝 434697 A7 _B7_____ 五、發明説明（15) 、第4圖係表在第3圖之半導體積體電路裝置之製造過程 中所使用的半導體晶圓的平面圖、第5圖〜第8圖係表在 第3圖之半導體積體電路裝置之製造過程中之主要部分的 斷面圖。 構成本實施例2之半導體積體電路裝置1的半導體基 板2係由第3圖所示之半導體基板本體2 S與磊晶層2 E 所構成。此外，在半導體基板本體背面則設有由其他結晶 矽的被覆所構成的吸氣層（捕捉領域）2 G。吸氣層2 G 係一用於捕捉重金屬元素的層。根據本實施例，該吸氣層 係爲了要更加提高吸氣能力而設的。在本發明中，由背面 被覆所構成的吸氣層並不是必要條件。 半導體基板本體2 S係例如由厚度爲7 0 0 — 8 0 0 # ηι左右之p 型的矽晶圓等所構成。在晶棒結晶時t例如 P型雜質的硼已經被導入到在半導體基板本體2 S，而其 雜質濃度例如爲1 . 3 X 1 0 1 5 a t m s · c m 3左右。 在半導體基板本體2 S的主面上則形成有例如p 型的 磊晶層2 E，而構成所謂的磊晶晶圓。磊晶層2 E則被導 入有例如P型雜質的硼，如上所述，其雜質濃度則與半導 體基板本體2 S在設計上的雜質濃度相等。 在本發明中，如到目前所述，事先將硼離子以及碳離 子注入到半導體基板本體。由第1 0圖可以看到此狀態。 但是第10圖係表在製作完半導體積體電路裝置後之雜質 濃度的分佈情形 亦即，雜質濃度朝磊晶層的深度方向逐 漸降低的P型井（第1導電型井領域）則自該磊晶層的表 本紙張尺度適用中國国家標準（CNS ) A4規格（210X297公釐） (請先聞讀背面之注項再填寫本頁) 訂 -18- 434697 A7 _________B7__ 五、發明説明（16) 面形成到半導體基板本體的上部。此外，在第10圖中， 以2 E來表示的領域爲磊晶層，而以2 S來表示的領域爲 半導體基板本體部分。利用二次離子質量分析器來測量其 雜質濃度。第1 0圖係表硼、碳局部存在（localize)的狀 肯巨。 < I」j、 此外’在第3圖到第9圖中並未表示在半導體基板本 體2 S內局部存在的硼離子以及碳離子。而此係與實施例 1所示者同樣的狀態。又*也省略了與半導體基板本體以 及磊晶層相同導電型式的p型井。基本上，深度與第3圖 所示之η型井相同，而其雜質的分佈情形則如第1 〇圖所 示。在此*所謂設計上的雜質濃度則當然意味著包含容許 値。亦即，所謂與設計上的雜質濃度相等係指當半導體基 板本體2 S在設計上的雜質濃度以〔雜質濃度値：A〕士 〔容許値：α〕來表示，而當半導體基板本體2 S之實際 的雜質濃度爲Α時，若磊晶層2 Ε之實際的雜質濃度在A 的範圍內時，則判斷爲半導體基板本體2 S與磊晶層 2 Ε的雜質濃度係相等s 經濟部中央標準局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁} 如此般，在本實施例2中，利用經改良的磊晶晶圓· 由於不使用昂貴的p 1型的半導體基板本體，因此可以將半 導體基板2的成本降低到一半左右》 磊晶層2 E的厚度例如爲1 v m左右，而形成比較的 薄。因此可以得到以下的效果。 磊晶層2 E之厚度的下限係一在後述的 MOS.FET中之閘絕緣膜之厚度之一半以上的厚度。 本纸張尺度適用中國國家標準（CNS ) A4規格（2)0X297公釐） -19- 434697 Λ7 B7 五、發明説明（17) 而此是因爲考慮到在形成Μ 0 S · F E 丁之閘絕緣膜之際 ，閘絕緣膜之厚度的一半會進入到半導體基板2側而設定 〇 亦即，當將磊晶層2 Ε的厚度設成·較閘絕緣膜之厚度 的一半爲薄的，當在磊晶層2 Ε上形成閘絕緣膜時，整個 磊晶層2 Ε爲閘絕緣膜吃掉的結果*即成爲閘絕緣膜被形 成在半導體基板本體2 S的上面的構造，而無法獲得當將 閘絕緣膜形成在磊晶層2 Ε上時的效果，亦即，可以形成 良好的閘絕緣膜，且無法獲得提高閘絕緣膜之耐壓的效果 〇 更者，即使在半導體基板本體2 S的主面上具有突起 ，也可以將其視爲能夠忽視該突起。又在半導體晶圓上形 成磊晶層時所產生在半導體晶圓的主面外周附近的突起也 可以獲得抑制。 經濟部中央標率局員工消费合作社印製 (讀先聞讀背面之注意事項再填寫本頁) 磊晶層之厚度的上限，由於會因爲製品以及製造條件 等而有所不同，而不能一槪而論，但是最好例如在0 . 5 以下。第1可以確保磊晶層2 Ε之上面的平坦性，當 磊晶層的厚度加厚時，則光是只一部分也會造成在半導體 基板本體2 S之主面上的高低差變大，而能夠將第2晶圓 的成本抑制到低價格。第3即使在半導體基板2 S的主面 具有突起，若是設成相當於該程度的厚度時，則也不會因 爲該突起而產生大的高低差。 在磊晶層2 E之主面上則形成爲由例如二氧化矽（ S i 〇 2 )所構成的場絕緣膜3所包圍的元件形成領域，在 本紙張尺度適用中囷國家標準（CNS ) A4現格（210X297公釐） -20- A7 經濟部中央榡準局貝工消費合作社印衆 五、發明説明（18 ) 該領域則形成有CMO S電路等之一定的電子電路。 CMOS電路爲由η通道MOS · FET (以下只稱爲 nMOS) 4Ν以及ρ通道型MOS * FET (以下只稱 爲pMOS)4P所構成的公知的電路。 此外，在場絕緣膜3的下層則形成有通道阻止領域（ 未圖示）。 上述MO S · F ET的具體的構造，可以爲例如 L D D (Lightly Doped Drain)構造的 MO S · F E T，但 並不爲該例所限定。 半導體領域4Na ，4Nb爲一對成爲nMOS4N 之源極•汲極領域的雜質領域。其深度例如爲0 . 5 V m 左右，而被形成在磊晶層2 E之厚度的範圍內。此外， 4 N c以及4 N d分別爲閘極，在磊晶層2 E上所形成的 閘絕緣膜4 N c係由厚度約1 8 0 A左右的S i 0 2所構成 。如此般，根據本方法，可以形成膜質良好的閘絕緣膜 4 N c ，又能夠提高閘絕緣膜4 N c的耐壓。又可以將閘 絕綠膜4N c之缺陷密度（在一定的範圍內發生缺陷的數 目）改善（減低）1位數以上。 閘極4 N d可爲低電阻多矽的單層膜或是在低電阻多 矽膜上積層如WS i 2等之金屬矽化物膜的構造。 另一方面，pMOS 4 P則被形成於在半導體基板2 之上部（磊晶層）所形成的η型井6內。例如將η型雜質 的磷或砷導入到η型井6，該雜質濃度例如爲lxl 013 a t m s * c m 2左右。n型井6的深度例如爲1.5〜 (誚先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公漦） -21 - 4346^7 A7 B7 經濟部中央榡準局員工消費合作社印製 五、發明説明（19 ) 4 β m左右，而到達較磊晶層2 E爲深的位置。 pMO S 4 P具有以下的構成要素。半導體領域 4Pa ，4Pt>爲一對成爲pM〇S4P之源極•汲極領 域的雜質領域，其深度約爲0 . 5 νηι左右，而被形成在 磊晶層2E之厚度的範圍內。此外，4Pc以及4Pd分 別爲閘極。在磊晶層2 E上所形成的閘絕緣膜4 P c係例 如由厚度爲1 8 0 A左右的S i 〇2等所構成。半導體領域 4 P a ，4 P b的深度例如爲〇 . 5 # m左右，而被形成 在磊晶層2 E之厚度的範圍內。 在磊晶層2 E上所形成的閘絕緣膜4 P c例如由厚度 1 8 0 A左右的S i 〇2等所構成。藉此，對於閘絕緣膜的 膜質可以得到與在η Μ 0 S 4 N中所說明者相同。 閘極4 P d則與在上述nMO S 4 Ν-中所說明者同樣 地構成。 此外，半導體領域5 S a以及半導體領域5 S b係一 用於設定各MO S之基板電位的領域，係一例如被導入磷 或砷的η型雜質領域。 在半導體基板2上則堆積了例如由S ί 0 2所構成的絕 緣膜7，且開孔形成可讓上述nMOS 4 Ν的半導體領域 4Na，4Nb，pM0S4P之半導體領域4Pa ’ 4Pb以及基板電位用之半導體領域5Sa * 5Sb露出 的連接孔8。 上述nM0S4N的半導體領域4Na ，4Nb ’則 經由連接孔8分別與電極9Na ，9Nb在電氣上呈連接 (請先閲讀背面之注意事項再填寫本頁) 訂 本紙伕尺度適用中國國家橾準（CNS ) A4規格（210 X 297公楚） -22- 434697 A7 B7 經濟部中央標率局員工消費合作社印製 五、發明説明（20 ) 。又，p Μ 0 S 4 P的半導體領域4 P a ，4 P b，則經 由連接孔8分別與電極9Pa ，9Pb在電氣上連接。此 外，nMOS4N的半導體領域4Nb，則經由連接電極 9Nb，9Pb之間的第1層配線，而與pM〇S4P的 半導體領域4 P b在電氣上連接。 又，基板電位用的半導體領域5 S a ，5 S b則分別 與電極9 S a，9 S b在電氣上呈連接。 在絕緣膜7上則堆積有自下層開始依序積層例如 S i 〇2膜與氮化矽（S i 3Νβ)而成的表面保護膜。 其次請參照第4圖〜第9圖來說明本實施例2之半導 體積體電路裝置的製造方法。 首先準備好由Czochralski growth法所製造之結晶面方 位爲（100)方位的圓柱狀的P 型Si單結晶。此時的 雜質爲例如P型雜質的硼，而雜質濃度爲1 . 3 X 1 015 atms-cm 2左右。 接著，則將該S i單結晶切成薄板狀，而製造鏡面晶 圓2W。此時，去角處理、藉由化學蝕刻等所實施的表面 的淨化處理以及加工應變的除去處理、該薄板之主面藉由 化學機械硏磨法等之鏡面硏磨等的各技術，則可以根據一 般的例子。第4圖係表其平面圖。 接著，利用一般的離子注入方法，將硼離子注入到鏡 面晶圓2 W的主面上。此時，加速能量爲1 〇 〇 k e V， 摻雜量爲SxlO^atm.cm 2。更者，同樣地注入 碳離子。此時，加速能量爲1 9 0 k e V，摻雜量爲 (讀先閱讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標率（CNS ) A4規格（2丨0X297公釐） -23- 4346 97 A7 B7 經濟部中央標率局貝工消费合作社印聚 五、發明説明（21 ) 1 X 1 0 1 5 a t m · cm 2。在此，也可以取代硼離子， 而改注入二氟化硼離子。又，硼與碳的注入順序也可以相 反’也可以同時注入。 接著，爲了要更加提高吸氣能力，如第5圖所示，乃 藉由 C V D ( Chemical Vapor Deposition)法等將例如多砂 堆積到鏡面.晶圓2 W的背面，而形成吸氣層2 G。 接著，在鏡面晶圓2 W的主面（鏡面側）上形成由例 如厚度1 左右之比較薄的p 型S i單結晶所構成的磊 晶層2 E，藉此而完成磊晶晶圓2 W E。此外，磊晶層 2 E的形成，則是利用s i Η 4氣體與Η 2氣體，而根據 CVD法（磊晶成長法）來實施。磊晶層2Ε的雜質濃度 則被設定成與在鏡面晶圓2 W中在設計上的雜質濃度相等 。又，在形成該磊晶層之前，也可以形成實質的無缺陷層 〇 之後，當在磊晶晶圓2 W Ε上形成離子注入用光罩後 ，如第4圖所示，在藉由離子注入法導入例如η型雜質的 磷或砷後，藉由實施熱處理而形成η型井6。 該η型井6的雜質濃度例如爲lxl013a tm· cm 2左右，而η型井6的深度則例如爲1 . 5〜4 // m 左右，可到達較磊晶層2 E爲深的位置。 接著，如第7圖所示，藉由一般的LOCO S法等， 在磊晶層2 E的主面上形成，例如由S i 0 2等所構成的場絕 緣膜3 -更者，在爲場絕緣膜3所包圍的元件形成領域， 則藉由熱氧化法等而形成由例如厚度1 8 0 A左右的 (諳先閲讀背面之注意"項再填寫本頁} 本紙張尺度適用中國囡家標淖{ CNS ) Μ規格（2!ΟΧ29·7公釐） -24- 43469/ 經 濟 部 中 央 標 準 局 員 X 消 費 合 社 印 掣 B7 五 、發明説明 (22) 1 1 S i 0 2等所構成的閘絕緣膜4 N C、4 P C ° 1 | - 在 本 實 施例2中，藉由將閘絕緣膜 4 N c ，4 P C 形 I 成 在 磊 晶 層 2 E上，可以形成膜的品質良好的閛絕緣膜 請 1 的 先 1 4 N C 4 P c ，而能夠提高閘絕緣膜 4 N c ，4 P C 聞 讀 1 耐 壓 〇 又 閘絕緣膜4Nc ，4Pc的 缺 陷密 度也 可 以 改 a 之 1 1 I 善 1 位 數 以 上。 Ίί- 意 事 1 接 著 如第8圖所示，形成例如由 低 電阻 多矽 所 構 成 項 再 填 1 ! 的 閘 極 4 N d，4 P d。更者，至少經 由 該閘 極4 N d 1 寫 本 頁 4 P d » 藉 由離子注入法形成成爲源極 領 域以 及汲 極 領 域 I | 的 — 對 的 半 導體領域4Na ，4Nb以及半導體領域 1 1 4 P a 1 4 Pb ，而形成nMQS4N 以 及P Μ 〇 S 4 P 1 1 0 訂 1 之 後 > 在分別形成半導體領域5 S a ，5 S b 後 > 如 - 1 1 I 第 9 圖 所 示 ，藉由CVD法等在磊晶晶 圓 2 E 上堆 積 出 例 1 1 如 由 S 1 〇 £所構成的絕緣膜7。 1 I 接 著 當在絕緣膜7的一定的位置 穿 孔形 成連 接 孔 8 •h 1 後 則藉 由 噴濺法或是蒸鍍法等堆積出 例 如由 A 1 一 S i 1 I — C U 合 金 所構成的導體膜。藉由乾蝕 刻 法等 對該 導 A» 體 膜 1 I 實 施 圖 案 j 而形成第3圖所示的電極9 N a -9 N b 1 1 1 1 9 P a ， 9 Pb，9Sa，9Sb 以及第 1 層配線1 0 0 1 1 在 準 備 好的半導體基板上，藉由C V D法 依序 堆 積 例 1 1 如 由 S i 〇 2所構成的絕緣膜以及由S i r N ^ 所構 成 的 絕 1 1 緣 膜 而 形 成 表面保護膜1 1。此外，藉 由 將矽 晶圓 分 割 成 1 1 I 各 半 導 體 晶 片，而完成如第3圖所示之 半 導體 積體 電 路 裝 1 1 1 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2!OX297公釐） -25- 434697 經濟部中央標率局員工消費合作社印製 A7 B7__五、發明説明（23) 置1。 第1 1圖係表將上述製造方法應用在4M · DRAM 的製造過程上，其中碳離子注入到半導體基板之注入量與 半導體之良品率的關係。橫軸爲碳離子的注入量’縱軸爲 半導體裝置的良品率。由第1 1圖可知’當碳的注入量在 1 X 1 〇 1 1 a t m · c m 2以上時’可以顯著地提高良品 率。又在1 xl 016a tm · cm 2之情形下較 lxl〇14a tm* cm 2 爲更佳。 根據本發明之半導體晶圓，可以得到高信賴性’且良 好的裝置特性。根據本發明之半導體晶圓的製造方法，不 利用昂貴的高濃度半導體基板，且能夠抑制在晶晶晶圓中 發生轉位，因此可以提供良好品質的半導體晶圓。 根據本發明之半導體裝置之製造方法’可以將品質良 好的磊晶質當作母材來製造半導體裝置。又藉由在品質良 好的磊晶層上形成MOS·FE丁的閘絕緣膜，由於可以 形成品質良好的閘絕緣膜，因此能夠提高閘絕緣膜的耐性 1而可以減低閘絕緣膜的缺陷密度。因此可以提高半導體 積體電路裝置的性能、製品良品率以及信賴性。更者也可 以減低半導體積體電路裝置的成本 根據本發明之半導體積體電路裝置之製造方法，藉由 在半導體基板本體形成雜質濃度較半導體k結晶層的雜質 濃度爲高的領域，由於半導體基板本體的電阻會相對地變 低，因此可以提高鎖定（latch up)性能。藉此更可以提高 半導體積體電路裝置之性能、製品良品率以及信賴性。 {諳先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國囤家標準{ CNS ) A4規格（2!0X297公釐） -26- 經濟部中央摞準局貝工消費合作杜印製 434697 A7 B7五、發明说明（24) 圖面之簡單說明： 第1 a ，1 b，以及1 c圖係表本發明之磊晶晶圓之 製造過程的主要部分斷面圖。 第2a ，2b圖係表由本發明人等所嘗試只有在注入 硼離子時之磊晶晶圓之製造過程的主要部分斷面圖。 第3圖係表本發明之一實施例之半導體積體電路裝置 之主要部分的斷面圖 第4圖係表在本發明之一實施例之半導體積體電路裝 置之製造過程中所使用的半導體晶圓的平面圖。 第5圖係表在本發明之一實施例之半導體積體電路裝 置之製造過程中之磊晶晶圓之主要部分的斷面圖- 第6圖係表在本發明之一實施例之半導體積體電路裝 置之製造過程中之半導體積體電路裝置之主要部分的斷面 圖。 第7圖係表在第3圖之半導體積體電路裝置之製造過 程中之接著第6圖之半導體積體電路裝置之主要部分的斷 面圖。 第8圖係表在第3圖之半導體積體電路裝置之製造過 程中之接著第7圖之半導體積體電路裝置之主要部分的斷 面圖。 第9圖係表在第3圖之半導體積體電路裝置之製造過 程中之接著第8圖之半導體積體電路裝置之主要部分的斷 面圖。 (請先閲讀背面之注意事項再填寫本頁) -5¾ 本紙張尺度適用中國國家標準（CNS ) A4此格（2丨0X297公釐） -27- 434697 A7 B7五、發明説明（25 )第1 0圖係表在半導體晶圓中的雜質的分佈圖。第1 1圖係表本發明之半導體裝置之良品率的說明圖 (讀先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局—工消費合作社印製 本紙張尺度適用中國國家標準（CNS) Λ4規格（210X297公釐） -28-

Claims (1)

  1. 經濟部中央揉率局貝工消費合作社印11 4 3 4 6 9 7 S? C8 D8 ☆、申請專利範圍 1 . 一種半導體晶圓，其特徵在於：具有至少含有砸 與使之局部存在之碳的半導體基板本體、以及在其本體主 面具有半導體單結晶層。 2 .如申請專利範圍第1項之半導體晶圓，上述半導 體單結晶層係藉由磊晶成長而形成，且成爲與上述半導體 基板本體的導電形式相同的導電形式。 3 .—種半導體晶圓之製造方法，其特徵在於：藉由 磊晶成長，在至少包含硼與使之局部存在的碳的半導體基 板本體上形成半導體單結晶層。 4 . 一種半導體晶圓之製造方法，其特徵在於：具有 在一定的半導體基板本體至少讓其含有硼以及使之局部存 在的碳的過程，以及藉由磊晶成長而在所準備的該半導體 基板本體形成半導體單結晶層的過程。 - 5 .如申請專利範圍第4項之半導體晶圓之製造方法 ，在形成上述半導體單結晶層的過程之前，具有在上述半 導體單結晶基板本體的表面形成實質上無缺陷層的過程。 6 . —種半導體裝置，其特徵在於：在至少含有硼與 碳的半導體基板本體具有半導體單結晶層，而在該半導體 單結晶層內至少形成半導體活性領域。 7 . —種半導體裝置，其特徵在於：在至少含有硼與 碳的半導體基板本體具有半導體單結晶層，而在該半導體 單結晶層上具有氧化膜。 8 · —種半導體裝置之製造方法，其特徵在於：準備 好在至少含有硼與碳的半導體基板本體具有半導體單結晶 -----------在-------訂------t (請先聞讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家揉準（CNS ) A4规格（2丨0x297公釐）_ 29 - 經濟部中央標率局貝工消費合作社印装 434697 m C8 D8六、申請專利範圍 層的半導體晶圓，而在上述半導體單結晶層上形成氧化膜 〇 9 . 一種半導體裝置之製造方法，其特徵在於：包括 準備好含有第1導電型之雜質的高濃度層被設在較主 面爲深的位置，且在上述高濃度層含有碳而構成之第1導 電形成半導體基板本體、以及在上述半導體基板本體之主 面形成導電形式與上述雜質相同，且濃度較上述高濃度層 爲低的磊晶層的半導體晶圓的過程； 在上述磊晶層表面形成較該磊晶層爲深之井領域的過 程； 在上述并領域表面，藉由熱氧化形成閘絕緣膜的過程 在上述閘絕緣膜上形成閘極的過程。 1 0 .如申請專利範圍第9項之半導體裝置之製造方 法，上述半導體基板本體係由Czochralski法所形成，其電 阻率爲l〇Q*cm。 1 1 . 一種半導體裝置之製造方法，其特徵在於：包 括： 準備好在較主面爲深的位置，藉由注入離子而設有含 有第1導電形式之雜質的半導體層，且藉由注入離子，而 在上述高濃度層含有碳而形成的第1導電形半導體基板本 體、以及在上述半導體基板本體的主面形成導電形式與上 述雜質相同，且濃度較上述高濃度半導體層爲低之磊晶層 本紙張尺度逋用中國國家;^率（CNS ) A4規格（21^X297公釐)~^3〇 - ~ (請先閲讀背面之注意事項再填寫本頁) A8 B8 C8 m 434697 六、申請專利範圍 的半導體晶圓的過程； 在上述磊晶層表面形成較該磊晶層爲深的并領域的過 程； 在上述井領域表面，藉由熱氧化而形成閘絕緣膜的過 程； 在上述閘絕緣膜上形成閘極的過程。 1 2 .如申請專利範圍第1 1項之半導體裝置之製造 方法，上述半導體基板本體係由Czochralski法所形成，其 電阻率爲1 0 Ω · c m。 1 3 .如申請專利範圍第1 1項之半導體裝置之製造 方法，上述第1導電形的雜質爲硼。 1 4 .如申請專利範圍第1 1項之半導體裝置之製造 方法，上述半導體基板本體的背面未實施被覆。 (請先Μ讀背面之注意事項存填寫本萸) " 經濟部中央揉準局貝工消費合作社印氧 本紙張尺度逋用中國國家揲牟（CNS ) Α4洗格（21〇><297公釐）-31 -
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