TW418396B - Column select line control circuit for synchronous semiconductor memory device - Google Patents

Description

ί 418396 Α7 4230pif.doc/008 Β7 五、發明説明（I ) 發明領域 本發明是有關於一種積體電路半導體記憶體元件， 且特別是有關於一種同步隨機存取記憶體（synchronous random access memory)元件之行選擇線控制電路，用以 使輸入/輸出資料與一個或多個外部輸入之時脈訊號同 步。 發明背景 由於微影製程技術的進步，半導體記憶體元件，如 動態隨機存取記憶體（dynamic RAMs，DRAM)與靜態隨 機存取記憶體（Static RAMs，SRAM)，之速度改善已經 大有所展。 然而，最近之記憶體速度的改善主要是來自於記憶 體本身架構上的改變。快速RAM之架構的例子係同步 架構的記憶體結構。同步記憶體的主要發展爲在高速資 料傳送率之下具有同步連續發送資料的能力。此外，在 一具有同步RAM之系統中，因爲資料位址與控制訊號 係與系統時脈訊號同步鎖存於記憶體中，因此直到在一 既定數目的時脈週期後而資料亦準備好之前，系統之處 理器便可以自由地執行其他工作。此_架構在記憶體操 作效率上提供具體的優點。 在一典型的半導體記憶體元件中，爲了要將資料寫 入指定的記憶體胞或從指定的記憶體胞讀取資料，此指 定的記憶體胞係由一列位址與一行位址所決定。當此指 定的記憶體胞在一讀取/寫入操作被指定時，針對從指定 4 (部先閱讀背面之注意事項再功寫本頁)

本紙张尺度通丨0屮剧阀家指碑（（1NS )八#見格（2丨0X 297公t ) MM部十少榀津A3P' T,消於合印來 A18396 A7 4230pif.d〇c/008 ___________ B7 _ 五、發明説明（*> ) 記憶體胞讀出資料到一位元線的電荷分佈操作便被執 行’並且讀出的資料被一感測放大器所放大。放大後的 資料經由一 I/O閘電路傳送到一輸入/輸出線，之後便經 由相關的輸出電路從記憶體晶片輸出。儲存於指定記憶 體胞之一位元資料的讀取操作由上述之過程所完成。藉 由接收行位址與將行位址解碼，行解碼器將所選擇的I/O _ 閘導通。 爲了簡化在高積聚度記憶體中之解碼操作的複雜 度’一般係利用行預解碼器在主解碼操作前將行位址預 解碼。此種行解碼方式已經用在大部分高密度記憶體元

件中D 第1圖係一方塊圖，用以說明傳統同步記憶體元件 之例子。參考第1圖，記憶胞陣列100係用來儲存資料。 字元線WLO-WLm與位元線BLO-BLn沿著記憶胞陣列100 之各行列耦接於各個記憶胞。在記憶胞陣列100的周圍， 一列解碼器120用來選擇性地驅動字元線WLO-WLm， —輸入/輸出（I/O)閘電路140,用以做爲從位元線BL0-BLn到一資料I/O緩衝器280之間資料之選擇性傳送， 反之亦然。I/O閘電路140係由行選釋線（column select line，CSL)CSL0-CSLn所控制。包含列與行位址訊號之 外部輸入位址訊號AO-Ax係輸入至位耻緩衝器160。在 位址訊號中之行位址訊號CAO-CAi則輸入至行預解碼器 1 80 中。 時脈緩衝器230接收由外部所提供之一時脈訊號 5 \紙张尺度诚川屮國囤家標瑋{('他）八4«^(2丨0><297公漦） (ti先閲讀t面之注意事項再填商本頁) .-

，1T A7 B7 Α^8396 4230pif.d〇c/008 五、發明説明（>7 ) XCLK，並且產生一與外部時脈訊號XCLK同步之內部 時脈訊號PCLK。CSL致能控制電路240藉由將內部時 脈訊號PCLK與來自時序控制邏輯電路（未繪示）之行位 址設定訊號PYE邏輯性結合後，產生CSL致能時脈控 制訊號PCSLE。行預解碼器180將行位址CAO-CAi預 解碼，並且產生預解碼的位址訊號DCAO-DCAj。 藉由CSL致能控制電路240產生之CSL致能時脈 控制訊號PCSLE的控制下，行預解碼器180輸出 DCAO-DCAj訊號。接著便由行主解碼器200執行行位址 訊號的主解碼操作。主解碼器200將DCAO-DCAj解碼， 並產生解碼訊號DCABO-DCABk。訊號DCABO-DCABk 提供給行驅動器220，用以依據訊號DCABO-DCABk選 擇性地驅動行選擇線CSLO-CSLn。一 CSL抑止控制電路 260藉由將內部時脈訊號PCLK與一正常邏輯高準位訊 號PVCCH邏輯性結合後，產生CSL抑止時脈控制訊號 PCSLD。藉由CSL抑止控制電路260產生之CSL抑止 時脈控制訊號PCSLD的控制下，行驅動器220停止驅 動行選擇線CSLO-CSLn。 第2A圖與第2B圖分別繪示CSl^致能與抑止控制 電路240、260的詳細結構。參考第2A圖，CSL致能控 制電路240包括由反相器IV1-IV4所構成的一延遲電路

I (第一延遲電路）、一 NAND閘G1與一反相器IV5。內部 時脈訊號PCLK提供給延遲電路。NAND閘G1之一輸 入端接收被延遲的內部時脈訊號PCLK，另一輸入端接 6 ^紙乐X度ΐ扣中因因家棍冷((，^)八4現格（210'/ 297公釐） (邻先閲讀背而之注項再填寫本頁) -"

經濟部 ί Λ18396 4230pif1.doc/002 A7 五、發明說明（f) 收行位址設定訊號PYE。NAND閘G1的輸出訊號經由 反相器IV5輸出，並做爲CSL致能控制訊號PCSLE。 接著請參考第2B圖，CSL抑止控制電路260包括 由反相器IV6-IVS所構成的一延遲電路（第二延遲電路）、 及一NAND閘G2。時脈訊號PCLK也提供給第二延遲 電路。此延遲電路比第一延遲電路有較小的延遲時間。 第二延遲電路之輸出提供給NAND閘G2之一輸入端。 NAND閘G2之另一輸入端接收正常邏輯高準位PVCCH 訊號。此G2閘輸出CSL抑止時脈控制訊號PCSLD。 第3圖繪示行預解碼器180的單元電路180’的詳細 組態圖。如圖所示，單元行預解碼器電路180’包括反相 器IV31-IV49與NAND閘G34-G49。單元行預解碼器180’ 由位址緩衝器160接收三個行位址訊號CA0-CA2，並且 產生八個預解碼的行位址訊號DCA0-DCA7。CSL致能 控制時脈訊號PCSLE共同輸入到NAND閘G42-G49的 第一輸入端。NAND閘G42-G49的第二輸入端係輸入大 體上已預解碼之行位址訊號，亦即各個反相器IV34-IV41 的輸出訊號。當訊號PCSLE轉換爲高準位時，反相器 IV34-IV41的輸出訊號便經由NAND閘G42-G49傳送到 反相器IV42-IV49,並且輸出成爲預解碼之行位址訊號 DCA0-DCA7。爲了避免預解碼錯誤，僅只有在以反相器 IV31-IV33與NAND閘G34-G41進行預解碼操作完成之 .後，PCSLE訊號才會轉變爲高準位。 參考第4圖，其分別繪示行主解碼器200與行驅動 器220之單元電路200’、220’。參考第4圖，行主解碼 7 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 ------1111- ^^ _ I I I l· I I 訂 1 I I (請先閲讀背面之注意事項再填寫本頁) 丨M⑽6 A7 423〇pif.doc/008 B7 五、發明説明（t ) 器單元200’包括NAND閘G50-G57與和NAND閘G50-G57對應之反相器IV50_IV57。每一個NAND閘G50-G57 之一輸入端係用來接收一對應預解碼的行位址訊號 DCAy (其中y=0，...,7)，另一輸入端則從時序控制邏輯電 路（未繪出）輸入閘控制訊號GCS。每一個NAND閘G50-G57之輸出訊號再經過對應的反相器IV50-IV57後，輸 出最後的解碼訊號DCABy(其中y=0,…，7)。 行驅動電路單元220’包括反相器IV60-IV67，串接 反相器（有時稱爲雙閘反相器）4047，以及反相閂鎖器 60-67。每一串接的反相器40-47包括兩個PMOS電晶體 (如MP40a與MP40b)與一 NMOS電晶體（如MN40)，而 每一反相閂鎖器（如60)係由兩fi交錯耦接的反相器 (IV60a與IV60b)所構成。對每一串接反相器（如40)，其 三個電晶體（如MP40a、MP40b與MN40)具有源極到汲 極的電流路徑，其耦接於啓動電壓源VEXT與接地電壓 端GND之間。每一個已解碼的行位址訊號（例如DCAB0) 係輸入到所對應的上拉（PuH-up)與下拉（pulΙ-down)電晶 體（如MP40a與MN40)的閘極。由CSL抑止控制電路260 輸出之PCSLD訊號均經由反相器IV$0-IV67輸入到對 應各反相器40-47之各個開關電晶體MP4〇b-MP47b之 閘極。每一個反相閂鎖器（如60)係耦釋到所對應之開關 與下拉電晶體（MP40b與MN40)之汲極接合區。. 預解碼操作係在高準位之CSL抑止控制時脈訊號 PCSLD下開始進行。只有當閘控制訊號GCS維持在高 8 (邻先閱讀背而之注意事項再填寫本頁) ο今

，1T ( C'NS ) AUm ( 2i〇X297^fL ) ' ίΠ 8396 A7 4230pif*d.oc/008 gy —_ ___.__-.一-一—》^-一 * — ·_' ----- 五、發明説明（€) 準位的情況之下，高準位的預解碼行位址訊號（例如 DCAO)才會被傳送到PMOS電晶體MP40a的閘極做爲一 已解碼的行位址訊號DCABO。也就是說，訊號GCS決 定是否將訊號DCA0-DCA7經由行主解碼器單元2〇〇’傳 送出去。當訊號DCAO與GCS均轉爲高準位時，解碼的 訊號DCAO便轉爲高準位，使得PMOS上拉電晶體MP40a 關閉且NMOS下拉電晶體MN40導通。高準位的DCABO 訊號被反相閂鎖器60閂鎖住，使得對應的行選擇線CSLO 被驅動爲高準位訊號。在訊號PCSLD轉變爲低準位後， 訊號GCS也隨著變爲低準位。因此，上拉電晶體MP40a 導通而下拉電晶體MN40關閉，但是由於反相閂鎖器60 之故，行選擇線CSL0仍維持在高準位。在此狀況下， 當訊號PCSLD再次變爲高準位時，開關電晶體MP40b 導通，使得CSL0被驅動爲低準位。 如上所述’行選擇線CSLO-CSLn藉由行預解碼器180 被選擇性地啓動，但是分別以控制行驅動器220的方式 使行選擇線不作用。 第5圖係時序圖，用來說明第1圖之傳統同步記憶 體元件的讀取/寫入操作。參考第5圖：在行位址訊 號轉爲低準位後，在時脈TO期間，CSL抑止時脈控制 訊號PCSLD與外部時脈訊號XCLKI；或內部時脈訊號 PCLK)同步轉爲高準位。在一預定的時間（亦即Tml)過 後，在此期間第一行位址訊號CA#0(亦即CAO-CAi)傳送 到行預解碼器180，並且回應於行位址設定訊號PYE的 9 家摞( ('NS ) ( 2T0 X 297^^:1 " ---------Q — (詞先閱讀背而之註意事項再填寫本頁) 訂 ί 418396 Α7 4 2 3 Ο ρ i f , doc / Ο Ο 8 g-y 五、發明説明（9 ) 啓動，CSL致能時脈控制訊號PCSLE轉爲高準位。當然， PCSLE係與時脈訊號XCLK (或PCLK)同步。行預解碼 電路單元180’將行位址訊號CA#0(CA0-CA3)預解碼，並 且產生預解碼的行位址訊號（DCA0-DCA7)，然，只有其 中之一行位址訊號（DCA0-DCA7)被啓動而其餘的則不作 用。在此，係假設訊號DCA0爲高準位，而對應的行選 擇線CSL0便藉由行驅動電路單元220’驅動爲高準位。 在下一個時脈週期T1中，在訊號PCSLE之低到高 轉位轉換之前，訊號PCSLD變爲高準位，使得行選擇 .線CSL0不作用。接著，當CSL致能控制時脈訊號PCSLE 依據行位址設定訊號PYE的啓動而再次轉爲高準位時， 第二行位址訊號CA#1(CA1-CA2)傳送到行預解碼電路單 元180’後，時間過了 Tml。行預解碼電路單元180’產生 第二解碼行位址訊號DCA#1(DCA0-DCA7)。在此，係假 設訊號DCA1爲高準位，而一對應的行選擇線CSL1被 行驅動電路單元220’驅動爲高準位。 其他的行選擇線（如CSL2與CSL3)在下個時脈週期 (T2與T3)期間，依據其他行位址訊號（如CA#2與CA#3)， 也利用上述的方法同樣地被啓動與不作用。 在上述之傳統記憶體元件之中，在每一時脈週期 Tc(其中c=l，2，·..）期間，在有效的行位址訊號到達預解 碼器180之前CSL致能控制時脈訊號PCSLE並不會作 用。然而，在有效行位址訊號CA#1到達預解碼器180 之前，在時脈週期（如T1)期間訊號PCSLE變爲高準位 本紙张乂度诚用屮國因家標石（C’NS ) Λ4規梠（210X297公釐） (1¾先閱讀背面之注意事項再填寫本頁) •Q. 訂 經·:¾—部屮女摞卑局兑.1.消於合竹社印繁 i 418 3 9 6 A7 4230pif . doc/008 五、發明説明（？） 時，.由於一不足夠的延遲時間Tml，前一個週期TO之 無效行位址訊號CA#0會再一次被對應的行預解碼器電 路180’預解碼（參考第3圖）。因此，無效的編碼訊號 DCAB0會經由串接反相器40(參考第4圖）被對應的反相 閂鎖器60閂鎖住。這會導致行選擇線CSL0的啓動。之 後，在週期T1中，當有效的解碼訊號藉由將有效行位 址訊號CA#1解碼而被啓動並且被閂鎖於對應的反相閂 鎖器41時，對應到有效的行位址訊號CA#1之行選擇線 CAS1與無效的行選擇線CSL0 —起被啓動，這便導致錯 誤的讀取/寫入操作。爲了上述之理由，在傳統的記憶體 元件中必須確保有足夠的延遲時間Tml。這便限制了記 憶體存取的速度。 此外，根據傳統記憶體元件結構，行驅動器電路單 元220’之龐大而反覆的佈局區域會造成浪費相當大的面 積。 再者，因爲在電源啓動期間，在各個串接反相器 40-47中的上拉與開關電晶體MP40a-MP47a與MP40b-MP40b以及反相器IV60b-IV67b之間會造成漏電流路 徑，所以傳統記憶體元件會有大的電磾啓動電流耗損。 綜合說明 因此本發明的目的就是在提供一f重同步半導體記憶 體元件，其具有一改良的行選擇電路結構，使之適於在 高速之下執行資料存取。 本發明的另一目的就是在提供一種同步半導體記憶 (ίΛ先閱讀背而之注項再明寫本I)

*1Τ ( ) Λ视柏（2] ox 297公歎） Λ 1 83 9 〇 Α7 423 Opif - doc/008 ii i 五、發明説明（q ) 體元件，其具有少於傳統記憶體元件之電源啓動電流消 耗。 (ΪΛ先閲讀背面之注意事項再填寫本頁) 本發明的另一目的就是在提供一種同步半導體記憶 體元件，其佈局面積遠較傳統同步記憶體元件還小。 爲達上述與其他之目的，本發明提出一種同步半導 體記億體元件，其包括一行主解碼器，行主解碼器係直 接耦接到行選擇線，並且選擇性地依據預解碼的行位址 訊號驅動行選擇線，以及較佳之CSL時序控制器，藉由 控制與做爲參考時脈之外部輸入時脈訊號同步操作的行 預解碼器，用以控制行選擇線的致能控制時序與抑止控 制時序。較佳的CSL時序控制器產生一CSL時序控制 訊號，其代表與參考時脈訊號同步之行選擇線的致能時 序與抑止時序。依據CSL時序控制訊號之邏輯狀態，可 以決定行預解碼器係致能或抑止。 根據本發明之較佳實施例，CSL時序控制器包括一 第一控制電路，用以提供一 CSL致能控制訊號，以代表 與外部時脈訊號同步之行選擇線之致能時序，一 CSL抑 止控制電路，用以提供一 CSL抑止控制訊號，以代表與 外部時脈訊號同步之行選擇線之抑止ff序；以及一正反 器，具有第一與第二輸入端，用以分別接收該CSL致能 與該CSL抑止控制訊號，並且產生一 CSL時序控制訊號。 較佳而言，閂鎖邏輯電路可以用NOR閘來構成正反器電 路。另外，閂鎖邏輯電路可以用NAND閘來構成正反器 電路。 本紙張尺度迸川十國囤象標瑋（（’NS ) Λ4規相（公梵） ,418396 A7 42 3 Opi f . doc /0 08 B7 五、發明説明（<6 ) 爲讓本發明之上述目的、特徵、和優點能更明顯易 懂，下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下： 圖式之簡單說明： 第1圖繪示傳統同步記憶體.元件之結構方塊圖； 第2A圖繪示第1圖中之CSL致能控制電路的詳細 電路圖； 第2B圖繪示第1圖中之CSL抑止控制電路的詳細 電路圖； 第3圖繪示第1圖中行預解碼器之詳細電路圖； 第4圖繪示第1圖中行主解碼器與行驅動器的詳細 電路圖；_ 第5圖繪示第1圖之記憶體元件之讀取/寫入的操作 時序圖； 第6圖繪示依據本發明之同步半導體記憶體元件之 實施例的方塊圖； 第7圖繪示第6圖中之CSL時序控制器的詳細電路 圖； 秒丨'i7'部屮"^二消於At竹社印纪 --------—— (对先閱讀背而之注意事項再填寫本頁) 第8圖繪示第6圖中之行預解碼煢的詳細電路圖； 第9圖繪示第6圖中之行主解碼器的詳細電路圖： 以及 第10圖繪示第6圖之記憶體元件之讀取/寫入的操 作時序圖。 標號說明： 13 这川+ 闽招（210X297公费） 418396 A7 4230pif , doc/008 B7 五 發明説明（Π ) 40〜47串接反相器 100記憶胞陣列 1 40輸入/輸出閘 180行預解碼器 220行驅動器 240CSL致能器 280資料輸出入緩衝器 180a行預解碼器 320 CSL致能控制電路 360正反器電路 400延遲電路 60〜67反相閂鎖器 120列解碼器 160位址緩衝器 200行主解碼器 230時脈緩衝器 260 CSL抑止器 300行選擇控制器 2〇〇a行主解碼器 340 CSL抑止控制電路 380延遲電路 70 S-R閂鎖邏輯電路 (邻先間讀背而之注意事項再填寫本頁) 實施例

，1T 本發明係關於一種同步半導體記憶體元件中選擇行 的技術。在接下來的敘述中，爲了要使本發明被徹底了 解，提出了很.細節的說明。然而，對熟悉此項技藝者而 言’要實施本發明之目的並非一定要如同實施例中所描 述一般。另一方面，眾所皆知的元件並未加以敘述或繪 出以避免對本發明產生不需要的限制。因此，圖式與內 容所指定的元件僅做爲方便說明之用：而非用以限制本 發明之構件。

配合第6圖到第10圖之圖式，吊以說明本發明之 較佳實施例V 首先參考第6圖，其繪示一劇本發明之較佳實施例 的同步半導體記憶體元件的結構示意方塊圖。記憶胞（未 本紙ί長尺度进川屮國國家標碑（C’NS ) Λ4规格（210X297公釐） 418396 A7 B7 4230pif.doc/008 五、發明説明（（v) (誚先閱讀背而之注意事項再填寫本頁) 繪出）陣列100，如DRAM記憶胞、SRAM記憶胞 '非揮 發性記憶胞，用來做爲儲存資料之用。字元線WLO-WLm 與位元線BLO-BLn，，沿著陣列1〇〇的各行與 列耦接到各記憶胞。在記憶胞陣列100周緣，具有_列 解碼器120，用以選擇性地驅動字元線WLO-WLm，以 及輸入/輸出（I/O)閘電路，用以做爲從位元線BLO-BLn、 ，經由 I/O 資料線 IOO-IOn、傳送資 料到一資料I/O緩衝器280，反之亦然。I/O閘電路140 係由行選擇線（column select line ’ CSL)CSLO-CSLn 所控 制。包含列與行位址訊號之外部輸入位址訊號AO-Ax係 輸入至位址緩衝器160。在位址訊號中之行位址訊號 CAO-CAi則輸入至行預解碼器180中，並產生預解碼行 位址訊號DCAO-DCAj。主解碼器200a係直接耦接到行 選擇線CSLO-CSLn，並且依據預解碼行位址訊號DCA0-DCAj選擇性地驅動行選擇線CSLO-CSLn。 時脈緩衝器230接收由外部所提供之一時脈訊號 XCLK，並且產生一與外部時脈訊號XCLK同步之內部 時脈訊號PCLK。CSL時序控制器300產生CSL時序控 制訊號PCSLED。此訊號PCSLED係吊以控制行預解碼 器180a的致能時序與抑止時序。特別是’當PCSLED 啓動時，預解碼器1 80a輸出預解碼的行位址訊號 DCAO-DCAj;反之，當PCSLED不作用時，預解碼器180a 不輸出。換言之，當PCSLED啓動時’行位址訊號 DCAO-DCAj的其中之一被啓動’使得行選擇線CSL0- ϋ张尺度ί 川TS ( ('NS ) ( 210X 297/^#.) 41839 6 a?

I 4 23 Opif.doc/OOS -一___- IT—.- 五、發明説明（!々） CSLn其中之一被行主解碼器200a所驅動。但是，當 PCSLED不作用時，因所有的行位址訊號DCAO-DCAj 被抑止，故所有的行選擇線CSLO-CSLn均不作用。此電 路結合CSL致能/抑止控制的方式使得本發明不需要行 驅動器，並且可以減少晶片的面積。 參考第7圖，CSL時序控制器300包括CSL致能控 制電路32〇、CSL抑止控制電路340與正反器電路3 60。 CSL致能控制電路320係由一延遲電路所構成380(由反 相器IV16-IV19所構成）、NAND閘G5與反相器IV20 所構成。延遲電路380將內部時脈訊號PCLK延遲。延 遲的時脈訊號再輸入至NAND閘G5，而閘G5的另一端 則從另一內部時序控制邏輯電路（未繪出）接收行位址設 定訊號PYE^NAND閘G5的輸出訊號再經由反相器IV20 輸出，並做爲CSL致能控制時脈訊號PCSLE。 CSL抑止控制電路340係由一延遲電路所構成 400(由反相器IV13-IV15所構成）與NAND閘G4所構成。 延遲電路400將內部時脈訊號PCLK延遲。此延遲電路 400之延遲時間較CSL致能控制電路32〇中之延遲電路 所構成38〇的延遲時間還短D延遲的日，脈訊號再輸入至 HAND閘G4 ’而閘G4的另一端則接收正常邏輯高準位 之PVCCH訊號。.閘G4的輸出訊號係做爲CSL抑止控 制時脈訊號PCSLD。 正反器電路3 60包括一具有NOR閘G6與G7之 S(set)-R(reset)閂鎖邏輯電路70。再輸入訊號改變前， I 6 州屮關家制* ( ('NS ) Λ4規秸（^"^97公漦) " ("先閱讀背面之注意事項再"寫本頁) *1Τ A7 B7 ^ 418396 423 Opif .d〇c/〇〇8 五、發明説明（外） 閂鎖邏輯電路70均維持在既定的邏輯狀態。閂鎖邏輯 電路70有兩個輸入端：其一式設定端（set)，另一爲重置 端（reset)。CSL致能控制時脈訊號PCSLE係輸入到閂鎖 邏輯電路70的設定端，而CSL抑止制時脈訊號PCSLD 則輸入到閂鎖邏輯電路70的重置端。閂鎖邏輯電路70 具有一反相輸出訊號Θ再經過反相器IV21輸出，並 做爲CSL時序控制訊號PCSLED。當訊號PCSLD爲搞 準位（“1”）時，訊號^亦變爲高準位（“1”）而訊號PCSLE 維持在低準位（“0”）。假如訊號PCSLE變爲高準位而 PCSLD爲在低準位時，訊號@亦變爲低準位。當訊 號PCSLE與PCSLD兩者皆低準位時，訊號3亦變爲低 準位（“〇”）。相反地，當訊號PCSLE與PCSLD兩者皆高 準位時，訊號δ亦變爲高準位（“1”）。 請在參考第8圖，其繪示行預解碼器180a的電路 單元180a’的詳細電路圖。行預解碼器單元電路180a’包 括反相器IV71-IV89與NAND閘G74-G89。行預解碼器 單元180a’由位址緩衝器160接收三個行位址訊號CA0-CA2，並且產生八個預解碼的行位址訊號DCA0-DCA7。 CSL時序控制訊號PCSLED共同輸入p[J NAND閘G82-G89的第一輸入端。NAND閘G82-G89的第二輸入端係 輸入大體上已預解碼之行位址訊號，、亦即各個反相器 IV74-IV81的輸出訊號。當訊號PCSLED轉換爲高準位 時，反相器IV74-IV81的輸出訊號便經由NAND閘 G82-G89傳送到反相器IV82-IV89,並且輸出成爲預解 17 ^紙5χϋϋΊϋϋ標冷(C，NS ) Λ4规梠（210乂297公漦） --------續I- (¾先閱讀背而之注意事項再填寫本頁) 訂 A7 B7 i 418396 4230pif.doc/008 五、發明説明（ί<) 碼之行位址訊號DCA0-DCA7。 第9圖係繪示行主解碼器200a之電路單元的詳細 結構。|行主解碼器電路單元200a’包括NAND閘G90-G97 以及反相器IV90-IV97。NAND閘G90-G97的第一輸入 端接收由一時序控制邏輯電路所產生之閘控制訊號 GCS，而另一端分別接收預解碼的行位址訊號DCA0-DCA7。反相器IV90-IV97的輸出訊號驅動各個行選擇 線 GSL0-GSL7。 第1〇圖係時序圖.，用來說明第6圖之本發明之同 步記憶體元件的讀取/寫入操作。參考第5圖，在行位址 訊@號轉爲低準位後，在時脈T0期間，CSL抑止時 脈控制訊號PCSLD與外部時脈訊號XCLK(或內部時脈 訊號PCLK)同步轉爲高準位。所以，CSL時訓控制時脈 訊號PCSLED維持在低準位。接著，回應於行位址設定 訊號PYE的啓動，CSL致能時脈控制訊號PCSLE轉爲 高準位（見第7圖），使得訊號PCSLED維持在高準位。 在訊號PCSLED由低準位轉爲高準位之前，藉由正反器 電路360訊號PCSLED得以維持住其邏輯狀態。因此， 行預解碼電路單元180a，將行位址訊號、CA#0(CA0-CA2) 預解碼，並且產生預解碼的行位址訊號（DCA0-DCA7)， 然，只有其中之一行位址訊號（DCA0-pCA7)被啓動而其 餘的則不作用。在此，係假設訊號DCA0爲高準位，而 對應的行選擇線CSL0便藉由行主解碼電路單元200a’驅 動爲高準位。 18 石紙川屮國®家標今()八4见招（U0X 297公漦） ("先閲讀背而之注項再填寫本頁) 訂 41839ο Α7 423 Opif.doc/008 ^ 五、發明説明（（4 ) 在下一個時脈週期T1中，在訊號PCSLE之低到高 轉位轉換之前，訊號PCSLD再次變爲高準位。因此， 訊號PCSLED轉爲低準位，使得行位址線CSLO不作用。 其他的行選擇線（如CSL1到CSL3)在下個時脈週期 (τ 1到T3)期間，依據其他行位址訊號（如C A# i到C A#3 )， 也利用上述的方法同樣地被啓動與不作用。 即使有效位址訊號未送達預解碼器180a’，訊號 PCSLED能夠轉爲高準位（見第10圖之Tm2)。此乃因爲 移除行驅動器之故，無效的解碼訊號並未被閂鎖住，並 起無效的預解碼在有效行訊號送達預解碼器180a’的同 時一並被抑止。因爲CSL致能時序並未被有效行位址訊 號送達之條件所限制，因此行選擇的速度便可以大幅提 昇。 如上所述，根據本發明，佔據大面積佈局之傳統的 行驅動器是不需要的，使得有相當的面積可以省下，同 時也降低電源啓動電流消耗變小。此外，因爲不需要經 常在行位址訊號到達預解碼器後，將行預解碼器致能， 所以可以較好的存取速度。 因此，本發明的特徵係。 ， 綜上所述，雖然本發明已以較佳實施例揭露如上， 然其並非用以限定本發明，任何熟習哗技藝者，在不脫 離本發明之精神和範圍內，當可作各種之更動與潤飾， 因此本發明之保護範圍當視後附之申請專利範圍所界定 者爲準。 19 本紙张尺度诚川屮國陧家摞綷（Μ以见格（2 10X297公漦） J,ir,先閱讀背而之注意事項再填寫本頁) .¾.

、1T

Claims (1)

1. 418396 ^ AS B8 4230pif.doc/008 C8 D8 六、申請專利範圍 1·一種積體電路半導體記憶體元件，以與一參考時 脈訊號同步操作，該積體電路半導體記憶體元件包括： 一行預解碼器，用以將複數個行位址訊號預解碼； —行主解碼器，耦接到複數個行選擇線（CSL)，用 以依據已預解碼之該些行位址訊號選擇性地驅動該些行 選擇線；以及. 一控制器，在與該參考時脈訊號同步下，藉由控制 該行預解碼器，用以控制該些行選擇線之時序致能與時 序抑止。 2.如申請專利範圍第1項所述之積體電路半導體記 憶體元件，其中該參考時脈訊號係由外部輸入。 3·如申請專利範圍第1項所述之積體電路半導體記 憶體元件，其中該控制器產生一 CSL時序控制訊號，以 代表與該參考時脈訊號同步之該些行選擇線之致能時序 與抑止時序，其中該行預解碼器係以該CSL時序控制訊 號之邏輯狀態來決定致能與抑止其中之一。 4.一種積體電路半導體記憶體元'件，以與一外部時 脈訊號同步操作，該積體電路半導體記憶體元件包括： 經濟部中央榇隼局舅工消費合作社印策 --------0^-- (請先閱讀背面之注$項再填寫本頁) —行預解碼器，用以將複數個行位龙訊號預解碼； 一行主解碼器，耦接到複數個行選擇線，用以依據 已預解碼之該些行位址訊號選擇性地驅動該些行選擇 線；以及 一控制器，在與該外部時脈訊號同步下，藉由致能/ 抑止該行預解碼器，用以控制該些行選擇線之時序致能 20 本紙張尺度適用中國國家梯準（CNS )八4現格（210X297公釐) ^ I Λ 1 8 3 9 6 as B8 42 3 Opi f . doc / 0 0 8 六、申請專利範圍 與時序抑止。 5. 如申請專利範圍第4項所述之積體電路半導體記 憶體元件，其中該控制器產生一 CSL時序控制訊號，以 代表與該外部時脈訊號同步之該些行選擇線之致能時序 與抑止時序，其中該控制器包括一第一控制電路，用以 提供一 CSL致能控制訊號，以代表與該外部時脈訊號同 步之該些行選擇線之致能時序，一 CSL抑止控制電路， 用以提供一 CSL抑止控制訊號，以代表與該外部時脈訊 號同步之該些行選擇線之抑止時序；以及一正反器，具 有第一與第二輸入端，用以分別接收該CSL致能與該CSL 抑止控制訊號，並且產生一 CSL時序控制訊號。 6. 如申請專利範圍第5項所述之積體電路半導體記 憶體元件，其中該正反器包括具有NOR閛之閂鎖邏輯 電路。 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國.國家標準（CNS ) A4规格（210 X 297公釐）