KR19990054395A - 동기형 메모리 장치 - Google Patents

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KR19990054395A KR1019970074207A KR19970074207A KR19990054395A KR 19990054395 A KR19990054395 A KR 19990054395A KR 1019970074207 A KR1019970074207 A KR 1019970074207A KR 19970074207 A KR19970074207 A KR 19970074207A KR 19990054395 A KR19990054395 A KR 19990054395A
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Abstract

본 발명의 동기형 메모리 장치는 열 디코딩 및 구동 회로 및 열 선택 라인 제어 회로를 제공한다. 상기 열 선택 라인 제어 회로는 외부 클럭 신호에 동기된, 내부적으로 생성된, 클럭 신호에 응답하여서 열 선택 라인가 활성화 및 비활성화되는 시점을 제어하기 위한, 복수 개의 열 선택 라인들 중 하나를 어드레싱하기 위한 어드레스 신호가 입력되는 클럭 사이클 동안 활성화 상태가 유지되는, 제어 신호를 발생한다. 이로써, 상기 어드레스 신호가 열 프리-디코딩 회로에 도달하는 시점이 클럭 신호에 제한되지 않도록 동기형 메모리 장치를 구현할 수 있다. 따라서, 고속 액세스 동작이 보장된다.

Description

동기형 메모리 장치(SYNCHRONOUS MEMORY DEVICE)
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 열 디코딩 시간이 클럭 신호에 의해서 제한되지 않도록 함으로써 고속 및 저전압 하에서 빠른 독출/기입 동작 시간을 보장할 수 있는 동기형 메모리 장치에 관한 것이다.
고속 시스템에서, 반도체 메모리 장치 또한 시스템의 동작 속도에 따라 필수적으로 고속화되어야 한다. 특히 수백 MHz에서 동작하는 반도체 메모리 장치는 외부 클럭 신호 (external clock signal : XCLK)에 동기되어 동작하는 동기형 (synchronous) 메모리 장치 특히, 동기형 디램 (Dynamic Random Access Memory : DRAM) 장치가 고속 동작에 적합하도록 고안되고 있는 추세이다. 일반적으로, 반도체 메모리 장치에 제공되는 메모리 셀들 중 하나를 어드레싱하기 위해서 외부로부터 행 어드레스 신호 (row address signal : RA) 및 열 어드레스 신호 (column address signal : CA)이 제공된다. 상기 행 어드레스 신호 (RA)에 의해서 메모리 셀들에 연결된 워드 라인들 중 하나가 선택되고, 상기 열 어드레스 신호 (CA)에 의해서 상기 선택된 워드 라인에 공통으로 연결된 메모리 셀들 중 하나의 메모리 셀 즉, 상기 열 어드레스 신호 (CA)에 관련된 하나의 열 선택 라인 (column selecting line : 이하 CSL이라 칭함)이 선택된다.
동기형 메모리 장치에서 고속 동작 예컨대, 빠른 액세스는 열 어드레스 신호 (CA)가 제공된 후 대응하는 열 선택 라인 (CSL)이 선택되는 시간이 단축될 때, 즉 열 어드레스 신호 (CA)가 디코딩되는 과정에서 지연되는 시간을 단축함으로써 가능하다. 앞서 언급된 고속 동작을 구현하기 위해서, 열 선택 라인을 활성화/비활성화시키기 위한 여러 가지 제어 기법들이 현재 사용되고 있다. 그러한 제어 기법들 중 하나를 보여주는 동기형 메모리 장치의 구성이 도 1에 도시되어 있다. 도 2a 및 도 2b는 도 1의 CSL 활성화/비활성화 회로들을 보여주는 회로도이다. 그리고, 도 3은 도 1의 열 디코딩 회로 및 열 구동&래치 회로를 보여주는 회로도이고, 도 4는 도 1의 CSL 제어 구조에서 열 디코딩 경로에 따른 동작 타이밍을 보여주는 도면이다.
도 1에서, 어드레스 버퍼 (160)을 통해서 하나의 열 선택 라인을 어드레싱하기 위한 어드레스 신호 (Ai) (여기서, i는 정수)를 입력 받은 열 프리-디코딩 회로 (180)은 상기 어드레스 신호 (Ai)를 프리-디코딩한다. 그리고, 행 디코딩 회로 (200)와 열 구동&래치 회로 (220)는 상기 프리-디코딩 회로 (180)에 의해서 프리-디코딩된 어드레스 신호들 (DCAj) (여기서, j는 정수)에 응답하여서 상기 어드레스 신호 (Ai)에 대응하는 하나의 열 선택 라인 (CSL)을 할성화시킨다.
계속해서, 종래 기술에 따른 동기형 메모리 장치는 CSL 활성화 회로 (CSL enable circuit) (240) 및 CSL 비활성화 회로 (CSL disable circuit) (260)를 구비한다. 상기 CSL 활성화 회로 (240)는 외부 클럭 신호 (XCLK)에 동기된, 내부적으로 생성된, 클럭 신호 (PCLK)에 응답하여서 상기 열 프리-디코딩 회로 (180)를 활성화시키기 위한, 상기 외부 클럭 신호 (XCLK)에 비해서 소정 시간 지연된, 활성화 신호 (PCLKE)을 발생한다. 상기 열 프리-디코딩 회로 (180)는 하나의 열 선택 라인을 어드레싱하기 위한 어드레스 신호 (Ai)를 받아들이고 그리고 상기 CSL 활성화 회로 (240)으로부터 제공되는 활성화 신호 (PCLKE)에 응답하여서 상기 어드레스 신호 (Ai)를 프리-디코딩한다.
그리고, 상기 행 디코딩 회로 (200)는 어드레싱된 열 선택 라인에 대응하는 프리-디코딩된 어드레스 신호 및 다른 디코딩 신호를 조합하여서 열 구동&래치 회로 (220)의 NMOS 트랜지스터 (MN1)을 활성화시킴으로써 열 선택 라인 (CSL)이 활성화된다. 이때, 열 구동&래치 회로 (220)의, 래치된 두 개의 인버터 회로들 (IV11) 및 (IV12)로 이루어진, 래치는 상기 활성화된 열 선택 라인 (CSL)을, 상기 어드레스 신호 (Ai)의 클럭 사이클 (예컨대, 도 4의 T1) 동안에, 활성화 상태로 유지한다.
상기 CSL 비활성화 회로 (260)는 상기 클럭 신호 (PCLK)에 응답하여서 이전 클럭 사이클 (예컨대, 도 4의 T0)에서 활성화된(선택된) 열 선택 라인을 비활성화시키기 위한, 상기 CSL 활성화 회로로부터 출력되는 신호 (PCLKE)의 지연 시간보다 더 짧은, 신호 (PCLKD)를 발생한다. 따라서, 도 4에 도시된 바와 같이, 상기 신호 (PCLKD)에 의해서 이전 클럭 사이클 (T0)에서 활성화된 열 선택 라인이 비활성화된다. 즉, 열 구동&래치 회로 (220)의 PMOS 트랜지스터들 (MP1) 및 (MP2)이 도전됨에 따라 래치에 유지되는 레벨은 하이 레벨에서 로우 레벨로 천이되고, 그 결과로서 상기 활성화된 열 선택 라인이 비활성화된다.
앞서 설명된 열 선택 라인을 디코딩하는 동작에서, CSL 활성화 회로 (240)로부터 출력되는 활성화 신호 (PCLKE)는 반드시 열 프리-디코딩 회로 (180)에 어드레스 신호 (Ai)가 도달한 후 활성화되어야 한다. 만약, 신호 (PCLKE)가 활성화되는 시점이 빠르게 되면 예컨대, 도 4에서 클럭 사이클 (T1)에 대응하는 유효한 어드레스 신호 (CAi1)가 입력되기 이전에 활성화되면, 이전 클럭 사이클 (T0)에서 제공된 무효한 어드레스 신호 (CAi0)가 입력되기 때문에, 앞서 설명된 동작에 의해서 무효한 어드레스 신호 (CAi0)에 대응하는 열 선택 라인 (CSL0)이 활성화되고, 그리고 도 4에서 알 수 있듯이, 동시에 상기 활성화된 열 선택 라인 (CSL0)의 상태가 열 구동&래치 회로 (220)에 래치된다.
게다가, 클럭 사이클 (T1)에서 인가되는 유효한 어드레스 신호 (CAi1)에 대응하는 열 선택 라인 (CSL1) 역시 동일한 동작을 통해서 활성화된다. 따라서, 동시에 2 개의 열 선택 라인들 (CSL0) 및 (CSL1)이 선택되는 오류가 유발될 수 있다. 결과적으로, 열 선택 라인 (CSL)을 어드레싱하기 위한 어드레스 신호가 열 프리-디코딩 회로 (180)에서 시간적으로 제약받기(제한되기) 때문에, 고속 액세스 동작에서 그에 대응하는 제한된 시간 만큼 액세스 동작이 지연된다(도 4의 Tm1). 아울러, 파워-업 (power-up)시 열 구동&래치 회로 (220)의 PMOS 트랜지스터들 (MP1) 및 (MP2)과 인버터 회로 (IV12)를 통해서 전류 경로가 형성되기 때문에 스탠바이 상태에서 많은 전력 소모가 유발될 수 있다.
따라서 본 발명의 목적은 고속 액세스 동작에 적합한 동기형 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 스탠바이 모드에서 소모되는 전력을 줄일 수 있는 동기형 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 칩 크기를 줄일 수 있는 동기형 메모리 장치를 제공하는 것이다.
도 1은 종래 기술에 따른 동기형 메모리 장치의 구성을 보여주는 블록도;
도 2a 및 도 2b는 도 1의 CSL 활성화/비활성화 회로를 보여주는 회로도;
도 3은 도 1의 열 디코딩 회로 및 열 구동&래치 회로를 보여주는 회로도;
도 4는 종래 기술의 디코딩 시간에 따른 동작 타이밍을 보여주는 도면;
도 5는 본 발명에 따른 동기형 메모리 장치의 구성을 보여주는 블록도;
도 6은 본 발명의 디코딩 시간에 따른 동작 타이밍을 보여주는 도면;
도 7은 본 발명의 바람직한 실시예에 따른 도 5의 프리-디코딩 회로를 보여주는 회로도;
도 8은 본 발명의 바람직한 실시예에 따른 도 5의 열 디코더 및 그에 대응하는 구동기를 보여주는 회로도,
*도면의 주요 부분에 대한 부호 설명
100 : 메모리 셀 어레이 120 :행 디코딩 회로
140 : 입출력 게이트 회로 160 : 어드레스 버퍼
180 : 열 프리-디코딩 회로 200 : 열 디코딩 회로
220 : 열 구동 및 래치 회로 240 : CSL 활성화 회로
260 : CSL 비활성화 회로 280 : 데이터 출력 버퍼
300 : 열 디코딩 및 구동 회로 320 : 클럭 버퍼
340 : 래치 회로 360, 400 : 지연 회로
380 : 초기화 회로 420 : 설정 회로
460 : 열 선택 라인 제어 회로
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 행들과 열들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 구비한 메모리 셀 어레이와; 상기 열들에 대응하는 복수 개의 열 선택 라인들과; 외부 클럭 신호에 응답하여서 상기 열 선택 라인들의 활성화 및 비활성화되는 시점을 제어하기 위한 제어 신호를 발생하는 제어 회로와; 상기 제어 신호에 의해서 활성화되며, 상기 열 선택 라인들을 어드레싱하기 위한 어드레스 신호를 받아들여서 상기 어드레스 신호를 프리-디코딩하기 위한 열 프리-디코딩 회로와; 상기 열 프리-디코딩 회로에 의해서 프리-디코딩된 어드레스 신호들을 받아들여서, 상기 열 선택 라인들 중 하나를 선택하기 위한 선택 신호와 나머지 열 선택 라인들을 비선택하기 위한 비선택 신호들을 발생하는 열 디코딩 회로 및; 상기 열 선택 라인들에 접속되며, 상기 선택 신호에 대응하는 열 선택 라인을 활성화시키고 그리고 상기 비선택 신호들에 대응하는 열 선택 라인들을 비활성화시키기 위한 구동 회로를 포함하며; 상기 제어 회로는 상기 어드레스 신호가 입력되는 클럭 사이클 동안 상기 제어 신호의 활성화 상태가 유지되도록 한다.
이 실시예에 있어서, 상기 제어 회로는, a) 상기 열 프리-디코딩 회로에 접속되며, 상기 제어 신호를 래치하기 위한 래치 회로와; b) 상기 래치 회로에 접속되며, 상기 외부 클럭 신호에 동기되고 그리고 그것에 비해서 소정 시간 지연된 초기화 신호를 발생하여서 상기 래치 회로에 유지된 상기 제어 신호를 비활성화시키기 위한 초기화 회로 및; c) 상기 래치 회로에 접속되며, 상기 외부 클럭 신호에 동기되고 그리고 상기 초기화 신호에 대응하는 상기 소정 시간에 비해서 상대적으로 긴 지연 시간을 갖는 설정 신호를 발생하여서 상기 래치 회로에 유지된 상기 제어 신호를 활성화시키기 위한 설정 회로를 포함한다.
이 실시예에 있어서, 상기 어드레스 신호가 입력되는 클럭 사이클 이전에 활성화된 열 선택 라인은 상기 초기화 신호에 따라서 비활성화된 제어 신호에 의해서 비활성화된다.
이 실시예에 있어서, 상기 초기화 회로는, 직렬 연결된 홀수개의 인버터들로 이루어진 지연 회로 및; 상기 지연 회로에 접속된 제 1 입력 단자, 전원 전압이 인가되는 제 2 입력 단자 및 상기 초기화 신호를 출력하는 출력 단자를 구비한 낸드 게이트를 포함한다.
이 실시예에 있어서, 상기 설정 회로는, 직렬 연결된 짝수개의 인버터들로 이루어진 지연 회로와; 2 개의 입력 단자들 및 출력 단자를 구비하며, 상기 지연 회로에 일 입력 단자가 연결되고 그리고 타 입력 단자로 어드레스 코딩을 알리는 신호가 인가되는 낸드 게이트 및; 상기 낸드 게이트의 출력 단자에 접속되며, 상기 설정 신호를 출력하는 출력 단자를 가지는 인버터를 포함한다.
이 실시예에 있어서, 상기 열 디코딩 회로는 상기 열 선택 라인들에 각각 대응하는 복수 개의 디코더들을 구비하고 그리고 상기 상기 열 선택 라인 구동 회로는 상기 열 선택 라인들에 각각 대응하는 복수 개의 구동기들을 구비하며; 상기 각 구동기는 대응하는 디코더들의 출력에 제어되는 스태틱 인버터 회로를 포함한다.
본 발명의 다른 특징에 의하면, 행들과 열들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 구비한 메모리 셀 어레이와; 상기 열들에 대응하는 복수 개의 열 선택 라인들과; 외부 클럭 신호에 응답하여서 상기 열 선택 라인들의 활성화 및 비활성화되는 시점을 제어하기 위한 제어 신호를 발생하는 제어 회로와; 상기 제어 신호에 의해서 활성화되며, 상기 열 선택 라인들을 어드레싱하기 위한 어드레스 신호를 받아들여서 상기 어드레스 신호를 프리-디코딩하기 위한 열 프리-디코딩 회로와; 상기 열 프리-디코딩 회로에 의해서 프리-디코딩된 어드레스 신호들을 받아들여서, 상기 열 선택 라인들 중 하나를 선택하기 위한 선택 신호와 나머지 열 선택 라인들을 비선택하기 위한 비선택 신호들을 발생하는 열 디코딩 회로 및; 상기 열 선택 라인들에 접속되며, 상기 선택 신호에 대응하는 열 선택 라인을 활성화시키고 그리고 상기 비선택 신호들에 대응하는 열 선택 라인들을 비활성화시키기 위한 구동 회로를 포함하며; 상기 제어 회로는 상기 어드레스 신호가 입력되는 클럭 사이클 동안 상기 제어 신호의 활성화 상태가 유지되도록 하고, a) 상기 열 프리-디코딩 회로에 접속되며, 상기 제어 신호를 래치하기 위한 래치 회로와; b) 상기 래치 회로에 접속되며, 상기 외부 클럭 신호에 동기되고 그리고 그것에 비해서 소정 시간 지연된 초기화 신호를 발생하여서 상기 래치 회로에 유지된 상기 제어 신호를 비활성화시키기 위한 초기화 회로 및; c) 상기 래치 회로에 접속되며, 상기 외부 클럭 신호에 동기되고 그리고 상기 초기화 신호에 대응하는 상기 소정 시간에 비해서 상대적으로 길게 지연된 설정 신호를 발생하여서 상기 래치 회로에 유지된 상기 제어 신호를 활성화시키기 위한 설정 회로를 포함한다.
이 실시예에 있어서, 상기 어드레스 신호가 입력되는 클럭 사이클 이전에 활성화된 열 선택 라인은 상기 초기화 신호에 따라서 비활성화된 제어 신호에 의해서 비활성화된다.
이와같은 장치에 의해서, 열 디코딩 시간이 클럭 신호에 제한되지 않도록 함으로써 고속 액세스 동작을 지원할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 5 내지 도 8에 의거하여 상세히 설명한다.
도 5를 참조하면, 본 발명의 신규한 동기형 메모리 장치는 열 디코딩 및 구동 회로 (300) 및 열 선택 라인 제어 회로 (460)를 제공한다. 상기 열 선택 라인 제어 회로 (460)은 외부 클럭 신호 (XCLK)에 동기된, 내부적으로 생성된, 클럭 신호 (PCLK)에 응답하여서 열 선택 라인 (CSL)가 활성화 및 비활성화되는 시점을 제어하기 위한, 복수 개의 열 선택 라인들 (CSLm) (여기서, m은 정수) 중 하나를 어드레싱하기 위한 어드레스 신호 (Ai)가 입력되는 클럭 사이클 동안 활성화 상태가 유지되는, 제어 신호 (PCSLE/D)를 발생한다. 이로써, 상기 어드레스 신호 (Ai)가 열 프리-디코딩 회로 (180)에 도달하는 시점이 클럭 신호 (PCLK)에 제한되지 않도록 동기형 메모리 장치를 구현할 수 있다. 따라서, 고속 액세스 동작이 보장된다.
그리고, 상기 열 디코딩 및 구동 회로 (300)는 상기 어드레스 신호 (Ai)에 대응하는 열 선택 라인을 구동하게(활성화시키게) 된다. 하지만, 종래의 그것과 달리 본 발명의 열 구동 회로 (300)에 있어서, 선택된 열 디코딩 및 구동 회로 (300) 내의 열 구동기는 대응하는 클럭 사이클 동안 활성화 상태가 상기 열 선택 라인 제어 회로 (460)에 의해서 유지되기 때문에 활성화 상태를 래치하지 않는다. 결과적으로, 복수 개의 열 구동기들에 의해서 점유되는 칩 면적이 종래에 비해서 상대적으로 적기 때문에, 칩 크기를 줄일 수 있다.
도 5는 본 발명의 바람직한 실시예에 따른 동기형 메모리 장치의 구성을 보여주는 블록도이고, 그리고 도 6은 본 발명에 따른 동작 타이밍을 보여주는 도면이다. 도 5에 있어서, 도 1의 구성 요소와 동일한 기능을 가지는 구성 요소에 대해서 동일한 참조 번호를 병기한다.
다시 도 5를 참조하면, 본 발명의 동기형 메모리 장치는 메모리 셀 어레이 (memory cell array) (100), 행 디코딩 회로 (row decoding circuit) (120), 입/출력 게이트 회로 (in/out gate circuit) (140), 어드레스 버퍼 (address buffer) (160), 열 프리-디코딩 회로 (column pre-decoding circuit) (180), 열 디코딩 및 구동 회로 (column decoding and driving circuit) (300), 클럭 버퍼 (clock buffer) (320), 열 선택 라인 제어 회로 (column select line control circuit) (460) 및 데이터 출력 버퍼 (data output buffer) (280)를 포함한다.
본 실시예에서, 메모리 셀 어레이 (100)이 복수 개의 워드 라인들 (WLr) (여기서, r은 정수), 복수 개의 비트 라인 쌍들 (BLn) 및 ( ) 및 정보를 저장하기 위한 행들과 열들의 매트릭스 형태로 배열된 메모리 셀들로 이루어져 있는 동기형 디램 장치가 일 예로서 설명된다. 그리고, 행 디코딩 회로 (120)는 상기 워드 라인들 (WLr) 중 하나를 선택하게 된다. 그리고, 입출력 게이트 회로 (140)는 열 디코딩 및 구동 회로 (300)로부터 제공되는, 열 선택 라인들 (CSLm) (여기서, m은 정수)을 통해서 전달되는, 신호들 중 활성화된 하나의 열 선택 신호에 대응하는 비트 라인 쌍을 대응하는 입출력 라인쌍과 전기적으로 연결시킨다. 어드레스 버퍼 (130)는 외부로부터 상기 열 선택 라인들 (CSLm)중 하나를 어드레싱하기 위한 TTL 레벨의 열 어드레스 신호 (Ai) (여기서, i는 정수)를 받아들여서 CMOS 레벨의 열 어드레스 신호 (CAi)를 출력한다.
계속해서, 열 프리-디코딩 회로 (180)은 열 선택 라인 제어 회로 (460)으로부터 제공된 제어 신호 (PCSLE/D)에 응답하여서 상기 어드레스 버퍼 (160)으로부터 제공된 열 어드레스 신호 (CAi)를 프리-디코딩한다. 이어서, 열 디코딩 및 구동 회로 (300)은 상기 열 프리-디코딩 회로 (180)에 의해서 프리-디코딩된 신호들 (DCAj)을 조합하여서 상기 열 어드레스 신호 (Ai)에 대응하는 하나의 열 선택 라인을 활성화시키기 위한 열 선택 신호를 그리고 비선택된 열 선택 라인들을 비활성화시키기 위한 열 비선택 신호들을 상기 입출력 게이트 회로 (140)로 제공한다. 이로써, 상기 선택된 열 선택 라인에 대응하는 비트 라인 쌍과 대응하는 입출력 라인쌍은 전기적으로 연결되고, 결과적으로 행 디코딩 회로 (120) 및 열 디코딩 및 구동 회로 (300)에 의해서 어드레싱된 메모리 셀의 데이터가 독출되거나 그것으로 데이터가 기입된다.
상기 열 선택 라인 제어 회로 (460)은 클럭 버퍼 (320)을 통해서 제공되는 클럭 신호 (PCLK)에 응답하여서 상기 열 어드레스 신호 (CAi)의 디코딩 경로(또는 열 어드레스 신호에 대응하는 CSL의 활성화 및 이전 클럭 사이클에 대응하는 CSL을 비활성화시키기 위한 시점)을 제어하기 위한 제어 신호 (PCSLE/D)을 발생한다. 상기 회로 (460)은 상기 제어 신호 (PCSLE/D)의 레벨을 일시적으로 저장 또는 유지하기 위한 래치부 (latch section) (340), 상기 래치부 (340)에 유지되는 상태를 초기화시키기 위한 초기화부 (resetting section) (380), 그리고 상기 래치부 (340)에 유지될 상태를 설정시키기 위한 설정부 (setting section) (400)로 이루어져 있다.
상기 초기화부 (380)은 상기 클럭 신호 (PCLK)을 소정 시간 동안 지연시킨 초기화 신호 (Reset)를 발생하며, 직렬로 연결된 홀수개의 인버터 회로들 (IV13)-(IV15)로 이루어진 지연 회로 (360) 및 하나의 낸드 게이트 (G4)를 포함한다. 상기 낸드 게이트 (G4)의 일 입력 단자는 상기 지연 회로 (360)에 접속되고, 그것의 타 입력 단자는 전원과 같이 항상 하이 레벨 (high level)로 유지되는 신호 (PVCCH)을 제공받는다.
상기 설정부 (420)은 상기 클럭 신호 (PCLK)을 소정 시간 동안 지연시킨 설정 신호 (Set)를 발생하며, 직렬로 연결된 짝수개의 인버터 회로들 (IV16)-(IV19)로 이루어진 지연 회로 (400), 하나의 낸드 게이트 (G5), 그리고 하나의 인버터 회로 (IV20)을 포함한다. 상기 낸드 게이트 (G5)의 일 입력 단자는 상기 지연 회로 (400)에 접속되고, 그것의 타 입력 단자는 어드레스 코딩을 알리기 위한 하이 레벨 (high level)의 신호 (PYE)를 제공받는다. 상기 낸드 게이트 (G5)에 접속된 상기 인버터 회로 (IV20)는 상기 낸드 게이트 (G5)의 출력을 받아들여서 상기 설정 신호 (Set)을 출력한다. 여기서, 상기 설정 신호 (Set)이 상기 초기화 신호 (Reset)가 지연된 시간에 비해서 상대적으로 더 긴 지연 시간을 갖도록 각 지연 회로 (360) 및 (400) 내의 인버터 회로들의 수가 결정됨에 유의하여야 한다. 상기 래치 회로 (340)는 2 개의 교차 접속된 노어 게이트들 (G6) 및 (G7)과 하나의 인버터 회로 (IV21)을 포함한다.
도 6을 참조하여서, 본 발명에 관련된 디코딩 동작을 좀 더 상세히 설명하면 다음과 같다. 먼저, 행 디코딩 회로 (120)를 통해서 하나의 워드 라인이 선택되었다고 하자. 이후, 상기 선택된 워드 라인에 관련된 비트 라인들 중 한쌍의 비트 라인들을 대응하는 입출력 라인쌍과 전기적으로 연결되도록 하기 위해서 즉, 복수 개의 열 선택 라인들 (CSLm) 중 하나의 열 선택 라인을 어드레싱하기 위한 디코딩 동작이 열 어드레스 스트로브 신호 ( )에 따라서 어드레스 버퍼 (160)로 선택하고자 하는 열 선택 라인에 대응하는 열 어드레스 신호 (Ai)가 제공된다. 편의상, 클럭 사이클 (T1)에 관련된 열 디코딩 동작이 이하 설명된다.
이와 동시에, 열 선택 라인 제어 회로 (460)은 클럭 버퍼 (320)로부터 클럭 신호 (PCLK)을 받아들여서 열 프리-디코딩 회로 (180)을 제어하기 위한 신호 (PCSLE/D)을 발생한다. 좀 더 구체적으로 설명하면, 먼저 클럭 사이클 (T0)에 관련된 어드레싱 동작에 의해서 하나의 열 선택 라인 (예컨대, CSL0)이 하이 레벨로 활성화됨에 따라서 상기 열 선택 라인 제어 회로 (460)의 래치 회로 (340)에 로우 레벨이 래치되었다고 가정하자. 상기 회로 (460)의 초기화부 (180)는 클럭 사이클 (T1)에 대응하는 외부 클럭 신호 (XCLK)가 로우 레벨에서 하이 레벨로 천이될 때 소정 시간 지연된 그리고 상기 외부 클럭 신호 (XCLK)에 동기된 초기화 신호 (Reset)을 발생한다. 이에 따라서, 상기 초기화 신호 (Reset)에 의해서 래치 회로 (340)는 로우 레벨 (low level)에서 하이 레벨 (high level)로 초기화된다. 즉, 제어 신호 (PCSLE/D)는 비활성화되고, 이전 클럭 사이클 (T0)에 대응하는 열 선택 라인 (에컨대, CSL0) 역시 비활성화된다.
그 다음에, 상기 열 선택 라인 제어 회로 (460)의 설정부 (420)는 클럭 사이클 (T1)에 대응하는 외부 클럭 신호 (XCLK)가 로우 레벨에서 하이 레벨로 천이될 때 상기 외부 클럭 신호 (XCLK)에 동기되고 소정 시간 지연된 설정 신호 (Set)을 발생한다. 여기서, 앞서 설명된 바와 같이 설정 신호 (Set)의 지연 시간은 초기화 신호 (Reset)의 지연 시간에 비해서 상대적으로 길다. 이에 따라서, 하이 레벨로 초기화된 래치 회로 (340)은 로우 레벨에서 하이 레벨로 천이된 설정 신호 (Set)에 의해서 하이 레벨에서 로우 레벨로 설정된다. 즉, 클럭 사이클 (T1)에 대응하는 제어 신호 (PCSLE/D)가 하이 레벨로 활성화되고 그리고 그것에 제어되는 열 프리-디코딩 회로 (180) 또한 활성화되어서 제공되는 열 어드레스 신호 (CAi)를 프리-디코딩한다. 그리고, 열 디코딩 및 구동 회로 (300)에 의해서 클럭 사이클 (T1)에 대응하는 열 선택 라인 (CSL1)이 활성화된다. 이때, 상기 활성화된 제어 신호 (PCSLE/D)는 클럭 사이클 (T1) 동안에 래치 회로 (340)에 유지되며, 앞서 설명된 바와 같이, 다음 클럭 사이클 (T2)에서 발생되는 초기화 신호 (Reset)에 의해서 비활성화된다.
만약, 상기 제어 신호 (PCSLE/D)가 활성화되는 시점이 빠른 경우, 이전 클럭 사이클 (T0)에서 제공된 무효한 어드레스 신호 (CAi0)를 또 한 번 받아들여서 그에 관련된 디코딩 동작에 의해서 다시 한 번 열 선택 신호 (CSL0)가 활성화된다. 계속해서, 클럭 사이클 (T1)에서 제공되는 유효한 어드레스 신호 (CAi1)을 받아들여서 그에 관련된 디코딩 동작에 의해서 상기 유효한 어드레스 신호 (CAi1)에 대응하는 열 선택 라인 (CSL1)이 선택된다. 하지만, 본 발명의 열 디코딩 및 구동 회로 (300)는 래치 기능을 갖지 않기 때문에, 도 6에 도시된 바와 같이, 비록 무효한 어드레스 신호 (CAi0)에 대응하는 열 선택 라인 (CSL0)이 선택되더라도 일시적으로 활성화된 후 자동적으로 비활성화된다.
결과적으로, 종래의 동기형 메모리 장치에서, 외부 클럭 신호 (XCLK)에 동기되어서 열 어드레스 디코딩 동작이 수행되는 경우 디코딩 시간이 클럭 신호에 의해서 지연될 수 있었다. 하지만, 본 발명의 경우 제어 신호 (PCSLE/D)에 의해서 디코딩 시간이 지연되지 않도록 함으로써 즉, 어드레스 버퍼 (160)로부터 제공된 어드레스 신호 (CAi)가 열 프리-디코딩 회로 (180)에 도달함과 동시에 또는 그 이전에 도달되도록 함으로써(도 6의 Tm2) 고속 액세스 동작을 구현할 수 있게 되었다.
도 7은 도 5의 열 프리-디코딩 회로의 일 실시예로서 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있기 때문에 그에 대한 설명은 생략된다. 그리고 도 8은 본 발명의 바람직한 실시예에 따른 열 디코딩 및 구동 회로를 보여주는 회로도이다.
다시 도 8을 참조하면, 열 디코딩 및 구동 회로 (300)는 복수 개의 열 선택 라인들 (CSLm)에 각각 대응하는 복수 개의 코딩용 낸드 게이트들 (G8)-(G9) 및 복수 개의 구동용 인버터 회로들 (IV22)-(IV23)으로 이루어져 있다. 상기 각 낸드 게이트 (G8)-(G9)의 일 입력 단자는 디코딩 동작 동안에 하이 레벨로 유지되는, 열 프리-디코딩 회로 (180)로부터 제공되는 프리-디코딩된 신호들에 의해서 조합된, 신호 (ODS)를 공통으로 제공받으며, 그것의 각 타 입력 단자는 열 프리-디코딩 회로 (180)로부터 제공되는, 대응하는 열 프리-디코딩 신호들이 조합된, 신호 (DCABabc)-(DCAxyz)을 제공받는다.
열 어드레스 신호 (CAi)에 의해서 어드레싱된 열 선택 라인을 구동하기 위해서, 종래의 경우 열 구동&래치 회로 (220)가 구동 및 래치 기능을 갖도록 구현되었기 때문에 그것에 의해서 점유되는 면적은 열 선택 라인의 수에 비례하여서 증가하였지만, 본 발명의 경우 하나의 인버터 회로만으로 구현하였기 때문에 그에 대응하는 칩 면적을 줄일 수 있다. 또한, 앞서 설명된 바와 같이 파워-업시 트랜지스터들 (MP1) 및 (MP2) 및 인버터 (IV12)를 통해서 소모되었던 전력을 방지할 수 있다.
상기한 바와같이, 열 프리-디코딩 회로에 의해서 프리-디코딩되는 어드레스 신호가 클럭 신호에 의해서 시간적으로 제한되지 않기 때문에 고속 액세스 동작을 구현할 수 있다. 그리고, 열 구동 회로를 단순히 구동 기능만을 갖도록 구현함으로써 그것에 의해서 점유되는 칩 면적을 줄일 수 있을 뿐만아니라, 파워-업시 유발되는 DC 전류 경로를 차단함으로써 스탠바이 상태에서 소모되는 전력을 줄일 수 있다.

Claims (8)

  1. 행들과 열들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 구비한 메모리 셀 어레이와;
    상기 열들에 대응하는 복수 개의 열 선택 라인들과;
    외부 클럭 신호에 응답하여서 상기 열 선택 라인들의 활성화 및 비활성화되는 시점을 제어하기 위한 제어 신호를 발생하는 제어 회로와;
    상기 제어 신호에 의해서 활성화되며, 상기 열 선택 라인들을 어드레싱하기 위한 어드레스 신호를 받아들여서 상기 어드레스 신호를 프리-디코딩하기 위한 열 프리-디코딩 회로와;
    상기 열 프리-디코딩 회로에 의해서 프리-디코딩된 어드레스 신호들을 받아들여서, 상기 열 선택 라인들 중 하나를 선택하기 위한 선택 신호와 나머지 열 선택 라인들을 비선택하기 위한 비선택 신호들을 발생하는 열 디코딩 회로 및;
    상기 열 선택 라인들에 접속되며, 상기 선택 신호에 대응하는 열 선택 라인을 활성화시키고 그리고 상기 비선택 신호들에 대응하는 열 선택 라인들을 비활성화시키기 위한 구동 회로를 포함하며;
    상기 제어 회로는 상기 어드레스 신호가 입력되는 클럭 사이클 동안 상기 제어 신호의 활성화 상태가 유지되도록 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 회로는,
    a) 상기 열 프리-디코딩 회로에 접속되며, 상기 제어 신호를 래치하기 위한 래치 회로와;
    b) 상기 래치 회로에 접속되며, 상기 외부 클럭 신호에 동기되고 그리고 그것에 비해서 소정 시간 지연된 초기화 신호를 발생하여서 상기 래치 회로에 유지된 상기 제어 신호를 비활성화시키기 위한 초기화 회로 및;
    c) 상기 래치 회로에 접속되며, 상기 외부 클럭 신호에 동기되고 그리고 상기 초기화 신호에 대응하는 상기 소정 시간에 비해서 상대적으로 긴 지연 시간을 갖는 설정 신호를 발생하여서 상기 래치 회로에 유지된 상기 제어 신호를 활성화시키기 위한 설정 회로를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 어드레스 신호가 입력되는 클럭 사이클 이전에 활성화된 열 선택 라인은 상기 초기화 신호에 따라서 비활성화된 제어 신호에 의해서 비활성화되는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 초기화 회로는,
    직렬 연결된 홀수개의 인버터들로 이루어진 지연 회로와;
    상기 지연 회로에 접속된 제 1 입력 단자, 전원 전압이 인가되는 제 2 입력 단자 및 상기 초기화 신호를 출력하는 출력 단자를 구비한 낸드 게이트를 포함하는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 설정 회로는,
    직렬 연결된 짝수개의 인버터들로 이루어진 지연 회로와;
    2 개의 입력 단자들 및 출력 단자를 구비하며, 상기 지연 회로에 일 입력 단자가 연결되고 그리고 타 입력 단자로 어드레스 코딩을 알리는 신호가 인가되는 낸드 게이트 및;
    상기 낸드 게이트의 출력 단자에 접속되며, 상기 설정 신호를 출력하는 출력 단자를 가지는 인버터를 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 열 디코딩 회로는 상기 열 선택 라인들에 각각 대응하는 복수 개의 디코더들을 구비하고 그리고 상기 상기 열 선택 라인 구동 회로는 상기 열 선택 라인들에 각각 대응하는 복수 개의 구동기들을 구비하며; 상기 각 구동기는 대응하는 디코더들의 출력에 제어되는 스태틱 인버터 회로를 포함하는 반도체 메모리 장치.
  7. 행들과 열들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 구비한 메모리 셀 어레이와;
    상기 열들에 대응하는 복수 개의 열 선택 라인들과;
    외부 클럭 신호에 응답하여서 상기 열 선택 라인들의 활성화 및 비활성화되는 시점을 제어하기 위한 제어 신호를 발생하는 제어 회로와;
    상기 제어 신호에 의해서 활성화되며, 상기 열 선택 라인들을 어드레싱하기 위한 어드레스 신호를 받아들여서 상기 어드레스 신호를 프리-디코딩하기 위한 열 프리-디코딩 회로와;
    상기 열 프리-디코딩 회로에 의해서 프리-디코딩된 어드레스 신호들을 받아들여서, 상기 열 선택 라인들 중 하나를 선택하기 위한 선택 신호와 나머지 열 선택 라인들을 비선택하기 위한 비선택 신호들을 발생하는 열 디코딩 회로 및;
    상기 열 선택 라인들에 접속되며, 상기 선택 신호에 대응하는 열 선택 라인을 활성화시키고 그리고 상기 비선택 신호들에 대응하는 열 선택 라인들을 비활성화시키기 위한 구동 회로를 포함하며;
    상기 제어 회로는 상기 어드레스 신호가 입력되는 클럭 사이클 동안 상기 제어 신호의 활성화 상태가 유지되도록 하고,
    a) 상기 열 프리-디코딩 회로에 접속되며, 상기 제어 신호를 래치하기 위한 래치 회로와;
    b) 상기 래치 회로에 접속되며, 상기 외부 클럭 신호에 동기되고 그리고 그것에 비해서 소정 시간 지연된 초기화 신호를 발생하여서 상기 래치 회로에 유지된 상기 제어 신호를 비활성화시키기 위한 초기화 회로 및;
    c) 상기 래치 회로에 접속되며, 상기 외부 클럭 신호에 동기되고 그리고 상기 초기화 신호에 대응하는 상기 소정 시간에 비해서 상대적으로 길게 지연된 설정 신호를 발생하여서 상기 래치 회로에 유지된 상기 제어 신호를 활성화시키기 위한 설정 회로를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 어드레스 신호가 입력되는 클럭 사이클 이전에 활성화된 열 선택 라인은 상기 초기화 신호에 따라서 비활성화된 제어 신호에 의해서 비활성화되는 반도체 메모리 장치.
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