TW415060B - Manufacturing method of self-aligned via hole in the multilevel interconnects - Google Patents

Manufacturing method of self-aligned via hole in the multilevel interconnects Download PDF

Info

Publication number
TW415060B
TW415060B TW087114426A TW87114426A TW415060B TW 415060 B TW415060 B TW 415060B TW 087114426 A TW087114426 A TW 087114426A TW 87114426 A TW87114426 A TW 87114426A TW 415060 B TW415060 B TW 415060B
Authority
TW
Taiwan
Prior art keywords
layer
sacrificial
connection
patent application
item
Prior art date
Application number
TW087114426A
Other languages
English (en)
Inventor
Hua-Shu Wu
Jiun-Hung Peng
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to TW087114426A priority Critical patent/TW415060B/zh
Priority to US09/226,029 priority patent/US6080674A/en
Application granted granted Critical
Publication of TW415060B publication Critical patent/TW415060B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

415060 五、發明說明（1) t案為-種製作通洞之方法，尤指製層 對準通洞的方法。 τ目 由於積體電路的積集度增加，使得多層連接 (Multilevel interconnects)的技術得以大行其道。 電路在半導體元件(如M0S電晶體）等製作完 後積體 屬層’使各個元件得以連接起二成形之二接路耆 夕層連接則可使積集度高的積體電路可以有更大的彈 在各個金屬層間安排信號的連接。 ”ί!層ΐ接的製程中，在形成下一金屬層前，必須將 面：：坦ΐ的處理’使得下-金屬層可以精確地 1作上去。當然，為了使層與層之間得以有所連接，五 會在需要連接的地方先留通洞（via hole)，進行插塞。 案::二道金屬層製作上去。其中，的製作 早期通洞的製作是在平坦化製程之後， ，首 刻的製程，將通洞挖出來。但是這樣的作法常會J誤“ 發上。=’有人提出自對準(self~ali_w)製 作通洞（或插塞）的方法，以改善早期的缺失。 在美國第55 1 2 51 4號專利提到一個自對準形 塞（並 無形成通洞）的方法（請參見圖三），其係於半 上形成-厚金屬層62，然後用一道微影63蝕等體檟板 金屬層62上產生插塞621，接著再利用第二道微的影 =在亥广 的製程’形成連接線路之金屬層62，最後平±曰化 金屬 層上產生一用以絕緣的介電層6 5之後’即可於晶片上得所
C:\Prograin Files\Patent\pdl5l5. ptd 第4頁 ϊ\ •- •Λ 415060 五、發明說明（2) 需的插塞621。 其作法上有二大缺失：—、厚金屬層 J二徒增成本…先形成的插塞使晶片 對弟一道微影蝕刻造成阻礙，因而精確度 本案的目的即在於提出—低成本且易 程’使插塞的製作可以順利進行。 為了達成上述目的，本案提出一種製 對準通洞之方法，其包含：提供一半導體 線層於該半導體基板上；去除該連線層之 #牲柱；形成一絕緣層於該犧牲柱及該連線 犧牲柱切平；以及去除該犧牲柱，以形成 其中’該連線層係包含一金屬連線層 層’該犧牲連線層係位於該金屬連線層上 層及該犧牲連線層係藉由一微影蝕刻方法 基板上。 該連線層形成的步驟包含：形成一導 基板上；形成一犧牲層於該導體層上；以 與該導體層之部份以形成該連線層。 上述導體層係為一金屬層，該金屬層 鍍的方法形成於該半導體基板上，而犧牲 刻特性’以使形成之該犧牲連線層及該犧 一钮刻特性’且絕緣層係具一第二餘刻特 犧牲柱時，易於去除該犧牲柱，而不易去 當然，該絕緣層係為一介電層。該犧 的製作並不經 表面高低不平， 不易控制。 控制的通洞製 作多層連接中自 基板；形成一連 部份以形成一犧 層之間，並與該 該自對準通洞。 及一犧牲連線 ，而該金屬連線 形成於該半導體 體層於該半導體 及去除該犧牲層 係藉由一金屬濺 層係具一第一银 牲柱同樣具該第 性，以於去除該 除該絕緣層。 牲柱係由一材質
11
C:\Program Files\Patent\pdl515. ptd 第5頁 415060 五、發明說明（3) 所構成。該材質係為一旋塗式破璃(、 (P〇lyimide，PI)或氮化矽。 眾酿亞知 上述去除該犧牲柱之方法係為—選擇性 該犧牲柱及該絕緣層間選擇該刻：去 J該犧牲層與該導體屬之部份係以一微影心J法:: if 本案製作多層連接中自對準通洞之方法中更包 ^刻停止層（Etch stop layer)於該導體層上及該犧牲 層下，以於去除該犧牲柱時，增加其製程f(pr〇cess window) ° 上述形成一絕緣層於該犧牲柱之間並與該犧牲柱切 化製程。而去除該連線層之部份以形成該犧牲 丨尸^更包s —平坦化製程，以形成—第二絕緣層於該連線 層之間，並切平該第二絕緣層，使該連線層露出，而, 二絕緣層係為一介電層。 # 本案得藉由下列圖式及詳細說明，俾得—更深入之了 解‘ Φ ‘ 第 案較佳實施例一 第二案較佳實施例二。 第三用示意圖。 圖式主要圖號如下： 12 :金屬層 14 :犧牲層 21 2 :犧牲連線層 11 :半導體基材 1 3 .银刻停止層 21 :連線層
C: \Prograni F i 1 es\Patent\pdl 515. ptd 第 6 頁 瞧 415060 五、發明說明（4) 213 :金屬連線層 Pl，p2 :犧牲柱 41 :絕緣層 vl，v2:通洞 51 :第二絕緣層 金屬3 首先在半導體基板n上依序形成 成形之基板，㈣本案的重點在於通洞 1 3 ^視制蔣=半導體基板11僅以示意為之。而#刻停止層 r儀牲要以’惟加了㈣停止層13可以使後段去 除巧牲柱的步驟易於控制，亦即可增加其製程窗⑽啊 window)。 h 丨ί:: 請參見第一圖（b)。接著利用一道微影蝕刻製程，將 金屬層12、蝕刻停止層13及犧牲層14的部份去除，形成連 線層21。連線層21上則包含有犧牲連線層212及金屬連線 層213等。圖示為其剖面，立體看連線層係酷似迷宮踏 也。 請參見第一圖（c)。接著利用第二道微影蝕刻製程， 去除犧牲連線層21 2之部份，以形成預將形成通洞位置上 的犧牲柱pi，p2。亦即立體看去，會有低了 一截之迷宮牆 及在預將形成通洞位置上會有凸起的犧牲柱pi，p2也。 值得一提的是，藉由第一圖（b)連線層的構成，使得第二 道微影的精密度，雖用較低者亦不會有對不準的情況發 生，這使得第二微影的成本大為降低，且其可控制性亦大 為提高。 請參見第一圖（d)。接著在連線層及犧牲柱Pi，P2之間
C: \Program F i 1 es\Patent\pd.l 515. ptd 第7頁 4^.5060 五、發明說明（5) 塗上一層絕緣層41 等。
該絕緣層41通常為介電層，
如敦化層 P2切 脏媒f ί見第—圖⑴。接著利用-選擇性蝕刻的製程， i 2犧牲柱Pl，P2去除，即可得本案所需的通洞η，ν2 了。 由，本案係利用選擇性独刻的製程去除犧牲柱pi，p2 (^ 'Λ =料的選擇上必須嗳限於犧牲柱（即犧牲層）及絕缘@ j 41二者的钮刻特性。換言之，為了去除犧牲柱，所 t牲層的材料選擇上必須在蝕刻特性有別於絕緣層41的* 特性，以於進行選擇性蝕刻的製程時，可輕易去除犧牲j μ柱’而不易去除絕緣層41。若絕緣層41為氧化層，則 g層可以為旋塗式玻璃（S0G)、聚醯亞胺（p〇lyimide，pi)牲 《氮化矽，甚至為金屬層亦無不可。簡言之，犧牲層的. I;：'係視絕緣層41而定。 料 第二圖為本案另一較佳實施例，第二圖“八㈧“八 (f)係與第一圖（a)(b)(d)(e)(f)相同，不同處在於第二 的（c)及多了（b-Ι)。 第二圖係為了使第二道的微影蝕刻時更容易進行而設 者，吾人可先進行一道平坦化’在連線層21之間塗上第二 絕緣層51( —般的介電層即可），與該連線層21(犧牲連線 層21 2)切平’再進行第二道的微影蝕刻，以形成犧牲柱 pl,ρ2 。
415060
由上述之圖解及說明，吾人可得下列結論： ^ 、藉由先形成連線層的作法，使得本案在進行第二 道微影蝕刻時成本大為降低，且其可控制性易大為提高。 二、後段的選擇性蝕刻在形成通洞時，變成相者容 易’且絕對不會有誤對準（mis_alignment)的情況發田生。 、本案得由熟悉本技藝之人士任施匠思而為諸般^飾， 然皆不脫如附申請專利範圍所欲保護者。 V. /l· \ f
C:\Program Files\Patent\pdl515.ptd 第9頁

Claims (1)

  1. 415060 六'申請專利範圍 ~--- 1 · 一種製作多層連接中自對準通洞之方法 提供一半導體基板； 形成一連線層於該半導體基板上； 去除該連線層之部份以形成一犧牲杈； 形成一絕緣層於該犧牲柱及該連線層之 牲柱切平；以及 B 包含： 並與該犧 去除該犧牲柱，以形成該自對準通洞。 2 .如申請專利範圍第1項所述之製作多層連接十自對 準通洞之方法，其t該連線層係包含-金屬連線層及—犧 牲連線層，該犧牲連線層係位於該金屬連線層上，而該金 屬連線層及該犧牲連線層係藉由一微影蝕刻方法形成於該 半導體基板上。 3 .如申請專利範圍第1項所述之製作多層連接中自對 準通洞之方法，其中該連線層形成的步驟包含： 形成一導體層於該半導體基板上； 形成一犧牲層於該導體層上；以及 去除該犧牲層與該導體層之部份以形成該連線層。 4 .如申請專利範圍第3項所述之製作多層連接中自對 準通洞之方法，其中該導體層係為~金屬層，該金屬層係 藉由一金屬濺鍍的方法形成於該半導體基板上。 5 ·如申請專利範圍第3項所述之製作多層連接中自對 準通洞之方法，其中該犧牲層係具—第一蝕刻特性，以使 形成之該犧牲柱同樣具該第一蝕刻特性。 6 *如申請專利範圍第5項所述之製作多層連接中自對
    C:\ProgramFiles\Patent\pdl515.ptd 第 10 頁 415060
    準通洞之方法 第二蝕刻特性 其牛形成於該犧牲柱間之該絕緣層係具 7 .如申請專利範圍第 準通洞之方法，其中該第 用以於去除該犧牲柱時， 該絕緣層。 〇項所述之製作多層連接中自 :蝕刻特性與該第二蝕刻特性係 易於去除該犧牲柱，而不易去除 ^如申請專利範圍第7項所述之製作多層連接 準通洞之方法，其中該絕緣層係為一介電層。 ’ 9、.、如申請專利範圍第7項所述之製作多層連接中自 準通洞之方法，其中該犧牲柱係由一材質所構成。 卜:-·
    V 10 *如申請專利範圍第Θ項所述之製作多層連接中自 對::準通洞之方法，其中該材質係為—旋塗式玻璃（s〇g)。 ι:.ι·如申請專利範圍第g項所述之製作多層連接中自 對準通洞之方法，其中該材質係為一聚醯亞胺 (polyi mide，PI)。 12. 如申請專利範圍第9項所述之製作多層連接中自 對準通洞之方法’其中該材質係為一氮化矽。 13. 如申請專利範圍第7項所述之製作多層連接中自 對準通洞之方法’其中去除該犧牲柱之方法係為一選擇性 蝕刻之方法’以於該犧牲柱及該絕緣層間選擇該犧牲柱而 触刻之。 14·如申請專利範圍第3項所述之製作多層連接中自 對準通洞之方法’其中去除該犧牲層與該導體層之部份係 以一微影#刻之方法進行之。
    第11頁 C:\Program Files\Patent\pdl515. ptd 4二5060 丄！3 ·如申請專利範圍第3項所述之製作多層連接中自 對準通洞之方法，其中更包含形成一蝕刻停止層（Etch Stop layer)於該導體層上及該犧牲層下，以於去除該犧 牲柱時，增加其製程窗（pr〇cesS wind〇w)。 1 6 如申請專利範圍第1項所述之製作多層連接中自 對 該 ，1 對 士柱 樓自 (1ΤΓ 對 六、申請專利範圍 準通洞之方法’其中形成一絕緣層於該犧牲柱之間並與 犧牲柱切平係為一平坦化製程。 7 ·如申請專利範圍第1項所述之製作多層連接中自 準通洞之方法，其中去除該速線層之部份以形成該犧牲 前更包含一平坦化製程，以形成一第二絕緣層於該連線 之間’並切平該第二絕緣層，使該連線層露出。 8·如申請專利範圍第17項所述之製作多層連接中 對準通洞之方法，其中該第二絕緣層係為一介電層。 9·如申請專利範圍第1項所述之製作多層連接中自 準通洞之方法，其中犧牲柱之材料係親該絕緣層而定。
    C:\Program Files\Patent\pdl515. ptd 第12真
TW087114426A 1998-08-31 1998-08-31 Manufacturing method of self-aligned via hole in the multilevel interconnects TW415060B (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW087114426A TW415060B (en) 1998-08-31 1998-08-31 Manufacturing method of self-aligned via hole in the multilevel interconnects
US09/226,029 US6080674A (en) 1998-08-31 1999-01-06 Method for forming via holes

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW087114426A TW415060B (en) 1998-08-31 1998-08-31 Manufacturing method of self-aligned via hole in the multilevel interconnects

Publications (1)

Publication Number Publication Date
TW415060B true TW415060B (en) 2000-12-11

Family

ID=21631205

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087114426A TW415060B (en) 1998-08-31 1998-08-31 Manufacturing method of self-aligned via hole in the multilevel interconnects

Country Status (2)

Country Link
US (1) US6080674A (zh)
TW (1) TW415060B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194313B1 (en) * 1997-04-30 2001-02-27 Texas Instruments Incorporated Method for reducing recess for the formation of local interconnect and or plug trench fill for etchback process
US6207581B1 (en) * 1999-09-01 2001-03-27 United Microelectronics Corp. Method of fabricating node contact hole
KR100669862B1 (ko) * 2000-11-13 2007-01-17 삼성전자주식회사 반도체 장치의 미세패턴 형성방법
US6512198B2 (en) 2001-05-15 2003-01-28 Lexmark International, Inc Removal of debris from laser ablated nozzle plates
US6642139B1 (en) * 2002-06-28 2003-11-04 Macronix International Co., Ltd. Method for forming interconnection structure in an integration circuit
US7074701B2 (en) * 2003-11-21 2006-07-11 Taiwan Semiconductor Manufacturing Company Method of forming a borderless contact opening featuring a composite tri-layer etch stop material
JP5276824B2 (ja) * 2007-10-17 2013-08-28 スパンション エルエルシー 半導体装置の製造方法
US8076229B2 (en) * 2008-05-30 2011-12-13 Micron Technology, Inc. Methods of forming data cells and connections to data cells
US20150214114A1 (en) * 2014-01-28 2015-07-30 United Microelectronics Corp. Manufacturing method of semiconductor structure
WO2018089351A1 (en) * 2016-11-08 2018-05-17 Applied Materials, Inc. Geometric control of bottom-up pillars for patterning applications
CN110045460B (zh) * 2019-05-31 2020-11-27 中国科学院微电子研究所 一种光波导的制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5532516A (en) * 1991-08-26 1996-07-02 Lsi Logic Corportion Techniques for via formation and filling
US5158898A (en) * 1991-11-19 1992-10-27 Motorola, Inc. Self-aligned under-gated thin film transistor and method of formation
US5235189A (en) * 1991-11-19 1993-08-10 Motorola, Inc. Thin film transistor having a self-aligned gate underlying a channel region
US5378318A (en) * 1992-06-05 1995-01-03 Vlsi Technology, Inc. Planarization
US5312512A (en) * 1992-10-23 1994-05-17 Ncr Corporation Global planarization using SOG and CMP
JPH088209A (ja) * 1994-01-10 1996-01-12 Cypress Semiconductor Corp 半導体装置の製造のための除去されるポストの処理方法
US6057224A (en) * 1996-03-29 2000-05-02 Vlsi Technology, Inc. Methods for making semiconductor devices having air dielectric interconnect structures
US5663108A (en) * 1996-06-13 1997-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Optimized metal pillar via process

Also Published As

Publication number Publication date
US6080674A (en) 2000-06-27

Similar Documents

Publication Publication Date Title
TW415060B (en) Manufacturing method of self-aligned via hole in the multilevel interconnects
TWI683417B (zh) 三維記憶體元件及其製作方法
JP2024524391A (ja) 接合層内にルーティング構造体を有する素子
JP2007027451A (ja) 回路基板及びその製造方法
TW201206276A (en) Improved backdrilling of multilayer printed circuit boards
JPH10189732A (ja) 集積回路構造の複数の絶縁レベルにおいて自己位置合わせされた導電性プラグを形成する方法
TWI344685B (en) An integrated circuit device and a process for forming the same
JPS61112356A (ja) 集積回路に貫通導体を形成する方法
US20080230264A1 (en) Interconnection structure and method thereof
JP2009295719A (ja) 貫通プラグ配線
JP2006245236A (ja) 半導体装置の製造方法
KR20060054690A (ko) 후면 입출력 단자를 갖는 반도체 장치 및 그 제조방법
KR20060054689A (ko) 후면 입출력 단자를 갖는 반도체 장치 및 그 제조방법
JPS60235446A (ja) 半導体装置とその製造方法
TW201012328A (en) Circuit board and fabrication method of circuit structure
JPS62154758A (ja) 半導体装置とその製造法
JPH0268952A (ja) 半導体装置及びその製造方法
JP3226488B2 (ja) 半導体装置の製造方法
JPH08186171A (ja) 半導体装置およびその製造方法
TW200522830A (en) Method for forming conductive plugs
JP3716958B2 (ja) 半導体装置
JP2000124248A (ja) 半導体装置の製造方法
JPH0582518A (ja) コンタクト形成方法
KR0147716B1 (ko) 자기정렬콘택 형성방법
KR0172725B1 (ko) 반도체 소자의 다층 금속배선 형성방법

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees