TW413778B - Bus-line midpoint holding circuit for high speed memory read operation - Google Patents

Description

413778 五、發明說明（1) 發明背景 ， 本發明概括而言是關於記憶單元陣列的週邊電路，特 別是關於一種用於將相關聯的讀取匯流排線維持在分立的 邏輯位準之間的中點電壓之中點電壓維持電路。 相關技術之描述 對於半導體記憶陣列的各個讀取匯流排線，設置—中 點電壓_維持電路，以維持相關聯的匯流排線於高邏輯位準 與低邏輯位準之間的中點電壓電位。一習用的中點電壓維 持電路包含兩個CMOS反向器及第一、第二由電晶體構成之 開關（transistor-implemented switch)。響應於一中點 電壓控制（MC)脈衝，第一開關導通以供給匯流排線電位， 使正反器的反向器的其中之一成為中點電壓電位。當中點 電壓控制脈衝變為失能狀態（deasserted)時，—代替第一開 關’第一開關導通以使反向器形成一正反器，以使相關聯 的匯流排線維持在中點電壓電位。若高速讀取操作為首要 的考量’則需要藉由使用能夠負荷大電流的那一類CM〇s 電晶體來縮短中點電壓控制脈衝的週期。然而，如此引致 所產生熱量的增加。另外，若在MC脈衝的後緣之前感測放 大器開始賦能’ CMOS反向器的其中之一必須負荷藉由對應 的感測放大器所產生的附加電流。若感測放大器的赋能時 間相對於MC脈衝的結束時間是延遲的，則在每一匯流排線 的電位可能漂移至一不確定的電位。若此電位實質上不同 於由對應的感測放大器隨後提供的電位，在讀取操作中可 得到延遲的一實際量。另一問題是：當其響應於達到中點

第5頁 413778 五、發明說明¢2) 電壓位準的相關聯的匯流排線而同時導通時在CMOS反向器 中流動的大H貫通（cut-through)” 電流。 發明概要 因此，本發明的一目的是提供一種用於一記憶單元陣 列的各個讀取匯流排線之容許記憶體高速讀取操作之中點 電壓維持電路。 依照本發明，設有一連接至記憶體之相關聯的讀取匯 流排線的中點電壓維持電路，其包含在高電壓端和低電壓 端之間以串聯方式連接的一提升驅動器和一下拉驅動器， 位於驅動器之間的一電路節點連接至此匯流排線，此等驅 動器具有實質上相等的臨界電壓。控制電路響應於中點電 壓控制脈衝，用以藉由位於此匯流排線的電壓來決定此驅 動器的其中之一被導通，使當此匯流排線達到高電壓和低 電壓之間的中點電壓位準時此驅動器自動地關閉。 在本發明的一實施例中，設置有控制電路，俾於彼此 互斥的時間段内依照先前建立於匯流排線之電壓來導通此 驅動器的其中之一。 為了使電路結構簡化，設置響應於此中點電壓控制脈 衝的控制電路，以同時順向偏置驅動器，且依照在此匯流 排線目前所建立的電壓來導通其中之一個順向偏壓驅動 器。 依照更進一步的態樣，本發明提供一種記憶系統，其 包含連接至記憶單元陣列且用於依照以週期性的間隔從記 憶單元陣列所讀取的資料來驅動複數個讀取匯流排線之複

413778 五、發明說明（3) 數個感測放大器。複數個中點電壓維持電路分別地'與此讀 取匯流排線相連結.。各個中點電壓維持電路包含在高電壓 端和低電壓端之間以串聯方式連接的一提升驅動器和一下 拉驅動器，位於驅動器之間的一電路節點被連接至相關聯 的匯流排線，此等驅動器具有實質上相等的臨界電壓。控 制電路響應於中點電壓控制脈衝，用以藉由位於此匯流排 線的電壓來決定此驅動器的其中之一被導通，使在此匯流 排線沒有被感測放大器驅動的期間當此匯流排線達到高電 壓和低電壓之間的中點電壓位準時此驅動器自動地關閉。 圖式之簡單說明 本發明之上述及其他目的、優點和特色由以下較佳實 施例之詳細說明中並參考圖式當可更加明白。 圖1為用於記憶單元陣列的習用中點電壓維持電路之 電路圖； 圖2為依照本發明的第一實施例的中點電壓維持電路 之電路圖； 圖3表示在相關聯的匯流排線上由先前的電壓位準所 決定的電壓波形和在圖2的中點電壓維持電路中出現的響 應於中點電壓控制脈衝之電位； 圖4為使用一對Darlington 放大器的第一實施例的 變形例之電路圖； 圖5為使用不同臨界電壓的反向器之第一實施例的更 一步變形例之電路圖； 圖6表示匯流排線電壓之波形及出現於圖5的不同信

413778 五、發明說明（4) 號； ’ 圖7為依照本發明的第二實施例之中點電壓維持電路 的電路圖；及 圖8為第二實施例之變形例的電路圖。 符號說明 1 0 :記憶單元陣列 1 1 :列解碼器 1 2 :行解碼器 1 3 :感測放大器 14 :讀取匯流排線 15A、15B:中點電壓維持電路 1 6 : M C脈衝源 31'51、71、81:提升電晶體（驅動器） ‘ 32、52、72、82 :下拉電晶體（驅動器） 33 、54 、83 、75 、76 、77 :反向器 34、55、74 : NOR 閘 3 5、53、73 ·· NAND 閘 36 、 57 : NM0S 電晶體 37 、 56 : PM0S 電晶體 38、39、58、59: CI10S 反向器 61 、6 2、6 3 、6 4 ·雙載子電晶體 84、85 :二極體 86 :電路節點 較佳實施例之詳細說明

第8頁 413778 、發明說明（5) 在詳細說明本發明之前，參考圖1來說明習知I支術是 很有幫助的。圖1所描述的是一記憶單元陣列1 〇，在一習 知的方法中’藉由響應於列和行位址的列解碼器11和行 解碼器1 2來地存取記憶單元陣列1 0之記憶單元。感測放大 器1 3連接於行解碼器1 2的輸出端和讀取匯流排線1 4之間。 用於匯流排線的感測放大器的其中之一藉由一感測賦能信 號（SE)被選擇及被賦能，以傳送行解碼器12之被放大的輸 出至相應的讀取匯流排線14。同一結構的複數個中點電壓 維持電路1 5連接至對應的匯流排線1 4。 設置各個中點電壓維持電路1 5，以從脈衝源1 6接收 中點電壓控制脈衝（MC) 〇此電路由CMOS (互補金屬氧化 物半導體）反向器20和21組成，反向器20的輸出端經由第 一開關連接至反向器21的輪入端，藉由當mc輸入為低時 為導通狀態的PM0S(p通道金屬氧化物半導體）電晶體23和 NMOS Cn通道金屬氧化物半導體）電晶體24來形成第一開 關。藉由P Μ 0 S電晶體2 5和N Μ 〇 s電晶體2 6來形成第二開 關’當第一開關·關閉時第二開關將導通，當第一開關導通 時第二開關將關閉《在電晶體24和25的閘極處設有一反向 器27以反轉MC輸入之狀態。 當沒有電壓從感測放大器丨3傳送至匯流排時，第一開 關電晶體2 3和2 4將導通，使反向器2丨和2 2聯結成一環狀以 形成一至相關聯的匯流排線之正反器，使避免其電位在邏 輯位準之間變動。

當在對感測放大器1 3賦能之前，來自脈衝源1 6的MC

第9頁 413778 五、發明說明（6) 輸入變為高狀態時，第一開關電晶體23和24將關閉’且第二 開關電晶體25和26將導通。結果，經由電晶體23、24的平 行路徑提供匯流排線1 4的電位給反向器2 1的輸入端。若此 匯流排線電位為低狀態，反向器2 1的PMOS電晶體將導通， 但若其為高狀態，則將驅動反向器21的NMOS電晶體至高導 電性的狀態。結果，匯流排線電位從低電位位準或高電位 位準移至最大V c c 電壓和接地電位之間的中點電壓位 準。 當MC輸入變為低狀態，即是轉換為低邏輯位準時，第 二開關電晶體2 5和2 6將關閉，相反地第一開關電晶體2 3和 24將導通。如此，反向器20和21將成為一環狀結構，形成 了上述的正反器，且藉由反向器21達成的中點電壓電位儲 存於正反器中。當感測放大器1 3被賦能時，各個匯流排線 1 4由從對應的感測放大器所傳送的資料來決定從中點電壓 電位變為更高或更低的電位。 然而，因為匯流排線具有高負荷阻抗，反向器2 0和2 1 必須由用於負荷大電流的低阻抗電晶體來實施功能。若高 速讀取操作為首要的考量，則需要藉由使用能夠負荷還要 更大的電流的那一類CMOS 電晶體來縮短MC脈衝的週期。 然而，如此引致所產生熱量的增加。另外，若在MC脈衝的 後緣之前感測放大器開始賦能，各個中點電壓維持電路的 反向器2 1必須負荷藉由相應的感測放大器所產生的附加的 電流。若感測放大器的賦能時間相對於M C脈衝的結束時間 是延遲的，在每一匯流排線電位可能漂移至一不確定的電

第10頁 五、發明說明（7) 位」若此電位實質上不同於由相應的感測放大器隨'後提供 的電位，在讀取操作中可得到延遲的一實際量。另外，當 匯流排線電位達到中點電壓位準時，反向器2 1的電晶體同 時變為ON狀態。如此引致經由導通的電晶體之大"貫通"電 流。 本發明藉由使用一連接成位於兩個預定電壓之間的串 聯電路的一提升驅動器和一下拉驅動器來解決這些問題， 且有一位於兩者之間的電路節點被連接至相關聯的匯流排 線《 本發明的第一實施例顯示於圖2中。一中點電壓維持 電路15Α 由NM0S提升電晶體（驅動器）31和PM0S下拉電晶 體（驅動器）32組成，它們的汲極分別連接至Vcc電壓端和 接地端，且它們的源電極共同藕合至相關聯的匯流排線。 MC 輸入經由反向器33和NOR閘34提供至提升驅動器 31的閘極，且經由NAND閘35提供至下拉驅動器32的閘極。 相關聯的匯流排線藕合至籍由將NM0S電晶體36和PM0S電晶 3(益聯連接fifj形成的開關。電晶體3β和37的開極分別 地連接至反向器33的輸出端和MC輸入端，使當MC輸入為低

狀態時開關導通，以藕合匯流排線電位至Ν〇Ι?閘34.和NAND ^ 35 ’且當MC輸入判定為高時開關將關閉。設置CM〇s反向 ，3 8和3 9以形成一經由並聯的電晶體3 6和3 7來接收匯流排 線電位的正反器。 Ϊ測放大器被賦能之前^輸入為低狀態時，電晶 °導通’且在匯流排線之上所保持的電位流經這些

413778 五、發明說明（8) 2曰曰體且被閂鎖於正反器的反向器38和39之中。無’論被儲 存的電位位準如何’ ^^〇1?閘34提供〇伏的電位至提升電晶體 閑極’如在圖3中的數字4〇所顯示；1NANE^〗35提供 =高電壓（Vcc)至下拉電晶體32的閘極，如數字45所顯 不°因此’當MC輸入為低狀態，無論在匯流排線的電壓為 何’提升和下拉電晶體3】和32皆設定為0Ff狀態。 當MC輪入變為高狀態時，由儲存於正反器的反向器 38和39中之先前的匯流排線電位來決定提升和下拉電晶體 31和32的其中之一轉換至〇N狀態。 假設被儲存的匯流排線電位為低狀態，則⑽!^閘34被 啟動’產生高電壓輸出41(圖3)且NAND閘35仍然處於啟動 狀態’繼續產生高電壓輸出。結果，僅有提升電晶體3 1被 導通’使匯流排線電位增加，如圖3中的數字4 2所顯示。 隨者匯流排線電位增加，提升電晶體3 1的閘極之電位下 降。如此，當其閘極電位等於VCC - Vtn時，電晶體31將關 閉’其中Vtn為電晶體3 1的臨界電壓。因此，匯流排線電壓 從0伏電位逐漸增至中點電壓位準，之後，匯流排線維持 在此位準’並且只要…輸入為高狀態，電晶體3丨的源極就 是"浮動的"。 若NM0S電晶體31的臨界電壓Vtn的標稱值為0.7伏，由 於其源極電極的浮動狀態所引起的反向偏壓效應（即是’ 相當於井電位比源極電壓更低），臨界電壓Vtn將增至1 , 2 伏。因為Vtn為1.2伏，若Vcc電壓為2. 5伏，匯流排線設定 在一大約等於1.2伏的中點電壓。

第12頁 413778 五、發明說明（9) 因為只要MC輸入為高狀態，則轉換用的電晶體3 6和3 7 皆為OFF狀態，正反器的反向器38、39及NOR閘34不受匯流 排線電位變化42 (圖3 )的影響。在MC輸入判定為低的瞬 間，相應的感測放大器被賦能。匯流排線電位從中點電壓 位準4 2移動且迅速設定於依照被賦能的感測放大器的邏輯 狀態來決定的高電位4 3或低電位4 4。 另一方面，若在MC輸入判定為高的瞬間被儲存的匯流 排線電位為高狀態，NAND閘3 5被啟動，產生低電壓輸出 4 6 (圖3 )，且NOR閘3 4變為非啟動狀態，產生低電壓輸 出。結果，僅有下拉PM0S電晶體32導通，引起匯流排線電 位下降，如曲線4 7所顯示。匯流排線電位下降，直至其達 到下拉電晶體32的臨界電壓Vtn。因此，匯流排線電壓從 Vcc 電位逐漸下降至中點電壓位準，之後，匯流排線維持 在此位準。 當MC輪入正在被判定時，轉換用的電晶體3 6和37的關 閉使正反器的反向器38、39及NAND閘35免於受到匯流排線 電位變化4 7的影響（圖3 )。當MC輸入判定為低且相應的感 測放大器被賦能時，匯流排線電位從中點電壓位準4 7移動 且迅速設定依照被賦能的感測放大器的邏輯狀態來決定的 高電位4 8或低電位4 9。 因為以彼此相反方向的感測來設置提升和下拉電晶體 之偏壓，在相互互斥的時間内僅有這些電晶體的其中之一 被導通。因此，無論如何，這些電晶體不可能同時導通。 當MC輸入判定為低時，匯流排線傾向於"浮動”。然

第13頁 413778 五、發明說明（ίο) 而，因為正反器的反向器38和39能夠由低功率的電晶體 來實施功能’且因為匯流排線具有大的時間常數，即使被 選擇感測放大器的賦能時間相對於M c輸入脈衝的後緣是延 遲的，在匯流排線之上不會發生電位變化》 雖然此實施例對任何應用都有效，但當VCC電壓相對 為高時其應用特別有效= 將ΐ 2的中點電壓維持電路1 5 A改變且顯示於圖4中。 被改變的中點電壓維持電路的提升電晶體51為一PMOS電 晶體，且下拉電晶體52為一 NMOS電晶體。在此實施例中， 提升電晶體51的源極連接至電壓VCC，且下拉電晶體52 的源極連接至相關聯的匯流排線。 MC輸入連接至NAND閘53，且藉由反向器54產生MC輸 入的互補位準且將之提供至NOR閘55。設置分別為PMOS和 NM0S型的轉換用的電晶體56和57來響應真的及互補的MC 輸入，以建立從匯流排線至藉由CMOS反向器58和59所形成 的正反器的一路徑。提供正反器的輸出至N AND閘53和NOR 閘5 5。控制電晶體5 1和5 2的電路部分之邏輯操作基本上相 似於圖2所示的。 此變形例的特徵為：由雙載子電晶體61和62來形成第 一 Darlington放大器，且由雙载子電晶體63和64來形成 第二Darlington 放大器，以利用其極為高速的順向電流 傳送率。第一Darlington放大器的電晶體61基極連接至 電晶體51的汲·極’且電晶體62的射極連接至匯流排線^，電 晶體61和62的集極共同連接至Vcc電麼端。對於第二

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五、發明說明（11)

Darlington放大器的情形， 體52的没極，電晶體64的射 f 的基極連接至電曰曰 63和64的集極共同連接至匯射流極排連線接至接地端’且電晶體 因為 Darlington 放大 n 夕；^ 點電壓匯流排驅動操作速速送率，故中 衝，_間53判定出響尚：㈣輸入脈 邋、S日A k ^ Γ旱輸出。如此，提升PM〇S電晶體 導通且維持在ON狀態，直到匯流排線電位上升至位

Vcc - 2Vfl (其中Vfl是雙载子電晶體61和62的射極至—基極 電位差）。當被儲存於正反器的反向器58和59的資料為低 狀態丄響應於來自反向器54的互補的…輸入’ N〇R閘55判 定為高=準輸出。這樣，下拉NM〇s電晶體52導通，且維持 在ON狀態’直到匯流排線電位下拉至位準2Vf2 (其中vf2 疋雙載子電晶體63和64的射極至-基極電位差）。因為vfl 和Vn通常位於〇 . 6與〇 . τ伏之間，匯流排線電壓達到約1. 2 伏的中點電壓位準。 可以將中點電壓維持電路1 5 A簡化，如圖5所示。在此 變形例中’提升和下拉驅動器分別由PM0S電晶體71和 NM0S電晶體72來實施功能，且電晶體71和72的閘極分別地 藉由NAND閘73和NOR閘74來驅動。取代圖2之轉換用的電晶 體和正反器的反向器，具有不同臨界電壓的反向器76和77 連接至相關聯的匯流排線，以形成至帶有NAND閘73和ΝΟίί 閘74的電晶體71和72之閘極的相應反饋路徑。直接將MC 輸入提供給NAND閘73，且MC輸入的互補位準藉由反向器

第15頁 413778 五、發明說明（12) 75提供給NOR閘74。反向器76的臨界電壓稍微低於’中點電 壓位準（電壓Vcc的1/2)，而反向器77的臨界電壓稍微高 於中點電壓位準。 如圖6所描述，反向器7 6較早感測到先前為低狀態的 匯流排線電壓已經上升至其臨界值且產生一低位準的輸 出，而反向器7 7較早感測到先前為高狀態的匯流排線電壓 已經降低至其臨界值且產生一高位準輸出。 若在M C 輸入為低狀態期間，先前的匯流排線電壓為 低狀態，如圖6的曲線7 6所示，反向器7 6產生一高-位準輸 出，使NAND閘73將其輸出維持在高位準。因此，將提升 PM0S 電晶體71保持在OFF 狀態。另一方面，反向器77判 定為高狀態，使NOR閘74將其輸出維持在低位準。 當MC 輸入隨後判定為高時，NAND閘73響應於此變 化，使其輸出變為低位準，此低位準驅動提升電晶體7 1 至0 N 狀態。結杲，低位準匯流排線電壓上升，直到其達 到反向器76的臨界電壓。當發生此情形，反向器76轉換至 低狀態，使NAND閘73達到高狀態，以結束提升電晶體71 的0 N 狀態。這樣，匯流排線電壓維持在接近中點電壓的 一電壓，直到隨後匯流排線依照相應感測放大器的輸出被 驅動至高位準或低位準。 若在M C 輸入為低的狀態期間，先前匯流排線電壓為 高的狀態，如圖6的曲線79所示，反向器77產生一低-位準 輸出，使Ν 0 R閘7 4將其輸出維持在低位準。因此，下拉 NM0S電晶體72保持在OFF 狀態。另一方面，反向器76判定

第16頁 413778 五、發明說明（13) 為低狀態，使NAND閘73將其輸出維持在高位準。 當MC輸入隨後判定為高時，NOR閘74響應於此變化， 使其產生一尚位準輸出，此高位準輸出驅動下拉電晶體72 至ON狀態。結果，高位準匯流排線電壓被下拉，直至其達 到反向器77的臨界電壓。當發生此情形’反向器？7轉換至 高狀態’使_閘74達到低狀態，以結束下拉電晶體72的 ON狀態。這樣，匯流排線電壓維持在接近中點電壓的— 電壓，直到隨後匯流排線依照相應感的 動至高位準或低位準。 入益的构出被驅 中點電壓維持電路的第二實施例顯示於圖7中，苴 先前實施例的簡化實施方法。中點電壓維持電路i5B^ NM0S提升電晶體81和PM0S下拉電晶體82组成，且里 接至最高電壓Vcc端，且電晶㈣的没“ ί : Ϊ】電壓私，或接地電位。電晶體8 1和82的源極電槌 ‘ ^ t篇至相關聯的匯流排線。電晶體8 1和82具有相同的 在第二實施例中’提升電晶體8 ^的閉極直接接㈣ 下拉電晶體82的閘極經由反向器83接收輸人的 互：位準。以此配置’當MC輸入為低狀態，提升和下拉g 弋，和82皆處於。FF狀態’且當仏輸入判定為高時，： f同時被順向偏壓。然❼’僅有被順向偏壓的電晶體 中之一被導通，其情形藉由在Mc輪入判 間 相關聯的匯流排線的電位位準來決定。〇门狀〜幻辦間 具體地說，當MC輸入判定為高時若匯流排線電位判定

第17 f 413778 五、發明說明（14) 為低狀態，僅有提升電晶體8 1被導通，且匯流排線'電位上 升至位準Vcc - Vtn，'其中Vtn是電晶體81的臨界電壓。當 MC輸入判定為高時若匯流排線電位為高狀態，僅有下拉 PMOS電晶體82被導通，且匯流排線電位下拉至電晶體8 2的 臨界電壓Vtp。因為Vtn等於Vtp，且Vcc - Vtn = Vtp，匯流排 線電壓維持於Vcc和接地電位之間的中點電壓位準（1. 2 伏）。 由於臨界電壓的可判定為化性，存在一種可能是： PMOS和NMOS電晶體81和82同時導通，產生了從Vcc至接地 端的相對大的電流。因此，當V c c電壓相對低時，此實施 例在應用方面特別有效。 圖7之實施例的判定為形例顯示於圖8中，其中，第一 二極體8 4連接至提升電晶體8 1的源極及電路節點8 6之 間，且第二二極體85連接至電路節點86和下拉電晶體82的 源極之間。對二極體8 4，導電方向為允許電流從提升電晶 體8 1流至匯流排線的方向，且對二極體8 5，導電方向為允 許電流從匯流排線流至下拉電晶體8 2的方向。 當提升NMOS電晶體81處於ON狀態，即是，當MC輸入 判定為為高狀態時匯流排線電位為低狀態，能得到的最大 匯流排線電位等於Vcc - Vtn-V„，這裡為二極體84的順 向偏置電壓。當下拉PMOS電晶體8 2處於ON狀態，即是，當1 M C輸入判定為高時匯流排線電位為高，可達到的匯流排線 電位等於Vtp + Vi2，這裡Vi2為二極體85的順向偏置電壓且 等於。

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4131W 五、發明說明05) 圖6的二極體配置使匯流排線電位免於偏離被祆期的 中點電壓電位，否則，偏離被預期的中點電壓電位最終將 導致CMOS電晶體的臨界電壓之可能變化。 本發明可總結如下。因為所有實施例的提升和下拉驅 動器不會同時導通，故沒有浪費能量的貫通電流。當相關 聯的匯流排線達到中點電壓電位，驅動用的電晶體自動地 關閉且在浮動的情形下等待來自相應的感測放大器之輸出 電壓。因此，本發明不需要提供中點電壓控制脈衝的持續 時間之精確時間調節，且不需要提供各個中點電壓控制脈 衝的後緣和隨後的感測賦能脈衝的前緣之間的精確時序調 節。結果，實現高速的讀取操作。

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Claims (1)

1. 413778 六、申請專利範圍 .1. — t點電！維持電路，連接至一記憶體的'相關聯 之讀取匯流排線，此電路包含： 一提升驅動器（3i;51;71;81) 和一下拉驅動器 (32 :52 ;72 ;82)，其在高電壓端和低電壓端之間以串聯 方式連接，位於該驅動器之間的一電路節點被連接至匯流 排線（14)，該等驅動器具有實質上相等的臨界電壓；及 控制電路（33-39 ;53-59 ;73-77 ;83)，其響應於中 點電壓控制脈衝，用以由位於該匯流排線的電壓來決定該 驅動器的其中之一被導通，使當該匯流排線達到該高電壓 和低電壓之間的中點電壓位準時該驅動器自動地關閉9 2. 如申請專利範圍第1項的中點電壓維持電路，其 中該等控制電路（33-39 ;53-59 ;73-77)係配置成使得在 彼此互斥的時間段内依照該匯流排線先前建立的電壓來導 通該驅動器的其中之一。1 3. 如申請專利範圍第2項的中點電壓維持電路’其 中該控制電路包含： 一開關（3 6 ，3 7 ; 5 6 ，5 7 )，響應於該中點電壓控制脈 衝，以建立至該匯流排線的一路徑； 一閂鎖電路（3 8 ，3 9 ; 5 8，5 9 )，其連接至該開關，用 於儲存從該匯流排線經由已建立的路徑所提供的電壓；及 一邏輯閘電路（33，34，35 ; 53，54，55)，其響應於 該中點電壓控制脈衝，用以依該閂鎖電路中所儲存的電壓 而導通該驅動器的其中之一？ 4. 如申請專利範圍第3項的中點電壓維持電路，其

   第20頁 413778 六、申請專利範圍 _該邏輯閘電路包含： ’ 第一重合電路（33，34 ;53)，其同時響應於中點電壓 控制脈衝的真值和該閂鎖電路之被儲存電壓的真值，以驅 動該提升驅動器（31 ;51 );及 第二重合電路（35 ;54 ，55)，其同時響應於中點電壓 控制脈衝的互補值和該閂鎖電路的被儲存的電壓之互補 值，以驅動該下拉驅動器。 如申請專利範圍第1項的中點電壓維持電路，尚 包含第一雙載子電晶體放大器（61 ，62)，其連接於該提升 驅動器（3 i )和該匯流排線之間；及第二雙載子電晶體放大 器（63，64)，其連接於該下拉驅動器（32) 和其中之一 個該端子之間。 6. 如申請專利範圍第5項的中點電壓維持電路，其 中各該第一和第二雙載子電晶體放大器包含一 Darlington 放大器。 7. 如申請專利範圍第1項的中點電壓維持電路，其 中該控制電路包含： 第一反向器（76)，其第一臨界電壓低於該中點電壓位 準；及第二反向器（77)，其第二臨界電壓高於該中點電壓 位準；各該反向器的輸入連接至該匯流排線，俾於該匯流 排線的電壓達到該反向器的臨界電壓時改變狀態；及 一邏輯閘電路（7 3 - 7 5 )，其響應於該中點電壓控制脈 衝，用於依照來自該反向器的其中之一的電壓輸出來啟動 該驅動器的其中之一。

   第21頁 413778 六'申請專利範圍 8. 如申請專利範圍第1項的中點電壓維持電輅，其 中該提升驅動器（31) 包含一 η通道金屬氧化物半導體電 晶體，且該下拉驅動器（32) 包含一 ρ通道金屬氧化物半 導體電晶體，各該電晶體的臨界電壓實質上等於該中點電 壓位準。 9. 如申請專利範圍第1項的中點電壓維持電咚，其 中該提升驅動器（51 ;71 )包含一 ρ通道金屬氧化物半、導 體電晶體；且該下拉驅動器（52 ;72)包含η通道金屬氧化 物半導體電晶體；各該電晶體的臨界電壓實質上等於該中 點電壓位準。 10. 如申請專利範圍第1項的中點電壓維持電路，其 中設置該控制電路（8 3 )，以響應於該中點電壓控制脈衝同 時順向偏置該驅動器（8 1 ，8 2 )，且依照在該匯流排線目前 所建立的電壓來啟動其中之一個順向偏壓驅動器。 11. 如申請專利範圍第1 0項的中點電壓維持電路，其 中該控制電路包含用於依中點電壓控制脈衝的真位準來啟 動提升驅動器（8 1 )之裝置；及用於依中點電壓控制脈衝之 互補位準來啟動下拉驅動器（82)之一反向器（83)。 12. 如申請專利範圍第1 0項的中點電壓維持電路，尚 包含以第一二極體的順向偏壓方向於該提升驅動器（81) 和該匯流排線之間之第一二極體（84 )，及以第二二極體的 順向偏壓方向連接於該匯流排線和該下拉驅動器（8 2 )之間 的第二二極體（8 5 )。 13. 如申請專利範圍第1 0項的中點電壓維持電路，其

   第22頁 413778 六、申請專利範圍 中該提升驅動器（81)包含一η通道金屬氧化物半導韹電晶 體，且該下拉驅動器（82)包含一 ρ通道金屬氧化物半導體 電晶體，各該電晶體的臨界電壓實質上等於該中點電壓位 準。 1 47. 一記憶系統，包含： 複數個感測放大器（1 3 )，連接至記憶單元陣列（1 0 )， 用於依照以週期性的間隔從記憶單元陣列所讀取的資料來 驅動複數個讀取匯流排線（1 4 ); 複數個中點電壓維持電路（1 5 A ; 1 5 B )，分別地與該讀 取匯流排線相連結； 各該中點電壓維持電路包含： 一提升驅動器（31 ;51 ;71 ;81)和一下拉驅動器 (32 ;52 ;72 ;82)，其在高電壓端和低電壓端之間以串聯 方式連接，位於該驅動器之間的一電路節點被連接至相關 聯的匯流排線，該等驅動器具有實質上相等的臨界電壓； 及 控制電路（ 3 3 - 3 9 ;53-59 ;7 3 -7 7 ;83)，其響應於中 點電壓控制脈衝，用以藉由位於該匯流排線的電壓來決定 該驅動器的其中之一被導通，使在該匯流排線1沒有被該感 測放大器驅動的期間當該匯流排線達到該高電壓和低電壓 之間的中點電壓位準時該驅動器自動地關閉 1卜如申請專利範圍第1 4項的.._記.憶系統，其中設置該 控制電路（33-39;. 53-59; 73-77) 以使在彼此互斥的時 間段内由該匯流排線先前建立的電壓來導通該驅動器的其

   第23頁 六、申請專利範圍 中.之一 〇 16. 如申請專利範圍第1 5項的記憶系統，其中該控制 電路包含： 一開關（3 6，3 7 ; 5 6，5 7 )，響應於該中點電壓控制脈 衝，以建立至該匯流排線的一路徑； 一閂鎖電路（38 ，39 ;58，59)，連接至該開關，用於 儲存從該匯流排線經由已建立的路徑所提供的電壓；及 一邏輯閘電路（33，34 ’35 ;53 ’54，55)，響應於該 中點電壓控制脈衝，用於依該閂鎖電路中所儲存的電壓來 導通該驅動器的其中之一。 17. 如申請專利範圍第1 6項之記憶系統，其中該邏輯 閘電路包含： 第一重合電路（33 ，34 ; 53)，其同時響應於中點電壓 控制脈衝的真值和該閂鎖電路之被儲存電壓的真值，以驅 動該提升驅動器（3 1 ; 5 1 );及 第二重合電路（35 ; 54，55)，其同時響應於中點電壓 控制脈衝的互補值和該閂鎖電路的被儲存的電壓之互補 值，以驅動該下拉驅動器。 18. 如申請專利範圍第1 4項之記憶系統，尚包含第一 雙載子電晶體放大器（61 ，62)，其連接於該提升驅動器 (3 1 )和該匯流排線之間；及第二雙載子電晶體放大器 (63，64)，其連接於該下拉驅動器（32)和其中之一個該端I 子之間。 19. 如申請專利範圍第1 8項之記憶系統，其中各該第

   第24頁 413778 六、申請專利範圍 一和第二雙載子電晶體放大器包含一Darlington 放大 器。 20. 如申請專利範圍第1 4項之記憶系統，其中該控制 電路包含： 第一反向器（76)，其第一臨界電壓低於該中點電壓位 準；及第二反向器（77)，其苐二臨界電壓高於該中點電壓 位準；各該反向器的輸入連接至該匯流排線，以當在該匯 流排線的電壓達到該反向器的臨界電壓時改變狀態；及 一邏輯閘電路（7 3 - 7 5 )，其響應於.該中點電壓控制脈 衝，用於依照來自該反向器的其中之一的電壓輸出來啟動 該驅動器的其中之一。 2 1. 如申請專利範圍第1 4項之記憶系統，其中該提升 驅動器（31)包含一 η通道金屬氧化物半導體電晶體，且該 下拉驅動器（32)包含一 ρ通道金屬氧化物半導體電晶 體，各該電晶體的臨界電壓實質上等於該中點電壓位準。 22. 如申請專利範圍第1 4項之記憶系統，其中該提升 驅動器（5 1 ; 7 i )包含一 ρ通道金屬氧化物半導體電晶 體；且該下拉驅動器（52 ;72)包含η通道金屬氧化物半導· 體電晶體；各該電晶體的臨界電壓實質上等於該中點電壓 位準。 23. 如申請專利範圍第1 4項之記憶系統，其中設置該 控制電路（8 3 )，以響應於該中點電壓控制脈衝同時順向偏 置該驅動器（8 1 ，8 2 )，且依照在該匯流排線目前所建立的 電壓來啟動其中之一個順向偏壓驅動器。

   第25頁 4l3t78 六、申請專利範圍 .24. 如申請專利範圍第2 3項之記憶系統，其t該控制 電路包含用於依中點電壓控制脈衝的真位準來啟動提升驅 動器（8 1 )之裝置；及用於依中點電壓控制脈衝之互補位準 來啟動下拉驅動器（82)之一反向器（83)。 25. 如申請專利範圍第2 3項之記憶系統，尚包含以第 一二極體的順向偏壓方向連接於該提升驅動器（81)和該匯 流排線之間之第一二極體（8 4 )，及以第二二極體的順向偏 壓方向連接於該匯流排線和該下拉驅動器（82)之間的第二 二極體（85)。 26. 如申請專利範圍第2 3項之記憶系統，其中該提升 驅動器（81)包含一 η通道金屬氧化物半導體電晶體，且該 下拉驅動器（82)包含一 ρ通道金屬氧化物半導體電晶體， 各該電晶體的臨界電壓實質上等於該中點電壓位準。

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