TW400649B - Semiconductor device and method for manufacturing the same - Google Patents

Semiconductor device and method for manufacturing the same Download PDF

Info

Publication number
TW400649B
TW400649B TW087104285A TW87104285A TW400649B TW 400649 B TW400649 B TW 400649B TW 087104285 A TW087104285 A TW 087104285A TW 87104285 A TW87104285 A TW 87104285A TW 400649 B TW400649 B TW 400649B
Authority
TW
Taiwan
Prior art keywords
region
electrode
source
drain
film
Prior art date
Application number
TW087104285A
Other languages
English (en)
Inventor
Toshihiko Degawa
Original Assignee
Sharp Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kk filed Critical Sharp Kk
Application granted granted Critical
Publication of TW400649B publication Critical patent/TW400649B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)

Description

A7 B7 第8Ή04285號專利申請案 說明書修正頁（88年12月） 五、發明説明（1 ) 發明背景 (請先閲讀背面之注意事項再填寫本頁) 本發明是關於半導體裝置，特別是一種其源極、通道及 汲極垂直排列於SOI基材上之垂直型MOS半導體裝置。本發 明亦是關於半導體裝置之製造方法。 為實現積集度愈高與愈高速的效能之半導體裝置，因此 在SOI(Semiconductor on Insulator，絕緣基底半導體）上形成 之MOS半導體裝置被提出。 圖6顯示MOS半導體裝置之侧向結構，其中元件基材（P型 矽）22重疊於P型矽之支持基材20上之二氧化矽絕緣層21之 上，在此元件基材22分別形成源極23、通道24及汲極25， 在槽極24上形成閘極27且二者間介有閘極絕緣層26。 經濟部中央標準局員工消費合作社印製 圖 7顯示於 Japanese Patent Unexamined Publication H/5-41521所揭示之垂直結構半導體裝置，其中支持基材28上疊 有元件基材29，其汲極30、通道3 1及源極32呈垂直排列， 即其方向垂直於元件基材29，閘極34隔著閘極絕緣層33排 列於30、31及32之旁。閘極34、汲極30、通道31及源極32 以形成在周圍之絕緣層35而呈電氣上隔離。圖7中參考編號 36表源極接線，而參考編號37表閘極接線，而參考編號3 8 表汲極接線。 圖6所示之SOI結構有利於達成增加高速效能的方面之優 點，因反轉層之電場於垂直基材表面之方向上變弱，故可 增強載體之移動率。但因源極23、通道24及汲極25於MOS 結構中為橫向排列，元件積集度的問題伴隨而生。 如圖7所示垂直結構之傳統半導體裝置，會出現欲將元件 -4- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 第8Ή04285號專利申請案 說明書修正頁（88年12月） 五、發明説明（1 ) 發明背景 (請先閲讀背面之注意事項再填寫本頁) 本發明是關於半導體裝置，特別是一種其源極、通道及 汲極垂直排列於SOI基材上之垂直型MOS半導體裝置。本發 明亦是關於半導體裝置之製造方法。 為實現積集度愈高與愈高速的效能之半導體裝置，因此 在SOI(Semiconductor on Insulator，絕緣基底半導體）上形成 之MOS半導體裝置被提出。 圖6顯示MOS半導體裝置之侧向結構，其中元件基材（P型 矽）22重疊於P型矽之支持基材20上之二氧化矽絕緣層21之 上，在此元件基材22分別形成源極23、通道24及汲極25， 在槽極24上形成閘極27且二者間介有閘極絕緣層26。 經濟部中央標準局員工消費合作社印製 圖 7顯示於 Japanese Patent Unexamined Publication H/5-41521所揭示之垂直結構半導體裝置，其中支持基材28上疊 有元件基材29，其汲極30、通道3 1及源極32呈垂直排列， 即其方向垂直於元件基材29，閘極34隔著閘極絕緣層33排 列於30、31及32之旁。閘極34、汲極30、通道31及源極32 以形成在周圍之絕緣層35而呈電氣上隔離。圖7中參考編號 36表源極接線，而參考編號37表閘極接線，而參考編號3 8 表汲極接線。 圖6所示之SOI結構有利於達成增加高速效能的方面之優 點，因反轉層之電場於垂直基材表面之方向上變弱，故可 增強載體之移動率。但因源極23、通道24及汲極25於MOS 結構中為橫向排列，元件積集度的問題伴隨而生。 如圖7所示垂直結構之傳統半導體裝置，會出現欲將元件 -4- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央樣準局員工消费合作社印製 弟87104285號專利申請案 ---7：—— 說明書修正頁(88年12月） Α7 β年叫丨日修正 ----ϋ 補充 五、發明説明（7 ) ^ ：~~~ ^ 電+極進行轉㈣時’ h及加域之轉雜乡晶砂亦接受 N摻雜而形成汲極電極5。 如圖2H所示之步驟，利用異方性蝕刻如RIE，於閘極電 極4與汲極電極5間形成溧1.9以111、寬〇2em之渠溝，而於 閘極電極4與源極區域8間形成另一深丨以m、寬〇 2以瓜之
渠溝，接著，於這些渠溝内壁形成氧化膜（熱氧化膜或CVD 製成氧化膜），因此而形成内層絕線薄膜3及源極絕緣薄膜 9。 如圖21所示之步帮，利用滅錄Al-Si於整個裝置之上表 面，之後圖案化而分別形成連接閘極電極4、汲極電極5及 源極區域8之外引電極401 ' 501及801。 如圖2：[所示之步驟，保護層1〇沈積於整個裝置之上表 面，因此伴隨而生如圖1所示之一具有垂直p_N_p結構之 MOS電晶體。另外’前述範例之特定尺寸僅為範例之一， 因此，本發明不受前述範例尺寸所限。 在前述製程中’汲極區域6、通道7及源極區域8之形成僅 利用離子植入，此時，如同圖2C所示之步驟，離子植入可 直接實施於矽基材12至所需的深度而於微影步驟後不需實 施蝕刻。假使汲極區域6、通道7及源極區域8以此方法形 成，則可省略蝕刻步驟以及多晶矽沈積步騾，因此可簡化 製程。 可將前述如圖3所解釋之本發明第二具體實施例之汲極區 域6及源極區域8反向配置，換言之，如圖3所顯示之結構 中，圖1所示之汲極區域6及源極區域8可互換，因此，汲極區 -10- 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------.f----^---.訂------0 (請先閱讀背面之注意事項再填寫本頁) A7 Β7 立、發明説明（2 ) 、 讀 先 閱 讀 ，背 '面 之 注 意 事 項 再 填 寫 本 頁 基材29重疊於支持基材28之上而使得製造程序變得複雜而 增加製造成本的問豸’同時’會形成由元件基材昨9、支 持基材0)28及汲極接線（N)38所構成的寄生雙載子電晶體附 加在由源極（N)32、通道（P)31及汲極（N)3〇所構成之基本 MOS電晶體上，而增加製成之半導體裝置效能不穩定性。 發明概述 因此，本發明之目標之—爲提供_種能夠加強積集度之 垂直型半導體裝置以簡化製造方法而獲得穩定之效能。 本發明疋另一目標爲提供一種垂直型半導體裝置之製造 方法。 爲達成上述之目標，本發明提供_種半導體裝置，其特 訂 徵局於發基材上元件隔離薄膜所圍成區域内垂直地形成没 極區域 '通道區域及源極區域，且三者垂直交互堆叠於妙 基材上；汲極（或源極）電極及閉極電極由該汲極（或源極） 區域導引至該矽基材表面；該閘極電極藉由閘極絕緣薄膜 形成電氣上的隔離，而該汲極（或源極）電椏藉由絕緣薄.膜 形成電氣上的隔離。 經濟，那中央標準局員工消費合作社印製 此外’如同前述之半導體裝置特定具體實施例，一半導 體裝置之特徵爲汲極電極、通道電極及源極電極以其中一 電極配置於中央，其餘兩電極雙重包圍在外的方式排列。 在本-體實施例’形成皆從配置於中央之電極放射狀地延 伸至最外圍電極之元件隔離薄膜，藉由該元件隔離薄膜分 割而形成複數電晶體爲可行。 則述半導體裝置之製造方法，根據本發明，其特徵爲該 5- 本紙張尺度適用中國國家標準 (Γιν.ς ) ( -»η-τ ,χ 一 A7 A7 B7 五、發明説明（ 方法包括： 第一步驟中，+ 在碎基材上形成一渠溝，之後於該渠溝内 邵表面形成元件隔離薄膜。 第二步驟中 ’形成汲極區域、通道區域及源極區域並垂 直排列於該元件@ 隔離薄膜所包圍之區域内。 昂 步螺·中，"ffi -Α 彤成垂直參入於没極區域、通道區域及源 極區域渠：番 、 : 存後於該渠溝内部表面形成閘極絕緣薄膜。 第四步驟由 、 T ’於該閘極絕緣薄膜内側部份形成閘極電極 而於孩閘極絕緣薄膜外侧部份形成汲極電極（或源極電 極）。及 第五步驟中，介於該閘極電極及該汲極電極（或源極電 極）間形成内層絕緣薄膜。 另外，如同前述半導體裝置製造方法之特定具體實施例 ’此方法之特徵爲第二步驟包含下列步驟： 先藉由蝕刻元件隔離薄膜所包圍之該區域以形成汲極（ 或源極）區域’之後於蝕刻區域内植入不純物； 先藉於該汲極（或源極）區域内沈積一無摻雜多晶矽以形 成通道區域，之後於該無摻雜多晶矽植入不純物，·及 先藉於該通道區域内沈積一無摻雜多晶矽以形成汲極（ 或源極）區域，之後於該無掺雜多晶矽植入不純物、 此外，如同前述半導體裝置製造方法之另一特定具體實 施例’第二步骤可藉由從該元件隔離薄膜所包圍矽基材之 區域頂端產生作用之離子植入製程來實施，因而形成該汲 極區域、該通道區域及該源極區域。 一6 一 本紙張尺度適用中國國家標準（CNS ) Α4祝格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 、17 部 中 央 標 準 局 員 工 消 費 合 作 社 印 製 五、發明説明（4 ) 另外’如同前述方法之特定實施例，第四步驟可以下列 步驟實施； 先 閱 讀 之 注 意 事 項 再 填 % 本 頁 於間極絕緣薄膜内側沈積一多晶矽薄膜；及於該多晶矽 $膜及配置於孩多晶♦薄膜之下的碎基材部份實施掺雜， 因而形成該閘極電極以及及極（或源極）電極。 根據依前述方法所製成之半導體裝置，因汲極區域、通 道區域及源極區域於矽基材上爲垂直配置，故可增加元件 積集度’同時，能防止寄生雙載子電晶體之產生，進而 實現穩定的效能。 根據則述之丰導體裝置製造方法，可經由包含下列步驟 I簡單製程而獲得高積集密度及穩定效能之半導體裝置； 於碎基材形成元件隔離薄膜藉以形成由元件隔離薄膜包圍 之區域·’於元件隔離薄膜包圍之區域實施離子植入而形成 汲極區域、通道區域及源極區域，或於經無摻雜多晶矽沈 積之元件隔離薄膜包圍區域實施不純物植入而形成通道區 域及源極區域（或汲極區域）；形成—垂直貫穿汲極區域、 通道區域及源極區域之渠溝；及於渠溝内部表面形成一閘 極絕緣薄膜。 經濟部中央標準局負工消費合作社印裝 圖例説明 圖1爲剖面圖，説明根據本發明第—具體實施例之半導體 裝置結構； 圖2A至21爲剖面圖，説明根據本發明第—具體實施例之 半導體裝置製造程序； 圖 體 3爲剖面圖’説明根據本發明第二具體實施例之半導 -7- 本紙張尺度適用中國國家標準（CNS ) A4規格（2I0X297公f ) A7 A7
五、發明説明（5 ) 裝置結構； 圖4^4B爲平面圖及圖4A中沿A_A直線之剖面圖， 説明根據本發明第三具體實施例之半導體裝置及其剖面 圖5爲平面圖，説明根據本發明第四具體實施例 轉 裝置結構； " 圖6爲先前技藝之橫向半導體裝置剖面圖；及 圖7爲先前技藝之縱向半導體裝置剖面圖。 發明詳述 本發明將參照下列較佳具體實施例進一步詳細解釋。 經濟部中央標準局員工消費合作社印製 圖1顯不根據本發明第—具體實施例之半導體裝置。參照 圖1，周圍的元件隔離薄膜i垂直形成於矽基材u。汲椏區 域6、通道區域7及源極區域8連續地以前述之次序交疊形成 於元件隔離薄膜1所圍成之區域。汲極電極5及閉極電極^由 汲極區域6引出至碎基材u之表面’介層絕緣薄膜3形成於 汲極電極5與閘極電極4之間，源極絕緣薄膜9形成於閘極電 極4與源極區域8之間，閘極絕緣薄膜2形成於閘極電極4與 通道區域7之間。外引電極401、5〇1及8〇1分別形成於閘極 電極4、汲極電極5及源極區域8(圖2J)，保護膜1〇則覆蓋於 整個裝置之表面，最後，於元件隔離薄膜〗之間形成具垂直 P-N-P結構之垂直運作電晶體。 參照圖2A至2J解釋依據本發明第一具體實施例之製造此 半導體裝置製程。 首先’參照圖2A，於基材11以如RJE之異方性蚀刻形成 一方形渠溝12，此渠溝12之尺寸可如1 " ^寬及3 " m深。 -8— 本纸張尺度適用中國國家標準（CNS ) A4規格（2I0X297公釐） A7 _______ B7 五、發明説明（6 ) 如圖2B所π之步驟，—氧化薄膜（Si〇2薄膜）充填於渠溝 12，因此形成元件隔離薄膜1。 如圖2C所π之步驟，由元件隔離薄膜丄所包園之矽基材 11部份以微影技術，如電漿蝕刻至1 6 " ，之後以？_型 不純物如硼實施離子植入而形成汲極區域6。 如圖2D所示之步碟，藉由低壓CVD方法（LPCVD方法）沈 積無摻雜多晶矽於整個表面，之後對汲極區域6表面之無接 雜多晶矽層進行回蝕至0.6 "瓜厚。然後於除欲形成汲極電 極5之區域5a(至少寬〇·5 # m)外之多晶矽層利用圖案化實 施選擇性離子植入（N-型不純物如鱗），因此形成通道區域 7( 600埃）。 如圖2E所示之步驟，藉由低壓CVD方法沈積無摻雜多晶 矽於整個表面，之後對通道區域7表面之無摻雜多晶矽層進 行回蝕至1# m厚。然後於除欲形成汲極電極5之區域5b(至 少寬0.5 " m)外之多晶矽層利用圖案化實施選擇性離子植 入（N-型不純物如磷），因此形成源極區域8。 經濟部中央梯隼局員工消費合作社印來 如圖2F所示之步驟，源極層8上形成已圖案化並輕微重疊 欲形成汲極電極5之5a及5b區域，並利用異方性蝕刻如RJE 選擇性蝕刻至到達汲極區域6之深度（19# m)，因此形成 寬度爲0.47# m之渠溝14。 如圖2G所示之步驟，於圖2F之步驟所形成渠溝14之内壁 形成閘極氧化薄膜2(Si〇2薄膜：100埃）。然後，藉由低壓 CVD方法於渠溝14内之空間填入多晶矽而轉變爲閘極電極 ’而此多晶矽接受N+摻雜因此形成閘極電極4。當此閘極 -9- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29?公釐） 經濟部中央樣準局員工消费合作社印製 弟87104285號專利申請案 ---7：—— 說明書修正頁(88年12月） Α7 β年叫丨日修正 ----ϋ 補充 五、發明説明（7 ) ^ ：~~~ ^ 電+極進行轉㈣時’ h及加域之轉雜乡晶砂亦接受 N摻雜而形成汲極電極5。 如圖2H所示之步驟，利用異方性蝕刻如RIE，於閘極電 極4與汲極電極5間形成溧1.9以111、寬〇2em之渠溝，而於 閘極電極4與源極區域8間形成另一深丨以m、寬〇 2以瓜之
渠溝，接著，於這些渠溝内壁形成氧化膜（熱氧化膜或CVD 製成氧化膜），因此而形成内層絕線薄膜3及源極絕緣薄膜 9。 如圖21所示之步帮，利用滅錄Al-Si於整個裝置之上表 面，之後圖案化而分別形成連接閘極電極4、汲極電極5及 源極區域8之外引電極401 ' 501及801。 如圖2：[所示之步驟，保護層1〇沈積於整個裝置之上表 面，因此伴隨而生如圖1所示之一具有垂直p_N_p結構之 MOS電晶體。另外’前述範例之特定尺寸僅為範例之一， 因此，本發明不受前述範例尺寸所限。 在前述製程中’汲極區域6、通道7及源極區域8之形成僅 利用離子植入，此時，如同圖2C所示之步驟，離子植入可 直接實施於矽基材12至所需的深度而於微影步驟後不需實 施蝕刻。假使汲極區域6、通道7及源極區域8以此方法形 成，則可省略蝕刻步驟以及多晶矽沈積步騾，因此可簡化 製程。 可將前述如圖3所解釋之本發明第二具體實施例之汲極區 域6及源極區域8反向配置，換言之，如圖3所顯示之結構 中，圖1所示之汲極區域6及源極區域8可互換，因此，汲極區 -10- 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------.f----^---.訂------0 (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（ 域6配置於上部而源極區域8則配£於下部而形成—财侧 電，體。另外，前述之第一具體實施例中之没極電極河: 此第二實施例之源極電極13取代。 圖4A及4B顯示根據本發明第三具體實施例之半導體裝置 ，在第三實施例中’元件隔離薄膜1之形成爲-橢圓形，： 儿件隔離薄膜1所圍成之橢圓形區域内形成各元件。 如圖4A及4B，-元件隔離薄膜u配置於中心，周圍則形 成問極電極4,源極絕緣薄膜9則包圍間極電極*，之後爲源 極區域8，接著則是由最外層之汲極電極5與介於中間之内 層絕緣薄膜3所包圍。換言之，没極電心沿著元件隔離薄 内壁配置。根據此第三具體實施例，可_内層絕緣 薄版厚度，而同時使製成之半導體晶片縮小化，消除没 極與閘極間（電氣干擾’進而穩^半導趙裝置的效能。 在本具體實施例中，可反向排列源極區域8與汲極區域 6(即以源極電極取歧極電極），亦可反向排収極電極5 與閘極電極4。此外’源極.電極13(如圖3)可配置於中心， 輕濟部中央榡準局員工消費合作'社印製 (請先閱讀及面之注意事項再嗔寫本頁〕 閉極電極4與及極電極5則配置於源極電極13之周固，換言 之，這些電極之排列方式不受限制。 因在本第二具體實施例中係以環繞於配置於中心之電極 、、弋形成電晶體，故可省略中央元件隔離薄膜。 圖5顯不根據本發明第四具體實施例之半導體裝置。 似根據第四具體實施例之半導體裝置與圖4A與圖4B所示相 ^除了 7L件隔離薄膜15均從配置於中心之電極（於本解 、施例中爲閘極電極4)延伸至周圍的元件隔離薄膜1， Ί1' 本紙張尺度適用 A7 ---———-—-—— __B7 五、發明説明（θ ) 一 ' ~ ' 而藉元件隔離薄膜15分副半導體裝置爲複數電晶體16。 根據本第四具體實施例，於垂直結構之單一半導體裝置 中形成複數電晶體爲可行，同時，可藉中央單一閘極電極 4 (或汲極電極或源極電極）同時驅動複數電晶體。 〃在第三與第四具體實施例中，以平面方向橢圓形結構爲 範例，然本發明不受此橢圓形結構所限，而裝置之外形具 選擇性，如圓形或多邊形。 於上述説明中，雖係以實施例説明本案發明。然，本發 月並不拘於上述實施例I限，在不違反本案申請專利範圍 之精神下，本案發明可有各種變更。 如同則述，實現汲極區域、通道區域及源極區域以高積 集度垂直排列於構成一S0I基材之矽基材上的垂直電晶體之 半導體裝置爲可行，此外，因所有元件可排㈣單—則基 材上可防止寄生雙載子電晶體的產生，因此，可穩定裝 置之效能。 經濟部中央標準局員工消費合作社印製 根據則述之半導體裝置製造方法，首先於構成一 s〇i基材 足矽基材上形成一渠溝，疋後於渠溝内壁形成一元件隔離 薄膜，然後，藉由離子植入或沈積無摻雜多晶矽及植入不 純物等步驟所構成之方法，於元件隔離薄膜所圍成之區域 内形成汲極區域、通道區域及源極區域。因此，可省略傳 統於支持基材加成一元件基材之步驟，而可以簡單方法獲 得高積集密度與效能之穩定。 -12- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

Claims (1)

  1. A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 申請專利範圍 極導體裝置’其特徵爲於碎基材區域内垂直形成没 極區域、通道區域及源極區域，而此區域則爲秒基材上 垂直形成U件隔離薄膜所圍成；没極(或源極）電極及 問極電極由該汲極(或源極）區域引出至該碎基材表面 該閘極電極藉由閘極絕緣薄膜形成電氣上之隔離，而兮 没極(或源極）電極藉由内層絕緣薄膜形成電氣上之隔離 0 2. 根據申請專利範圍第1項之半導艚 Λ 干竽姐袈置，其中汲極電極、 通道電極及源極電極以其中之—雷炻& τ ^ I棰馬中心而其餘該電 極環繞周圍之方式排列。 3. 根據申請專利範圍第2項之半導體裝置，其更進一步包本 兀件隔離薄膜，均從配置於中心之電極延伸至外圍電極 而形成由該元件隔離薄膜分割之複數電晶體。 4. 一種製造半導體裝置方法，其特徵爲該方法包括： 第一步驟，在矽基材上形成一渠溝，之後於該渠溝内 部表面形成元件隔離薄膜； 第二步驟，形成汲極區域、通道區域及源極區域並垂 直排列於該元件隔離薄膜所包圍之區域内； 第三步驟’形成垂直滲入於汲極區域、通道區域及源 極區域之渠溝’之後於該渠溝内部表面形成閘極絕緣满 膜； 第四步蘇，於該閘極絕緣薄膜内側部份形成閘極電相 ，而於該閘極絕緣薄膜外側部份形成汲極電極（或源極 极）；及 13' 本紙張尺度逋用中國國家標準（CNS ) Μ規格（210X297公缝） (請先閎讀背，面之注意事項再填寫本頁) 訂 • 1^1 m^i n^— 經濟部中失標隼局員工消費合作社印裝 、申請專利範圍 第五步驟，介於孩閘極電極及該汲極電極（或源極電極） 間形成内層絕緣薄膜。 5·根據中請專利範圍第4項之方法，其中該第二步骤包含下 列步驟.· 先藉由蝕刻元件隔離薄膜所包圍之該區域以形成汲極（ 或源極）區域，之後於蝕刻區域内植入不純物； 先藉於該汲極（或源極）區域内沈積一無摻雜多晶矽以 形成通道區域，之後於該無摻雜多晶矽植入不純物；及 先藉於該通道區域内沈積一無摻雜多晶矽以形成汲極（ 或源極）區域，之後於該無摻雜多晶矽植入不純物。 6. 根據申請專利範圍第4項之方法，其中該第二步驟可藉由 從該元件隔離薄膜所包圍矽基材之區域頂端產生作用之 離子植入製程來實施，因而形成該汲極區域、該通道區 域及該源極區域。 7. 根據申請專利範圍第4項之方法，其中該第四步驟可以下 列步驟實施： 於閘極絕緣薄膜内側沈積一多晶矽薄膜；及 於該多晶碎薄膜及配置於該多晶碎薄膜之下的珍基材 部份實施摻雜，因而形成該閘極電極以及汲極（或源極） 電極。 國家標準（CNS )八4規格（210X297公瘦) Γ,------%------訂 (請先閲讀身面之注意事項再填寫本頁)
TW087104285A 1997-04-14 1998-03-23 Semiconductor device and method for manufacturing the same TW400649B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9096163A JPH10290007A (ja) 1997-04-14 1997-04-14 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
TW400649B true TW400649B (en) 2000-08-01

Family

ID=14157680

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087104285A TW400649B (en) 1997-04-14 1998-03-23 Semiconductor device and method for manufacturing the same

Country Status (6)

Country Link
US (1) US6215150B1 (zh)
EP (1) EP0872895B1 (zh)
JP (1) JPH10290007A (zh)
KR (1) KR100288028B1 (zh)
DE (1) DE69826551T2 (zh)
TW (1) TW400649B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69734868T2 (de) * 1996-07-25 2006-08-03 Dupont Air Products Nanomaterials L.L.C., Tempe Zusammensetzung und verfahren zum chemisch-mechanischen polieren
GB2362755A (en) 2000-05-25 2001-11-28 Nanogate Ltd Thin film field effect transistor with a conical structure
DE10231966A1 (de) * 2002-07-15 2004-02-12 Infineon Technologies Ag Feldeffekttransistor, zugehörige Verwendung und zugehöriges Herstellungsverfahren
KR100861213B1 (ko) * 2007-04-17 2008-09-30 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
JP4746600B2 (ja) * 2007-11-01 2011-08-10 シャープ株式会社 縦型ｍｏｓｆｅｔの製造方法
CN105493252A (zh) * 2013-09-26 2016-04-13 英特尔公司 用于片上系统(SoC)应用的垂直非平面半导体器件
JP7495257B2 (ja) * 2020-03-24 2024-06-04 株式会社東海理化電機製作所 半導体集積回路、および半導体集積回路の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60128654A (ja) * 1983-12-16 1985-07-09 Hitachi Ltd 半導体集積回路
US4890144A (en) * 1987-09-14 1989-12-26 Motorola, Inc. Integrated circuit trench cell
US5016067A (en) * 1988-04-11 1991-05-14 Texas Instruments Incorporated Vertical MOS transistor
JPH01268172A (ja) 1988-04-20 1989-10-25 Fujitsu Ltd 半導体装置
JPH03253079A (ja) 1990-03-02 1991-11-12 Hitachi Ltd Ｍｏｓ型半導体装置
MY107475A (en) * 1990-05-31 1995-12-30 Canon Kk Semiconductor device and method for producing the same.
JP2850527B2 (ja) * 1990-11-20 1999-01-27 株式会社デンソー 半導体装置およびその製造方法
US5122848A (en) * 1991-04-08 1992-06-16 Micron Technology, Inc. Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance
JPH0541521A (ja) 1991-08-05 1993-02-19 Fujitsu Ltd 半導体装置及びその製造方法
US5640034A (en) * 1992-05-18 1997-06-17 Texas Instruments Incorporated Top-drain trench based resurf DMOS transistor structure
US5455190A (en) * 1994-12-07 1995-10-03 United Microelectronics Corporation Method of making a vertical channel device using buried source techniques
JP3303601B2 (ja) * 1995-05-19 2002-07-22 日産自動車株式会社 溝型半導体装置

Also Published As

Publication number Publication date
KR100288028B1 (ko) 2001-05-02
DE69826551T2 (de) 2005-10-06
EP0872895A2 (en) 1998-10-21
DE69826551D1 (de) 2004-11-04
US6215150B1 (en) 2001-04-10
KR19980080900A (ko) 1998-11-25
EP0872895A3 (en) 1999-02-24
EP0872895B1 (en) 2004-09-29
JPH10290007A (ja) 1998-10-27

Similar Documents

Publication Publication Date Title
TW405220B (en) Soi/bulk hybrid substrate and method of forming the same
US7952162B2 (en) Semiconductor device and method for manufacturing the same
JP3403231B2 (ja) 半導体装置およびその製造方法
TW415011B (en) Narrow-channel effect free transistor and method of forming thereof by employing conductive shield embedded in the shallow trench isolation
JP4960181B2 (ja) 集積回路
US7071515B2 (en) Narrow width effect improvement with photoresist plug process and STI corner ion implantation
TW476138B (en) Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer
TW483166B (en) Vertical field effect transistor with built-in ring-shaped gate and its manufacturing method
TW455931B (en) Vertical channel field effect transistor and process of manufacturing the same
US6294817B1 (en) Source/drain-on insulator (S/DOI) field effect transistor using oxidized amorphous silicon and method of fabrication
TWI552354B (zh) 包含絕緣體上半導體區和主體區之半導體結構及其形成方法
TW303491B (zh)
JPH11251579A (ja) 電界効果トランジスタおよびその製造方法
TW201135815A (en) Semiconductor device and method for manufacturing the same
TW492153B (en) Method for fabricating transistors
TW490745B (en) Self-aligned double gate MOSFET with separate gates
TW400649B (en) Semiconductor device and method for manufacturing the same
TW544844B (en) Method of producing SOI MOSFET
TW577169B (en) Manufacturing method for longitudinal MISFET, longitudinal MISFET, manufacturing method for semiconductor memory device, and semiconductor device
TW388125B (en) Method for fabricating dynamic random access memory (DRAM) cells with minimum active cell areas
TW304286B (zh)
TW313699B (zh)
TW516233B (en) MOS-transistor in a one-transistor memory-cells with a local thicker gate-oxide and its production method
US7553723B2 (en) Manufacturing method of a memory device
TW454296B (en) Semiconductor device and its manufacturing method

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees