TW388128B - Semiconductor device - Google Patents

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TW388128B
TW388128B TW087105145A TW87105145A TW388128B TW 388128 B TW388128 B TW 388128B TW 087105145 A TW087105145 A TW 087105145A TW 87105145 A TW87105145 A TW 87105145A TW 388128 B TW388128 B TW 388128B
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Yasuo Yamguchi
Takashi Ippooshi
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Mitsubishi Electric Corp
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Description

經濟部中央標準局貝工消费合作社印^ A7 B7______ 五、發明説明（1) [發明所羼之技術領域] 本發明有闞於在SOI基板上形成有MOS®晶體之半導艚装 置，尤其有鼷於其輸入/_出保護功能。 [習知之技術] 當在大塊矽基板上形成M0S装置之情況時，突波S壓可 K經由PN接面放霣到基板，但是當在埋入絕緣β上之SOI 層形成有M0S装置之SOI(Silicon on Insulator)裝置之情 況，由於有埋入絕緣腠，所Μ在構造上未存在有讓突波放 霣到基板之路徑。尤其是在M0S霣晶體之源極區域和吸極 區域到達埋入氧化膜之薄膜SOI構造中，在縱向未存在有 放®路徑，因此形成必需朝向構造上之横向放«。因此， 經由M0S霣晶體或二極體依横向放霣到霣源烺或接地線。 _31是霣路圈.，用來表示習知之SOI構造之输入/_出保 護霣路之電路構造。如該圖所示，首先，用K限制突入電 流之電阻36(以下稱為「保護®阻」）之一端連接到信號皤 子30，用來延遲突波電壓之從信號端子30傳達到内部*藉 Μ防止遇大®滾之流動。其次設置串瞄之PM0S轚晶級Q31 和NM0S霣晶饉Q32作為放S元件用來轉移霣源（節黏）32和 接地位準（節黏）33之間之電荷。其中，PM0S1B晶髖Q31和 NM0S%晶體Q32之各個之閛極連接到S源32和接地位準33 ，各個之吸極共同的連接到保護®阻36之另外一端。因此 ，PH0S3晶體Q31和NM0S霣晶牖阳2在平常時為OFF狀態。 當將突波霣壓施加到信號端子30時，利用各個H0SS晶 J8. Q31、Q32之突崩潰（avalanche break down)用來使苗荷 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝
.«T 線 -4 ~ A7 B7 經濟部中央橾隼局貝工消費合作社印製 五、發明説明（2) 快速的放霣到Φ源32或接地位準33藉Μ保護内部元件31 ° 另外，經由構建成使保護霣阻36之另外一皤和內部®阻37 之一端連接，和使内部元件31連接到内部霣阻37之另外一 端，用來使突波笛壓不容易傅播到内部元件31° 圄32是如同放®元件之使用二極醱38、39所形成之_入 保護霣路。如該_所示，首先，使保護電阻36之一端連接 到信號皤子30，用來延遲突波電歷之從信虢锎子30傳播到 内部，藉Κ防止«大電流之流動。其次設置串腰之二極應 38、39作為放電元件用來_移霣源32和接地位準33之間之 霄荷。其中，二極髓38之陰極連接到笛源32，和二極»39 之隈極連接到接地位準33。因此·二棰體38、39在S源32 和接地位準33之間形成逆向連接。 當對信號皤子30施加突波霣壓時，利用二極»38、39之 逆向突崩潰或順向®流，用來使®荷快速的放電到®源32 或接地位準33，藉Κ保護内部元件31。另外*經由將内部 S阻37插入在保護霣阻36和內部元件31之間，用來使突波 電懕不容易傳播到内部元件31。 圔33表示典型之內部電路之一之反相器霣路。如該圈所 示，PH0S電晶艚Q33和NM0S霣晶體Q34串聯連接在霣源32和 接地位準33之間，PH0SS晶顦Q33和HMOSffi晶體Q34之W極 共同連接到輸入信號端子82，吸極共同連接到輸出信號端 子83。 對於圈33所示之内部«路，當將具有圖31和圏32所示之 構造之输入/鑰出保護《路連接到鑰入信虢嬙子82(内部霣 本紙張尺度適用中國國家揉準（〇«)六4規格（2丨(^297公釐> ——J---T----—I (請先閲讀背面之注意事項再填寫本頁) 、π 線 經濟部中央樣準局貝工消費合作社印製 A7 B7 五、發明説明（3 ) 路之輸入部）時，具有作為輸人保護霄路之功能，當連接 到输出信號端子83(內部®路之輪出部）時’具有作為輸出 保護霣路之功能。保護霣路之功能因為在輸入部和輪出部 均相同，所以下面K「輸入/输出保護電路」進行說明。 但是，在使用作為输出保護霣路之情況時則不附加霣阻。 醒34是平面圈，用來表示圈31所示之MOS型之輪入/ «(出 保護®路之平面構造，圖35是圈34之A-A剖面。如該等 附圔所示，在矽基板1上設置作為SOI層之矽薄膜3，在矽 基板1和矽薄膜3之間包夾有作為絕緣層之埋入氧化縝2。 矽薄膜3被層間絕掾膜11分離成為2個島區18A、18B，設有 被導人1017 /cb3程度之不婢物（在NM0S時為p型’在PM0S 時為η型）之通道形成區域6,6'，用Μ包夾該通道形成區域 6之被導人10 20 /c·3程度之不婢物（在NM0S時為η型’在 PM0S時為ρ型）之吸極區域7和源極區域8’用Μ包夾通道區 域6'之被導入10 20 /cn3程度之不纯物之吸極®域7'和源 極區域8’。另外，在矽薄膜3之通道形成區域6,6'和吸極 區域7,7'及源檯區域8,8·之一部份上，分別形成有包夾阐 極氣化膜4,4’之蘭極電極5,5’。因此，在島S18A利用閛 極電極5，通道形成區域6，吸極匾域7和源極匾域8用來形 成NM0SS晶181332，在島區18B利用闸極®極5·，通道形成 區域6'，吸極區域7'和源極區域8'用來形成PH0S霣晶髓 Q31 〇 另外*曆間絕緣瞑11用來分雕島區18A,18B和形成在砂 薄膜3上之全面，在吸極區域7,7’之一部份，源極區域 本紙張尺度適用中國國家梯準（CNS ) Α4規栝（210Χ 297公t ) ---j---J-----裝-- (請先閲讀背面之注意事項再填寫本頁)
、1T 線 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（4) 8.8,之一部份上之層間絕緣膜11設置接觸孔洞12A〜12D， 鋁配線14被設置成經由接觸孔洞12A、12Β^連接到吸極區 域7,7'，鋁配鎳13被設置成烴由接觸孔洞12CW連接到源 極區域8，鋁配線15被設置成經由接觸孔洞12D霣連接到源 極區域8·。另外，鋁配線13連接到接地位準，鋁配嬢14達 接到輸入部30’，鋁配媒15連接到電源32。另外，输入部 30'是指圓32所示之連接在保護«阻36之另外一端之部份 。另外，在圈34中將層間絕緣膜11省略。 如圓34所示，在信號端子30和作為放S元件之PM0S電晶 體Q31，NM0S霣晶體Q32之間設有極霣極材料或矽薄謨 形成之保護霣阻36，和在放«元件Q31、Q32和内部元件31 之間設有以閛極霣極材料或矽薄膜形成之內部電阻37。通 常•保護《阻36是用來抵抗突入霣流之流到放電元件Q31 、Q32*所以其寬度被設置成大於內部電阻37之寬度，藉 Μ減小霣流密度。 其中，PM0S霣晶驩Q31之閜極電極5'择由Μ極霣位固定 配烺40連接到電源32，NM0S霣晶體Q32之Μ極霣極5經由閛 極®位固定配嬢41連接到接地位準33，分別被設定在OFF 狀態。 下面將參照圈31，醒34和·35用來說明有鼷之動作。由 於靜霣所產生之突波從信號端子30進入，首先被保護霣姐 36延遲用來防止大的突入霣流流到放«元件Q31、Q32。經 由保護霣阻36傳播之突波經由放霣元件Q31、Q32快速的放 出到霣源32或接地位準33。其中*内都霣阻37之任務是使 本紙張尺度適用中國國家梯準（CNS ) Α4規格（210X 297公釐） ..---τ----裝-- (請先閲讀背面之注意事項再填寫本頁)
、1T IJ . 7 經濟部中央樣準局貝工消費合作社印裝 A7 ___B7___五、發时説明（5) 突波不是流向内部元件方向而是流向放®元件方向。娌由 保護®阻36傳播之突波施加到放電元件部。其中，當施加 正的突波霣壓時，MMOS霣晶靂Q32之吸極區域7和通道形成 區域6之間之接面產生崩潰*使突波放出到接地位準33。 同時PMOS霣晶體Q31被順向僑移，用來使突波放出到霣源 32。另外，當施加負的突波霣壓時，Μ相反之方式，PMOS 霣晶IBQ31之吸極匾域7'和通道形成區域6'之間之接面產 生崩潰，使突波放出到霣源32，同時NHOS霣晶體Q32被順 向僱移用來堆行突波之放出。另外，在通常之動作時，因 為PMOS霣晶蠓Q31和NMOS霣晶髖Q32為OFF狀戆，所Μ施加 在信號端子30之動作信號經由保護霣阻36和内部霣阻37傳 播到内部元件3 1。 圖36是剖面圈*用來表示圈32所示之二極體型之輸入/ 输出保護電路之剖面構造。如該圖所示，在矽基板1上設 置矽薄膜3，在該矽基板1和矽薄膜3之間包夾有作為絕緣 層之埋入氧化膜2。矽薄膜3被層間絕緣膜11分離成2涸之 島g 19Α、19Β，分別設有被導入1017 /c·3程度之ρ型不純 物之限極區域9B，和被導入10 17 /c· 3程度之η型不鈍物之 陰極區域10Β，另外，陽極匿域9Α和陰極匾域10 Α被設置成 包夾隈極區域9B·陽極區域9C和除槿匾域10C被設置成包 夾陰極區域10B。另外•在限極區域9 A和限極區域9C被導 入有1020 /c·3程度之p型不純物，在陰極區域10A和陰極 匾域10C被導入有lO^/cii3程度之η型不纯物。 另外•在矽薄膜3之限極區域9Β和皤極區域9Α及陰極匿 -'I I I -1-裝I I I I I 訂— — __ I —. I 線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家橾隼（CNS ) Α4说格（2丨0X297公t ) 經濟部中央橾準局貝工消費合作社印裝 A7 B7 五、發明‘説明（6 ) 域10 A之一部份上，經由氧化膜4形成有霣極5,在陰極區 域10B和陲極@域9C及陰極區域10C之一部份上，經由氧化 膜4’形成有霣極5，。利用陽極區域9A、0B和陰極匾域l〇A 用來構成二極暖39，利用陽極區域9C，陰捶區域10B和i〇c 用來構成二極煽38。 二極體部之構造與_35所示之構造相同。但是，K通道 形成區域6，吸槿區域7和源極區域8分別代替陽極區域9B ，陽極匾域9A和陰極區域10A，和以通道形成區域6，，吸 極區域7'和湎極區域8'分別代替陰槿區域10B，皤檯區域 9{：和陰極1域10〇另外，霣棰5,5’是當陽極區域9/^、9£ 和陰極區域10A,10C之形成時作為標記之用，未具有作為 構成元件之功能。 下面將說明有Μ之動作，鼷32和國36所示之輪入/輪出 保護霣路之動作與團31和圖35所示之鑰入/输出保護電路 之動作相同*惟一之不同是前者腰著二極體39之I®極區域 9Β和陰極區域10Α之間之接面之崩潰和二極髓38之限極區 域9C和陰極@«10Β之間之接面之崩潰，用來進行放出。 [發明所欲解決之問題] 在SOI構造中，因為有埋入氧化膜2之存在•所Μ热傳導 率不良，在將與形成在大塊基板上之大塊元件相同之電力 投入到放霣元件時•溫度上升會變大（大塊基板時之3倍程 度之溫度上升），容易引起2次崩潰（熱逸，theraal run away)而被破壊。另外，由於®流之不均一浪動和集中到 一部份之元件，所以在霣流集中之元件I產生& 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公楚） -g - --^--->5-----裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 線 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明巍明（7) 上升，因此在該元件會產生2次崩漬，其结果是會造成装 置全通之 ESD(Electro Static Discharge;靜堪放®)附 性之降低為其問題0 另外，在SOI構造中，因為矽薄膜3之品質不如大塊基板 良好，所Μ形成在矽薄膜3上之閘極氧化膜4之膜質容易劣 化，因此會有ESD射性降低之問題。在與涵緣® 2形成高低 差之矽薄膜3之活性區域境界部（分離端），該關極氧化 之膜質之劣化待別顬著。 本發明用來解決上逑之問鼴，其目的是提供可以提高 ESD酎性之SOI構造之半導體裝置。 [解決問題之手段] 本發明之第1態搛是一種半導«裝置，形成在SOI基板上 ，具有：输入/輪出保護霣路部，分別對應到連接至各俚 信號端子之信號節黏♦•和內部霄路*連接到上述之信號節 點；其中具備有：鬣源節點，連接到電湄霣位；和基準電 位節點，連接到基準電位；上述之_入/轤出保護霣路部 具備有··第1放電元件和m2放霣元件，被設在上述之®源 節點和上述之信號節點之間，具有PH接面部當對上述之信 號端子施加動作信號時變成逆向偏移，當將具有第1極性 之突波霣壓施加到上述之信虢钃子時第1放«元件變成顚 向《I移，當將具有第2極性之突波霣壓施加到上述之信號 皤子時第2放霣元件變成顚向偏移；和第3放m元件和第4 放霣元件，被設在上述之信號節點和上述之基準霣位節黏 之間*具有PN接面部當對上述之信號嫿子施加動作信虢時 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨OX297公釐） ---裝-- (请先閲讀背面之注意事項再填寫本頁) J— . 線 經濟部中央橾準局員工消費合作社印策 A7 B7 五、發明説明（8) 變成逆向《移，當將具有第1極性之突波霣壓施加到上述 之信號鏽子時第3放電元件變成順向偏移，當將具有第2極 性之突波®壓施加到上述之信號端子時第4放霣元件變成 顬向偏移。 在本發明之第2模態之半導體装置中，上述之第1和第3 放®元件是第1導霣型》<05霣晶«，上述之第2和第4放m元 件是第2導霣型MOS霣晶«，上述之第1和第3控制霣極分別 連接到上述之基準霣位節點*上述之第2和第4控制«極分 別連接到上述之罨源®位節點。 在本發明之第3模態之半導體装置中，上述之第1放霣元 件是第1辱霣型之MOS電晶髓，其控制霣極連接到上述之基 準霣位節點，上述之第2和第3放霣元件是二極體，上逑之. 第4放霣元件是第2専霣型之MOS電晶«，其控制電極連接 到上逑之電源霣位節黏。 本發明之第4模態之半導體裝置更具備有：第1內部霣阻 ，插入在上述之信號嫌子和上述之信號節點之間；和第2 内部®阻，插入在上述之信號節點和上述之内部®路之間。 本發明之第5横態是一種半導髓裝置，形成在SOI基板上 ，具有：輸入/轆出保護霣路部，分別對應到連接至各個 信號端子之信號節點；和内部®路，連接到上述之信號節 點；其中具備有：電海節點，連接到霣源霣位：基準霣位 節點•連接到基準霣位；上述之輸入/输出保護霣路部具 備有指定之導霣型之H0S霣晶體，其一方之霣極匾域連接 到上述之信虢端子*其另外一方之®極®域連接到上述霣 本紙張尺度適用中國國家標準（ CNS ) A4規格（210X 297公釐) " 11N I 訂 I 111 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央樣準局負工消費合作社印裝 A7 _B7 五、發明説明（：）） 源節點和上述基準霣位節點中之一節點之霣位固定節點； 上述之输入/ _出保護霣路部更具備有：第1霣容器，插入 在上述之信《蝙子和上述之MOS®晶體之W極電極之間； 第2¾容器，插入在上述之®位固定節點和上述之MOS電 晶髓之閛極電極之間；和虚擬MOS鼋晶邇部，具有與上述 MOS霣晶級之閘極霣極，閘極絕緣膜，通道形成區域，一 方之霣極匾域和另外一方之霣極區域相當之虚擬閛極電極 ，虚擬閛極絕緣膜*第1、第2和第3擴敗區域作為構成部 ，和未具有作為電晶髖之功能；上述之第1電容器包含有 用以包夾閛極絕緣膜之上述MOS霣晶«之闊極S極之一部 份和一方之霣檀®域之—部份所形成之電容器；上述之第 2¾容器包含有使用該構成部之一部份用以形成上述之虛 擬MOS霣晶饅部之霣容器；和上述第2霣容器之«容量被設 定成大於上述第1霣容器之霣容悬*其方式是當將上述之 動作信諕胞加到上述之信號端子時，上述之HOS霣晶骽變 成逆向偏移，當將第1或第2檯性之突波霣壓施加到上逑之 信號端子時，上述之HOS電晶艨變成顚向僱移。 本發明之第6横態之半導髓装置是在上述之虚擬MOS電晶 «部•使上述之第1和第2擴敗區域之導霣型是相同之導電 型，上述之第2擴散區域連接到上述之®位固定節點’上 述之虚擬閘極霣播連接到上述MOS®晶饉之閘極霣極ί上 述之第2¾容器包含有用Μ包夾上述之虚擬閘極絕緣膜之 上述虚擬閘極霣極和第1擴散®域所形成之®容器。 本發明之第7棋軀之半導«装置是在上述之虡擬MOS霣晶 本紙張尺度適用中國國家標準（CNS ) Α4规格（210X297公釐） _ ι 〇 - (請先閲讀背面之注項再填寫本頁) • J·. 卜裝.
•1T 線 經濟部中央橾隼局貝工消費合作社印掣 A7 ______B7五、發明説明 (10) 體部，使上述之第1擴敗區域和上述之第2擴散區域之導電 型不同，上述之第2和第3擴散區域之導霣型是相同之導霣 型，上述之第3擴散g域連接到上述之霣位固定節點，上 述之虛擬閛極霣極連接到上述之M0S霣晶髖之閘極霣棰；上述之第2電容器包含有用以包夾上述之虡擬閛極絕緣膜 之上述虚擬閛極霣極和第1擴散匾域所形成之霣容器。 本發明之第8模態之半導髓装置是在上逑之虛擬M0S電晶 »部，使上述之第1掮敗區域和上述之第2擴散匿域之導霄 型不同，上逑之第1和第3掮散區域之導霣型是相同之導霣 型，上述之第3擴敗區域連接到上述之霣位固定節點，上 述之第2擴散區域連接到上述之M0S霣晶艚之閘槿霣極；上 述之第2霣容器包含有利用上述之第1擴散區域和上述之第 2擴散匾域之PH接面所形成之霣容器。本發明之第9横戆是一種半導«装置，形成在SOI基板上 有 具 ：^IT^. (請先閱讀背面之注意事項再填寫本頁) 個 各 至 接 連 到 應 對 別 分 部 路 霣 護 保 出 輪 / 人信成id於之S3用第 _ 之構/«I易明HO路之 S 上 HO-B- 用其 路 .， 霣理 部處 内號 由信 ， 之 部定 路指 霣行 部進 内部 和內 ; 在 點來 節用 號 信 之 子 蝙 虢 信 所 髖 晶 霣 入 輸 之 述 用 路 罨 部 内 之 述 上 比 體 晶 電 S ο Μ 用 護 保 產 於 易 更發 體本 晶在 霣 穿 # 上。 r 於度 低濃 度物 濃純 物不 純之 不域 之區 域成 區形 成道 形通 道之 通體 之晶S rss 生 1 msos Η 態 棋 ο 11 第 晶 霣 S ο Η 用 護 保 出 霣 部 内 述 入 _ 之 述 上 使 中 置 裝 體 導 半 〇 之 出 _ / 入 _ 之 述 上 使 是 置 装 體 導 半 之 軀 横 1Χ 11 之 身 本 其 與 式 型 霣 導 之 域 區 成 形 道 通 之 髖 晶 霣 S 明ΗΟ 發用 本» 保 本紙張尺度適用中國國家梯準（CNS ) Α4規格（210Χ297公t ) 13 經濟部中央樣準局貝工消費合作社印掣 A7 __^ 五、發明k明（U) 吸極區域和源極區域之導電型式相同，上述之内部電路用 MOS電晶體之通道形成區域之導電型式與其本身之吸極區 域和源極區域之導霣型式不同。 在本發明之第12模態之半導體裝置中使上述之输入/輪 出保護用MOS®晶體和上述之内部電路用MOS電晶體具有相 同之導電型式，上述之輸人/输出保護用MOS電晶體之閘極 電極之導電型式和上述之内部電路用MOS霣晶體之閘極電 極之導電型式不同，上述之_入/_出保護用MOS電晶體之 臨界值電壓被設定為與上述內都電路用MOS電晶體相同之 程度。 本發明之第13模態是一種半導通装置，形成在SOI基板 上，具有输入/輸出保護電路部由第1和第2二檯體連接至 信號端子所構成；其中上述之输入/输出保護電路部具備 有：第1導電型之第1半導體區域；第2導電型之第2半導體 區域，形成鄱接上述之第1半導體區域；第1専霣型之第3 半導體區域，形成與上逑之第1和第2半導體區域獨立；第 2導罨型之第4半導體區域，形成與上述之第3半導體區域 鄰接：第1〜第4矽化物區域，選擇性的形成在上述之第1 〜第4半導體區域之各個之表面；層間絕緣膜，形成覆蓋 在包含上述第1〜第4矽化物區域之上述第1〜第4半導體區 域；第1配線層，連接到基準霣位，和貫穿上述層間絕緣 膜的形成在上述之第1矽化物區域上；第2配線層*連接到 上述之信號端子，和貫穿上述層間絕緣膜的形成在上述之 第2和第3矽化物區域上；和第3配烺層，埋接到霣源•和 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公犛)— (請先閲讀背面之注意事項再填寫本頁) l·裝·
,1T -14 - A7 A7 經濟部中央樣準局貝工消費合作社印製 ____B7_____ 五、發明k明~~ 貫穿上述層間絕緣膜的形成在上述之第4矽化物區域上； 利用上述之第1和第2半導髓區域形成上述之第1二極通* 和利用上述之第3和第4半導體區域形成上逑之第2二極級° 本發明之第14横態是一種半導艨裝置，具有輪入/输出 保護®路部包含有形成在SOI基板之成為島狀之活性@域 上之输入/輸出保護用M0S電晶體；其中上述之輸入/输出 保護用M0S電晶體之閘極霣極形成在平面上之上述活性@ 域内。 [發明之霣施肜態] 《實施形態1》 〈原理〉 H18是剖面圈，用來表示SOI構造。如該園所示，在砂 基板1上形成埋入氣化膜2，在埋入氣化膜2上形成矽薄瞋3 。依照這種方式，由矽基板1，埋入氣化臢2和矽薄膜3構 成之構造稱為SOI基板。然後，在矽薄膜3上選擇性的形成 閛極氧化膜4，在閘極氧化膜4上形成閜極電極5。閛極氧 化膜4下之矽薄膜3作為通道形成區域6，另外，與通道形 成區域6酈接之矽薄膜3內之區域作為吸極區域7和源極區 域8 〇 此棰SOI構造如上所述，因為存在有熱傳導率不良（大約 為矽之1/10)之埋入氧化膜2，所以在施加突波霣壓時所產 生之热會被齡存，由於热逸使形成在SOI基板上之半導暖 元件很容易發生永久性之破壊。 画19之圈形用來表示逆向偏移連接時之NM0SS晶體之放 本紙張尺度ϋ财困时料（CNS)从綠（21()>< 297公楚） (請先閲讀背面之注意事項再填寫本頁)
15 經濟部中央標準局—工消費合作社印掣 A7 B7 五、發明説明（13) 罨特性。_19之圔形表示在將输入霣壓IN(突波9壓SV)»S 加到如圏20所示之具有源槿和閛極被接地之NMOS霄晶體Q1 之吸極之情況等，當逆向鴒移連接時之细節，圃19所示之 热逸之程序由部份程序P1〜P5所構成。 當將适大於通常®壓之正突波電壓SV施加到圔20所示之 NM0S電晶思Q1之吸極時，其吸極霣壓就急激的上升（P1)。 在部份程序Pi之期間中，NH0S霣晶8BQ1不會有變成逆向偏 移之霣流流動。另外•當達到崩潰感應霣屋時KH0S霣晶髏 Q1就進行突崩潰*產生寄生雙極動作使吸極霣懕降低至保 持霣壓（P2)。然後，利用NHOSm晶靂Q1之内部霣阻再度上 升（P3)，當達到热破壞霣壓時，用Μ形成NM0S®晶體Q1之 一部份之矽部份就變成熔融狀態*使源極一吸極間之電阻 值急激的降低因而使霄壓降低（Ρ4)。其结果是霣流之流動 集中在具有源極一吸極間之霣阻被降低之HM0S電晶體Q1， 進行正回饋動作（Ρ5)，造成NM0S電晶髖Q1完全被破壊。例 如，如圈21所示，由於热破壞在閘極電極5(或通道區域6)會 產生很大之缺陷部份10，因而使電晶髓變成不能動作。 通常，在將作為SOI基板上之输人/_出保護S路之NM0S 霣晶體設置成逆向偏移之情況時，如圖22所示，形成在輸 入（¾壓）IH和接地位準之間•並瞄連接通道帼度W之NM0S 霣晶鱷之方式。在圏22之實例中，如圃23所示，具有閛極 被接地之6個NM0S®晶體T1〜T6被設置成並職連接在輸入 IH和接地位準之間。另外，NM0S霣晶體T1由閛極®極51* 吸極匾域61和源極匾域71所構成,NM0S®晶«Τ2由閛極霣 本紙張尺度適財關家料（CNS ) A4規格（210X 297公楚) --^---h----.1^------IT------终 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央樣準局貝工消費合作社印製 A7 _B7 五、發明説明（14) 極52，吸極區域61和源極匾域72所構成，NMOS霣晶髓T3由 閛極霣極53，吸極區域62和源極區域72所構成’ NMOS電晶 體T4由閛極β極54，吸極區域62和源檯區域73所構成’ NHOS霣晶髓Τ5由極霣極55，吸極區域63和濂極區域73所 構成，NMOS電晶體T6由閛極電極56，吸極區域63和滙極區 域74所構成。另外，突波霣壓從信號媾子30施加。 利用這種方式，在鑰入和接地位準之間並》的設置6個 之HMOS電晶j»Tl〜T6作為SOI基板上之輸入/輪出保護霣路 ，當有電流在_入IH和接地位準之間流動時，將電流分期I 成流到該6個之NM0S電晶體T1〜T6。 但是，在該HM0S電晶髓T1〜T6中，當有1個窜晶*達到 突崩潰電壓時，因為該霣晶髏之源極一吸極間之霣阻減少 ，所Μ霣流集中到突崩潰之電晶鱧，因此不能抑制該電晶 體由於達到热破壊霣壓而產生熱破壤。 圈25之醒形用來表示顚向僱移連接時之NM0S霣晶體之放電 特性。圔25之圓形用來表示當在圈24所示之具有源極被接 地之NH0S霣晶鱷Q2之吸極和閛極施加綸入霣壓ΙΝ(突波霣 應SV)時之顒向偏移連接時之热逸之细節。 圓25表示圔2 4所示之顚向鴒移逋接時之NM0S®晶體之放 S特性。如麵25所示，在順向鴒移連接時當達到崩潰感應 S壓時·不會產生吸檯霣壓進行降低之所謂之急變返回現 象。因此，如圈26所示，被設置成並聯連接在輸入IH和接 地位準之間之多個NM0SS晶體Τ11〜Τ16對於突波SIESV之 雎加產生大致均一之突崩潰，和當利用突波霄15SV之進一
本紙張尺度適用中國國家ϋ ( CNS ) Α4規格（2丨0Χ297公釐) 7~77~Z ..---5-----^裝-- {請先閲讀背面之注意事項再填寫本頁)
.II 線 A7 B7 經濟部中央標準局貝工消費合作社印聚 五、發明説明U5 ) 1 步 施 加 達 到 热 THr 啦 壊 電 壓 時 躭 變 成 與 逆 向 偏 移 連 接 時 同 樣 之 1 1 I 熱 逸 狀 態 〇 1 1 | 當 將 多 個 HM0S 霄 晶 體 並 聯 連 接 成 如 圖 26所 示 時 當 其 中 請 k, 1 1 之 一 部 份 之 電 晶 體 進 行 突 崩 潰 時 9 吸 極 電 壓 就 上 升 使 其 他 閲 讀 背 1 面 1 1 之 電 晶 通 亦 進 行 突 崩 潰 〇 其 结 果 是 所 有 之 電 晶 體 都 進 行 突 之 注 Ί I 崩 潰 電 流 均 一 的 流 入 所 有 之 電 晶 體 因 此 被 比 崩 潰 感 懕 意 事 項 I 電 懕 高 之 熱 Mr 峨 壊 電 壓 進 行 熱 破 壊 〇 再 填 1 依 照 這 種 方 式 在 順 向 偏 移 連 接 時 9 因 為 不 會 發 生 如 同 寫 本 頁 裝 1 逆 向 偏 移 連 接 時之f流 集 中 被 突 崩 潰 之 一 部 份 之 電 晶 體 之 現 1 1 象 所 可 Μ 獲 得 比 較 良 好 之 ESD耐性 > 1 1 圏 28之 圈 形 用 來 表 示 逆 向 偏 移 連 接 時 之 二 極 體 之 故 電 特 1 訂 性 〇 圖 28之 ICW 國 形 用 來 表 示 如 麵 27之 陽 極 被 接 地 之 二 極 體 D1 1 I $ 在 陰 極 被 施 加 突 波 m 懕 SV時 之 逆 向 偏 移 連 接 時 之 熱 逸 之 1 1 细 節 〇 1 1 在 二 極 體 中 因 為 不 會 進 行 寄 生 雙 極 動 作 所 在 突 崩 潰 1 線 後 電 壓 繼 續 上 升 直 至 熱 破 壊 〇 與 上 述 之 顒 向 偏 移 連 接 時 1 I 之 NMOS 電 晶 體 同 樣 的 使 熱 破 壊 電 壓 高 於 崩 潰 感 應 電 壓 1 1 I 從 防 止 電 流 集 中 之 觀 點 來 看 非 常 有 效 但 是 因 為 二 極 體 之 1 崩 潰 感 應 電 壓 本 身 很 高 (M0S 電 晶 體 之 2〜3倍 之 程 度 ) ，所 1 J Μ 電 壓 和 霣 流 之 積 表 示 之 消 耗 電 力 畲 增 大 (亦即热亦舍 1 1 增 加 ) ，其结果是會造成ESD耐 性 之 劣 化 0 但 是 » 當 利 用 高 1 I 濃 度 接 面 等 使 二 極 體 之 接 面 耐 壓 降 低 時 9 因 為 可 以 使 崩 潰 1 1 感 應 電 壓 降 低 9 所 以 可 以 改 善 ESD射性 1 圈 30之 1 形 用 來 表 示 順 向 偏 移 連 接 時 之 二 極 體 之 放 霣 特 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公麓） ，。 -18 一 經濟部中央標隼局負工消費合作社印犁 A7 B7_ _ 五、發明‘説明（16) 性°圈30之圖形用來表示如圖29之陰極被接地之二極SSD1 ，在陽極被施加突波轚壓SV時之順向鴒移連接時之熱逸之 细節。 二極體之順向連接因為可以以低®應進行大電流之放電 ，所K可以獲得具有ESD射性之所希望之放霣特性。如圈 30所示，由於轚壓之增加產生突崩潰，與其他元件同樣的 ，當達到热破埭«壓時’由於热逸會發生元件之永久性之 破壊。 如上所述，不論是在使用霄晶體之情況或在在使用二極 體之情況，都是在利用順向連接時比較容易防止電滾之不 均一性，可Μ用來提高ESD耐性。 <第1態樣之構造和動作> 圖1是霣路圔，用來表示本發明之實施形態1之第1態樣 之轆入/输出保護霣路之構造。如該圈所示，信號端子30 連接到保護®阻36之一端，保護霣阻36之另外一端經由信 號媒（信號節點）81連接到内部電阻37之一端’該内部S咀 37之另外一端連接到内部元件31° 另外，在S源32和接地位準33之間串瞄連接有NM0S霣晶 SSQ11和Q12，和串聯連接有PM0S霣晶體Q11和Q12。NM0S® 晶體Q11之閘極連接到接地位準33·吸極連接到霣源32’ 源極連接到保護霣阻36之另外一端（内部笛阻37之一端）° H M0S霣晶« Q1 2之閘極和源極連接到接地位準33。吸極埋 接到NM0S霣晶賵Q11之源極。PM0S®晶通Q21之閛極和源極
埋接到霣源32，吸極連接到保護霣阻36之另外一皤· PM0S 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） Λ - (請先閲讀背面之注意事項再填寫本頁) • J— · -裝- 、1Τ 線 A7 B7 經濟部中央橾準局貝工消費合作社印褽 五、發明説明（17) 霣晶體Q22之閘極連接到電源32 ’源極連接到保護電姐以 之另外一薄I，吸極連接到接地位準33 °另外· NMOSS晶88 Qll、Q12 和 1^0$霣晶）8 1321、Q22 亦可 W 如 _23或_26 所示 的由多個M0S笛晶體之並聪連接所構成。 在此種構造中’當對信號端子30施加正的突波電)E時’ 就變成將大於霣源霄壓加上：PM0S®晶SI Q21和Q22之臨界值 霣颸之電壓，施加到信號端子30’其结果是經由對信號端 子30變成顚向偏移狀態之PM0S霄晶體Q21和Q22 ’可Μ使突 波霣屋分別放電到電源32和接地位準33。 另外一方面，當對信號端子30施加負的突波霣壓時*就 變成將小於從接地位準減去NM0S霄晶SBQ11和Q12之臨界值 電壓之電懕，施加到信號端子30，其结果是經由對信號端 子30變成顚向僱移狀態之NM0S霣晶艚Q11和Q12，可Μ使突 波霣壓放罨到霣源32和接地位準33。 另外，在通常之動作時，因為施加在信號端子30之動作 信號主要的是接地位準〜霣源位準之電壓，所K NM0S電晶 髓Qll、Q12和PM0S霣晶鼉Q21、Q22全部被逆向偏移成0PF 狀態，動作信號不會經由M0S電晶體Qll、Q12、Q21或Q22 洩漏到霣源32或接地位準33，而是經由保護電阻36和內部 霣阻37傳達到內部元件31。尤其是在動作信號之霣®被限 制在接地位準〜霣源位準之霣歷之情況，可以使M0S霣晶 體Qll、Q12和PM0S3晶髓Q21、Q22確實的變成OFF狀態。 此種方式之霣施形態1之第1態揉之_入/_出保謹霣路 •不論是豳加正的突波霣壓或負的突波霣颸，在HM0S電晶 ---r^.-- (請先閱讀背面之注意事項再填寫本頁) -J— J1 .
*1T 線 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ297公釐） 20 經濟部中央橾率局負工消費合作社印製 A7 _B7___ 五、發明説明（18) 體Q11和Q12及PMOS霣晶體Q21和Q22中之一方’一定對突波 ®壓成為顚向偏移狀態，所以可Μ獲得ESD耐性良好之輪 入/輸出保護霣路。 另外，NMOS®晶體Qll、Q12和PMOS電晶SB Q21、Q22因為 連接成在信號端子30被输入有動作信號變成逆向偏移狀態 ，所Κ不會影響通常之動作。 在該输入/輪出保護電路中使用各2俚之Ρ通道和η通道之 M0S霣晶體。通常作為內部元件31者如鼷33所示’大多形 成由PM0SS晶髖和NM0SS晶艚構成之CMOS反相器，只需要 稍微的變更2個CMOS霣晶體之構造就可Μ很簡單的製造實 施形態1之第1態樣之_入/_出保護®路。 <第2態樣之構造和動作> 另外，第2態樣亦可以構建成如圔2所示，將NM0S霣晶體 Q12和PM0S霣晶體Q21替換成為二極體D11和D12，二極體 D11之陰極連接到保護霣阻36之另外一端，二極體D12之陽 極連接到信號線81，和陰極連接到霣源32。 在第2態樣中，當對信號端子30施加正的突波霣壓之情 況時，經由對信號皤子30成為顒向僑移狀戆之二極體D12 和PM0S霣晶髓Q22，可Μ使突波霣懕分別放霣到霣源32和 接地位準33。 另外一方面·在對信號端子30負的突波電懕之情況時， 經由對信號端子30成為顚向偏移狀戆之NH0S霣晶髖Q11和 二極體D 11，可Μ使突波®臛分別放霣到霣源32和接地位 準 33 〇_ 本紙張尺度適用中國國家栋準（CNS ) Α4規格（210Χ297公釐） ---------^------1Τ------^ (請先閲讀背面之注意事項再填寫本頁) -21 - 經濟部中央橾準局員工消費合作社印掣 A7 B7 五、發明説明（1:)) 此種方式之實施形態1之第2態樣之輸入/轆出保謅霣路 ，在被施加正的或負的突波霣壓之情況時，因為NM0S電晶 «Q11和二極SID11及二極體D12和PMOS苗晶體Q2 2中之一方 ，一定對突波電壓成為顬向偏移狀態’所以可以獲得ESD 射性良好之输入/输出保護霣路。 另外，NMOS電晶體Q11，二極髏Dll，D12和PMOS®晶體 Q22因為被連接成在信號销子30被鑰入有動作信號之情況 時，經常成為OFF狀態，所Μ不會影響正常之動作。 另外，第2態樣因為使用一個一個平衡性良好之導霣型 式之M0S霣晶體，所Μ與第1態樣同樣的，可以比較簡單的 進行製造。 《實施形態2》 <原理> 圏3是霣路画，用來表示電晶體之逆向偏移之閘極耦合 構造。如該圖所示，對输入信號ΙΗ(突波電壓SV)形成逆向 偏移連接之NM0S霣晶體Q3之閘搔經由電容器C1用來接受_ 入信號ΙΗ，和經由電容器C2連接到接地位準33。亦即，在 閘極鞲合構造中，NM0S電晶體Q3之閘極烴由霄容器Cl、C2 成為®浮動狀態。此種閘檯耦合構造是提高ESD附性之一 種方法，例如在IEEE IRPS 1992 Ρ.141之報告。 在此種閘極鍋合構造中，當输號IN為通常之動作®壓 之情況時，因為利用霣容器Cl、C2之耦合可W抑制NM0S® 晶體Q3之阐棰霣位之上升，所WNM0S霣晶體Q3變成OFF狀 應〇 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公犮） 〇 〇 --J---Ί----------IT------.^- (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾隼局貝工消費合作社印褽 A7 B7___ 五、發明説明（ g外一方面，在施加正的突波®壓sv之情況時•因為 HMOS®晶體Q3之鼷極®位進行上升促成為電流流動*所以 可K變成接近順向僱移連接之狀態。因此，如圈4之放霣 特性之_形所示，可以將崩潰感懕霣壓設定成低於热破壞 S壓，如顆向偏移時所示，當在输入信號IN和接地位準33 之間並瞄連接多個具有画3所示之閘極耦合構造之NMOS電 晶S9Q3時，亦可以使電流均一的流動，可以提高ESD射性 。在實施形態2中，此種閘極鎘合構造有效的形成在SOI基 板上。 <第1態樣之構造和動作> 圈5是剖面圈，用來表示本發明2實施形態2之第1·樣之 输入/蝓出保護霣路之構造。如該圈所示，在矽基板1上設 置作為SOI層之矽薄膜3，在矽基板1和矽薄膜3之間包夾有 作為絕緣層之埋入氣化膜2。矽薄膜3被層間絕緣膜11分離 成為2個島匾20A、20B。在島區20A形成有被導入1017/cb3 程度之p型不純物之通道形成區域6，和用以包夾該通道形 成區域6之被導入10 20 /cb3程度之η型不鈍物之吸極區域7 和源極區域8。另外一方面，在島區20Β設有被導入10 1S〜 10 17 /c·3程度之p型不純物之p型擴敗區域21，和用K包 夾p型擴敗區域2 1之被導人1 0 20 / c 3程度之P型不純物之p 型擴散區域22，23。 另外*在SS20A之矽薄膜3之通道形成區域6·和吸極 區域7及源極區域8之一部份之上，形成有閛極霣極5·在 其間包夾有閘極氧化臢4。另外一方面，在烏® 20B之矽薄 本紙張尺度適用中國固家橾準（CNS ) A4規格（210X297公釐> (請先閱讀背面之注意事項再填寫本頁) • J - - I H1 . .裝i
,1T 經濟部中央標準局貝工消費合作社印製 hi ____B7___ 五、發明説明（2i) 膜3之p型擴散區域21，和P型擴散區域22、23之一部份之 上，形成有閘極S極5’，在其間包夾有閘極氣化膜4’。 另外，層間絕緣膜11用來分離島區20A、20B，和形成在 矽薄膜3上之全面，在吸極區域7之一部份，源極區域8之 一部份和p型掮散區域22之一部份上之層間絕緣膜11設有 接觸孔洞12A、12C和12E，鋁配埭14被設置成經由接觸孔 洞12A苗連接到吸極區域7，鋁配媒13被設置成經由接觸孔 洞12C電連接到源極區域8，鋁配線28被設置成經由接觴孔 洞12E電連接到p型擴散區域22。另外，鋁配線13連接到接 地位準33，鋁配線14連接到输入端子50，鋁配線28連接到 接地位準33。另外，输人端子50可Μ構建成如匾34所示的 經由保護霣阻接受晚入信號ΙΗ，但是亦可Μ構建成直接接 受输入信號IN。 因此，在島區域20 A形成由閛極氧化謨4，閛極電極5， 通道形成區域6，吸極區域7和源極區域8構成之NM0S電晶 級Q3，和形成（閛極重叠）霣容器CA，由朽失閛極氧化膜4之 在平面重叠之_極電極5之一部份和吸極7之一部份所構成 ，以及形成（閛極重叠）霣容器CB，由包夾閛極氣化膜4之 在平面重叠之閛極霣極5之一部份和源極區域8之一部份所 構成。 另外一方面，在烏區20B可K獲得由W極氧化膜4'，閛 極霣極5’，和p型擴敗區域21〜23構成之與NM0S電晶體Q3 之構造類似之虚擬M0S霣晶體構造。另外•利用包夾閘極 氧化膜4在平面_肋之閘極霣極5'和p型擴敗區域21及p型 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公趋) " (請先閲讀背面之注項再填寫本頁) |>裝. 訂 線 -24 - 經濟部中央樣準局貝工消費合作社印家 A7 B7 五、發明説明（22 ) 擴敗區域22、23之一部份用來形成B容器CC。另外，霣容 器CA相當於_3之笛容器ci，霣容器CB和笛容器CC之合成 電容量相當於霣容器C2之霣容量。 依照瑄棰方式，霣施形態2之第1態樣之输入/ _出保護 S路在SOI基板上形成閘槿親合構造之《OS電晶體。在此種 構造中’當從輸入端子50施加鑰入信號IN時，利用霣容器 CA使浮動g域之電位進行上升。其中因為電容器CA之®容 量小於霣容器CB和CC之合成霣容量，所M HH0S霣晶體Q3之 閘極電位之降低大於吸極霣位之降低。因此，在輪入信號 IN為動作電壓（通常是接地位準〜電源位準及其近傍區域 之電壓）之情況時，其閘搔轚位小於KMOSS晶篇Q3之睡界 值電壓，所M NM0S霄晶體Q3變成0FP狀態。另外一方面’ 在_入信號IN為正的高電壓之情況時，經由使閛極轚位上 升到大於NM0S電晶艨Q3之臨界值電壓，用來使NM0S®晶體 Q3變成0N狀態。亦即，NM0S電晶體Q3對输人信號IH變成_ 向镉移連接狀態。 此種方式之簧施形態2之第1態樣之輪人/输出保護電路 可以使崩漬感應電懕有效的降低’藉以提高ESP射性° <第2態樣之構造和動作> 圔6是剖面圔，用來表示本發明之實施形態2之第2態樣 之_入/輪出保護®路之構造。如該圖所示，在砂基板1上 設置作為SOI層之矽薄膜3’在砂基板1和砂薄膜3之間包夾 有作為絕緣β之埋入氧化膜2°砂薄膜3被屬間絕緣膜11分 雄成為2個島區20Α、20Β。島區20Α之構造與Η5所不之第1 本紙張尺度適用中圉國家梂準（CNS ) Α4規格（210X 297公f ) -25- ------------^-------玎------0 (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中央梯準局貝工消費合作社印掣 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 五、發明説明（23) 態樣相同。 在島區B設有被導入10 16 /CB3程度之p型不純物之通道 形成區域24，和用以包夾該通道形成區域24之被導入有 lO^/cn3程度之p型不純.物之吸極區域25和源極區域26。 另外，在島區20B之矽薄膜3之通道形成區域24和吸極區域 25及源極區域26之一部份之上形成有閘極霣極5^’在其間 包夾有閛極氧化膜4’。 另外，曆間绍緣膜11用來分離島區20A、20B，和形成在 矽薄膜 3上之全面，在吸極區域7一部份，源極匾域8之 一部份和源極區域26之一部份上之層間絕緣膜11設有接觸 孔洞12A、12C和12F,鋁配線14被設置成經由接觸孔洞12A 霣連接到吸極區域7，鋁配線13被設置成經由接觸孔洞12C 電連接到吸極區域8，鋁配媒29被設置成經由接觸孔洞12F 霣埋接到源極區域26。另外，鋁配線13連接到接地位準33 ，鋁配線14連接到输入端子50，鋁配嬢29連接到接地位準 33 ° 因此，在島區20A形成由通道形成區域6，吸極區域7和 吸極區域8構成之NM0S®晶SSQ3，和形成霣容器CA，由包 夾閘極氧化膜4之閘檯霣極5之一部份和吸極區域7之一部 份所構成，以及形成«容器CB，由包夾閛極氧化膜4之閛 極®極5之一部份和源極區域8之一部份所構成° 另外一方面，在裊區20B可K獲得由閘棰氧化膜4'，閘 檯電極5’，和p型擴散區域21、25和26構成之與NM0S霣晶 _Q3之構造類似之處擬HMOSg晶髓構造。另外，利 _ Ο A - --J---„-----.1^------IT------^ (請先閱讀背面之注意事項再填寫本頁) 26 經濟部中央樣準局貝工消費合作社印掣 A7 ___B7___ 五、發明説明（24) 用包夾閘極氧化膜4’之閘極霣極5'和吸極區域25及源極區 域2之一部份用來形成電容器CD»另外，電容器C A相當於 H3之®容器Cl* ®容器CB和霣容器CD之合成霣容董相當 於®容器C2之霣容量。 但是，霣容器CD只有在使通道形成匾域24進行反轉之程 度之®懕施加到閘極電極5'時，才開始進行其功能。因為 通道形成E域24之濃度低至10 16 /c·3程度，所以即使對 閛極電極5’施加較低之電壓亦可Μ使通道形成區域2 4进行 反轉。 此種方式之實施形態2之第2戆揉之输入/輪出保護S路 ，經由在SOI基板上形成阐極耦合構造之M0S電晶體’與第 1態樣同樣的，當输入信號IN為動作信號之情況時變成逆 向僱移連接狀態，當犏入信號IN為正的高霣壓之情況時變 成顒向僱移連接狀態，可K獲得與第1態樣同樣之效果。 <第3態樣之構造和動作> 圓7是剖面圈，用來表示本發明之霣施形態2之第3態樣 之輪入/輪出保護«路之構造。如該麵所示，在矽基板1上 設置矽薄膜3，在矽基板1和矽薄膜3之間包夾有作為絕緣 層之埋入氧化膜2。矽薄膜3被層間絕緣膜11分離成為2個 S區20A、20B。島匾20A之構造與_5所示之第1態揉相同。 在岛匾20B形成有被導人1〇15〜1017 /c·3程度之p型不 婢物之P型擴敗區域52、54，用來包夾通道形成區域52之 分別被導入1020 /c·3程度之p型不純物和η型不炖物之p型 擴敗匾域51和η型擴散區域53，和用來包夾Ρ型擴敗區域54 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 〇(? --·>---*-----餐------1Τ------.^ {請先閱讀背面之注意事項再填寫本買) 經濟部中央樣準局貝工消費合作社印家 A7 B7 五、發明説明（25 ) 之分別被導入有10 2°/c·3程度之η型不婢物和P型不純物 之η型掮散匾域53和ρ型擴散區域55。因此，η型擴散區域 53形成在ρ型擴敗區域52、54之間。另外•在島區20Β之矽 薄膜3之ρ型擴敗區域52和ρ型擴散區域54上形成有用Κ包 夾閛極氧化膜43和44之閛極電極16和17。 另外，層間絕緣膜11用來分離晶區20Α、20Β*和形成在 矽薄膜3上之全面，在吸槿區域7之一部•源極區域8之一 部份，Ρ型擴敗區域51之一部份，η型擴敗區域53之一部份 和Ρ型擴敗區域55之一部份之層間絕揉膜11設有接觸孔洞 12Α、12C、12G、12Η和121，鋁Β線14被設置成經由接觸 孔洞12Α電連接到吸極區域7，鋁配嬢13被設置成烴由接觸 孔洞12C電連接到源極區域8*鋁配線15 Α被設置成經由接 觸孔洞12G電連接到ρ型擴散區域51，鋁配線15B被設置成 經由接觸孔洞12H電連接到η型擴敗區域53，鋁配線15C被 設置成經由接觸孔洞121¾連接到ρ型擴敗區域55。另外’ 鋁配線13連接到接地位準33，鋁配線14連接到输人端子50 ，鋁配線15A和15C連接到接地位準33，鋁配媒15B連接到 島區20A之閘極電極5。 因此，在島區20A，與第1和第2態樣同樣的’利用MS 霣極5，通道形成區域6，吸極區域7和源極區域8用來形成 NM0SS晶體Q3，和利用用包夾閘極氣化膜4之W極S極 5之一部份和吸極區域7之一部份用來形成電容器CA’ W及 利用用以包夾閘極氧化膜4之閛極®極5之一部份和源極區 域8之一部份用來形成電容器CB。 _
本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） .Q (請先閲讀背面之注意事項再填寫本頁) * n n J— . 裝·
•IT 線 經濟部中央樣準局貝工消費合作社印袈 A7 B7 五、發明説明（26 ) 另外一方面，在島區20B可以獲得與NMOS電晶體Q3之構 造類似之由閛極氧化膜43，閘極電極16，p型擴散區域51 、52和η型擴散區域53構成之第1虚擬MOS霉晶體構造’和 可Μ獲得與NMOS霣晶體Q3之構造類似之由閘極氧化膜44’ 閛極霣極17，ρ型擴散區域54、55和η型掮散區域53構成之 第2虚擬HOS霣晶髏構造。 另外，在島區20Β形成有锺容器CE(圈中未顯示）其電容 量相當於Ρ型掮散區域52和η型擴敗區域53之接面電容畺， 與η型擴散區域5 3和ρ型擴敗區域54之接面電容量之合成霣 容ft。另外，電容器CA相當於鼷3之電容器C1，霣容器CB 和®容器CE之合成窜容最相當於霣容器C2之霣容量。 此種方式之實施形態2之第3態樣之_入/輸出保護電路 經由在SOI基板上形成閘極耩合構造之MOS電晶體，與第1 和第2態樣同樣的，在输入信號IN為動作信號之情況時變 成逆向偏移連接狀態，在输入信號IN為正的高電壓之情況 時變成順向儒移連接狀態，可Μ獲得與第1態樣同樣之效 果0 另外，第2態樣具有下面所逑之效果。當如第1和第2態 樣之Mosm晶體Q3之閘極s極5在浮動狀態之情況時，會有 初期霣壓不S定之缺點。但是，在第3態樣中因為在閘極 «極5和接地位準33之間使用具有接面霣容量之霣容器CE ’所以利用在接面流動之微小S滾，可Μ將NMOSm晶通Q3 之Μ極電槿5固定在作為基準霣位之接地位準33。因此， 在第3態樣中當通常動作時初期®壓不會不潘定•所具有 本紙張尺度適用中國國家梯準（CNS ) M規格（2丨〇χ297公幻 (請先閱讀背面之注意事項再填寫本頁) • 1— —1 · •裝 訂 線 經濟部中央標準局員工消費合作社印製 A7 __B7 五、發明説明（27) 之效果是將NMOS電晶體Q3之閘極電極5固定在接地位準， 只有在突波電懕之施加時才使閘極電位有效的上升。 《S施形態3》 <原理> 要提高MOS電晶體之ESD耐性時，所使用之方法是利用容 易發生衝穿之構造用來使衝穿電壓低於崩潰感應電懕。此 種構造之MOS電晶體如圖20所示，在對输入端子形成逆向 偏移埋接之情況，當達到突波施加時所設定之衝穿電壓時 * M0S電晶體由於衝突現象進行早期崩潰，與圓30所示之 二極通之顒向連接之放電現象同樣的產生放電現象，所Μ 可以提高EDS附性。 但是，因為使衝穿電壓降低會使M0S電晶體之動作特性 劣化，所Μ實際之動作上並不是所希望之方式。實施形態 3有考慮到上述之技術背景。 <第1態樣之構造和動作> 圃8是剖面國*用來表示分別形成在本發明之實施形態3 之第1態樣之半導體装置之输入/輸出保護電路部和内部電 路部之SOI基板上之M0S電晶體構造。如該圖所示，在矽基 板1上設置作為SOI曆之矽薄膜3，在矽基板1和矽薄膜3之 間包夾有作為絕緣層之埋入氧化膜2。矽薄膜3被層間絕緣 膜11等分離成為鑰入/输出保護電路部45和内部電路部46 。在輸入/輪出保護霣路部45肜成有被導入10 16 / c·3之p 型不純物之通道形成區域6A*和用Μ包夾該通道區域6A之 被導入10 2e/Ca3程度之η型不純物之吸極區域7和源極區 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公f ) ~ -30** —J—------裝------訂------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央樣準局貝工消費合作社印11 A7 ___ B7 五、發明説明（28) 域8。另外一方面，在內部霣路部46設有被導人10 l7/c·3 程度之P型不鈍物之通道形成區域6’，和用Μ包夾該通道 匾域6·之被導入l〇2<>/cm3程度之η型不纯物之吸極區域7' 和源極區域8 '。 另外，在输入/输出保護電路部45之矽薄膜3之通道匾域 6Α和吸極區域7及源極區域8之一部份上，形成有用以包夾 閛極氧化嫫4之閘極霣極5ρ。另外一方面，在内部霣路部 46之矽薄膜3之通道形成匾域6’和吸極區域7'及源極匾域 8·之一部份上，形成有用Μ包夾閛極氣化膜4’之_極®極 5η。但是，閛極霣極5ρΚρ型之聚矽形成，而閛槿霣極5η Μ η型之聚矽形成。 另外，層間絕緣膜11用來分離輸入/輸出保護電路部45 和内部霣路部46，和形成在聚薄膜3上之全面，在吸極區 域7,7'之一部份和源極區域8,8’之一部份上之層間絕緣膜 11分別設有接觸孔硐1 2Α、12Α，、12C、12C，，鋁配嬢14、 1 4 ’分別裉設置成經由接觸孔洞12Α、12Α'電連接到吸極區域 7、7’，鋁配媒13、13'分別被設置成經接觸孔洞12C、12C' 霣連接到源極區域8 , 8 ’。 因此，在_入/輸出保護電路部45利用閛極電檯5ρ，通 道形成區域6Α·吸極區域7和源極區域8用來形成NM0S霣晶 骽（_入/輸出保護用NM0S霣晶體），在内部霣路部46利用 閘極霣極5η，通道形成區域6Α，吸極區域7和濂極區域8用 來形成NH0S霣晶體（内部霣路用NM0S霣晶髓）。 通道形成Ε域6Α之不純物濃度被設定成低於通道形成區 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公楚) -3 1 ~ --τ---„-----.1^------1Τ------^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印掣 A7 B7 五、發明説明（29 ) 域6，，用來使衝穿霣壓變低。另外一方面，當通道形成區 域6A之不純物濃度變低時其臨界值窜懕就變低’為著補償 此種性質所Μ使用p型之聚矽作為閛極電極5P所具有之性 質是其睡界值高於使用η型之聚矽者。另外，經由調整通 道形成區域6Α之不鈍物濃度和閜極笛槿5η之不純物灃度’ 可Κ將臨界值電饜設定成為與形成在内部電路部46 2NM0S 霣晶體具有相同之程度。 依照這種方式，形成在實施形態3之第1態樣之輪入/輪 出保護霣路部45之HMOSS晶髓’可W維持與形成在內部霣 路部46之HMOSII晶髓相同程度之臨界值S壓*同時可以使 衡穿電壓下降，所以可Μ獲得ESD附性很高之.输入/输出保 護霣路。另外，因為形成在內部霣路部46之N MOSS晶髏不 會使衡穿電壓下降，所以不會由於衡穿電壓之下降而發生 動作特性之劣化。 <第2態樣之構造和動作〉 圖9是剖面圖，用來表示分別形成在本發明之實施形態3 之第2態樣之半導艚装置之輪入/输出保護電路部和内部電 路部之SOI基板上之M0S電晶體構造。如該圖所示，在矽基 板1上設置作為SOI層之矽薄膜3，在矽基板1和矽薄膜3之 間包夾有作為絕緣雇之埋入氧化膜2。矽薄膜3被層間絕緣 膜11等分離成綸入/輸出保護霣路部45和内部電路部46。 在犏入/輸出保護霣路部45形成有被導入10 17 /c*3程度之 η型不肫物之通道形成區域6n，和用以包夾該通道區域6n 之被導入ΙΟ20/^3程度之η型不純物之吸極區域7和源極 本紙張尺度適用中國國家標準（〇阳>八4規格（2丨0';<297公釐） _ , 〇 _ --J---------裝------訂------線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央搮準局只工消費合作社印裝 A7 ___B7_ 五、發明説明（30) 區域8。 S外，在鍮入/输出保護轚路部45之矽薄膜3之通導區域 6n和吸極匾域7及源極區域8之一部份上’形成有用Μ包夾 閛極氧化膜4之由ρ型之聚矽製成之閛極®極其他之構 造均與圈8所示之第1態樣相同。 因此，在输入/輸出保護電路部45利用閘極霣極5ρ，通 道形成匾域6η，吸極區域7和源極區域8用來形成NM0S霣晶 體，在內部霣路部46利用閘極霣極5η ·通道形成區域6η， 吸極區域7和源極區域8用來形成HM0S霣晶體。 形成在输人/輸出保護電路部45之HM0S電晶體之通道形 成區域6η因為是Κ與吸極區域7和源極區域8相同導電型之 累積横態形成，所Μ衡穿霣懕變低。另外一方面，在累積 模態之情況時，因為具有臨界值霣壓變低之性質，所以與 第1態樣同樣的，為著補償該性質使用Ρ型之聚矽作為閘極 電極5η所具有之性霣是其臨界值高於使用η型之聚矽者， 利用瑄種方式可以將臨界值電壓設定成為與形成在内部電 路部46之H MOSS晶體具有相同之程度。因此，在使輪入/ _出保護電路部45之NM0S霣晶體成為逆向偏移連接之情況 時，即使其閘極霣位有或多或少之上升時亦不會錯誤的成 為ON狀慇。 依照瑄種方式，形成在實施形態3之第2態樣之輸人/ _ 出保護霣路部45之HMOSS晶體，可Μ維持與形成在内部霣 路46之NM0SS晶體相同程度之臨界值霣JK，同時可W使街 穿®壓下降，所以可Μ獲得ESD射性很高之_入/_出保護 本紙張尺度適用中國國家標準（CNS > Α4規輅（210Χ297公釐） 77~Ζ --J---Ί----------iT------^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央榡準局負工消費合作社印褽 A7 _B7_____ 五、發明説明（3JL) 霣路。另外，因為形成在内部S路部46之HMOSS晶髓不會 使街穿霣麽下降，所以不會由於衝穿電朦之下降而發生動 作特性之劣化° <其他> 另外，實_形態3之第1和第2態樣是M HHOS電晶趙為例 進行說明，但是經由將各個構成元件之導電型反轉亦可適 用於PMOS甯晶體。 另外，在第1和第2態樣中是使输入/鎗出保護電路部45 之HMOS電晶髓之閛極電極5ρ之導電型成為ρ型，但是假如 使用與内部霣路部46之NMOS電晶體之閘極電極5η同樣之η 型構成時，即使臨界值電壓下降使衡穿®壓下降亦可以提 高ESD耐性。 另外，經由使用實施形態3之第1或第2態樣之樽造之MOS 電晶髓作為園1或圔2所示之買施形態1之NMOS電晶髓Q11、 Q12和PMOS霣晶體Q21、Q22，可Μ更進一層的提高ESD射性。 《霣施形態4》 <原理> 當在SOI基板上一起形成MOS電晶體和二極體之情況時’ 通常利用M0S霣晶體之製造程序，在鼷36所示之上部形成 阐極氧化膜4、4’和閛極笛極5、5'。 但是，閘極氧化膜4、4’容易被破壊，所以閛極氣化膜 之存在是造成ESD射性劣化之主要原因。因此實豳形態4是 使用在SOI基板上未形成有閛極氧化膜和閛極霣極之二極 體用來構成輪入/輸出保謹霣路。 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X 297公趁） -34 - ------------装------1T------0 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央橾準局貝工消費合作社印聚 A7 __B7 五、發明説明（32) <構造和動作> 圃10和圈11是剖面圖和平面圓，用來表示本發明之實施 形態4之半導體裝置所使用之輪入/鑰出保護®路之構造。 另外，圖10是圈11之BB剖面。另外，画10和圖11所示之二 極體相當於圖32之二極體38、39、和圖2之二極體D11、 D12 〇 如圈10和圖11所示，在矽基板1上設置矽薄膜3，在矽基 板1和矽薄膜3之間包夾有作為絕緣層之埋入氧化膜2。矽 薄膜3被層間絕緣膜11分離成為2個之島區19A、19B，分別 設有被導入10 17 /cm3程度之p型不純物之陽極區域9B，和 被導入10 n / cn3程度之η型不純物之陰極區域10B，另外 ，陽極區域9Α和陰極區域10 Α被設置成包夾陽極區域9Β， 和陽極區域9C和陰極區域10C被設置成包夾陰極區域10B。 另外，在陽極區域9A和陽極區域9C被導入10 2e / cm3程度 之P型不純物，在陰極區域10A和陰極區域10C被導入102β /cm3程度之η型不純物。因此，利用陽極區域9Α、9Β和陰 極區域10Α用來構成二極體39，和利用陽極區域9C，陰極 區域10Β和10C用來構成二極體38。 另外，在陰極區域10Α，陽極區域9C，陽極區域9Α和陰 極區域10C之各個之表面，選擇性的形成矽化物區域27Α〜 27D 〇 矽化物區域27Α〜27D之形成亦可Μ在陽極區域9Α〜9(:和 陰極區域10Α〜10C之形成後堆積絕緣膜，對陽極區域9Α、 9C和?1 極區域10Α、10C之部份進行開口，在開口部份自行整 本紙張尺度適用中國國家榇準（CNS ) Α4規桔（210Χ 297公f ) ---„--------------ΐτ------.^ (請先閱讀背面之注意事項再填寫本頁) 35 經濟部中央樣準局貝工消費合作社印犁 A7 __ B7 五、發明説明（3¾ 合的形成。另外*亦可Μ在内部霣路部46之矽化物形成時 Μ絕緣膜覆蓋在鍮入/输出保護電路部45之全面’不形成 矽化物區域，利用接觸孔洞之形成工程，在設置接觸孔洞 12Α〜12D後，經由接觴孔洞12Α〜12D在陰極區域10Α，陽 極區域9C，陽極區域9Α和陰極區域10C之表面選擇性的形 成矽化物區域。 另外，曆間絕緣瞭11用來分離島區19Α、19Β，和形成在 砂薄膜3上之全面，在矽化物區域27Α〜27D之一部份上之 層間絕緣膜11設有接觸孔洞12Α〜12D，鋁配媒14被設置成 經由接觸孔洞12Α、12BS連接到矽化物區域27Α、27Β，鋁 Κ烺13被設置成經由接觸孔洞12C電連接到矽化物區域27C ，鋁配媒15被設置成經由接觸孔洞12 D電連接到矽化物區 域27D。另外，鋁配媒13連接到接地位準33*鋁配線14連 接到輸入端子50，鋁配媒15連接到電源32。另外，輪入端 子50亦可Μ構建成連接到圖32之保護電阻36之另外一端， 直接接受输入信號IN。另外，在圖11中未顯示該層間絕緣 膜11° 依此方式構成之實施形態4之輸入/输出保護電路，與圖 32和圆36所示之習知之鑰入/ _出保護霣路同揉的•當被 施加正的突波霣壓時，二極體39之陽極區域9B和陰極區域 10A之間之接面進行崩潰，突波®壓放®到接地位準33 » 同時二極髓38被顒向偏移，突波電壓放霣到霣源32。另外 *當施加負的高霣懕作為突波電壓時，相反的*二檯體38 之陽極區域9C和陰極區域10B之間之接面進行崩潰•突波 本紙張尺度適用中國國家標準（CNS ) A4現格（210X297公t ) ---„--------^------1T------0 (請先閱讀背面之注意事項再填寫本頁) -36 - 經濟部中央標準局員工消費合作社印装 A7 ___B7 五、發明説明（34) 霣壓放霣到霣源32，和二極髖39被顒向偏移，突波電壓放 霣到接地位準33。 賨胞形態4之输入/输出保謅霣路所使用之二極體在其上 部未形成有會造成ESD射性劣化之閘極氧化膜，當與使用 鼷36所示之習知構造之二極髓之情況比較時，可K獲得良 好之ESD射性。 另外，陽極區域9A、9C和陰極區域l〇A、10C，與鋁配镍 13〜15之連接是使用矽化物區域27 A〜27D進行連接，可以 用來減小接觸霣阻。 <其他> 另外，經由使用實施形態4之構造之MOS電晶體作為 2 所示之實施形態1之第2態樣之二極體Dll、D12，可K用來 更進一層的提高ESD耐性。 《S施形態5》 <原理> 當形成在SIO基板上之MOS锺晶體（包含在上部具有閘極 霣極之二極贜、霣容器），如圈12之平面圈所示，其阐極 S極5具有從矽薄膜3之活性區域4 7(在内部具有吸極區域7 •源極區域8)突出之平面構造之情況時，如圆12之C-C剖 面之麵13所示，閘極霣極5形成覆蓋在絕緣層2上之岛狀之 活性區域47(矽薄膜3)之端部。 活性區城47之蝙都由於活性區城47之圃型製作時之蝕刻 受損因而形成结晶品質之不良’因此形成在活性區域47之 端部近傍厘域之閘極氣化膜4之品霣會劣化。其中，當以 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X 297公楚） _ «> 7 _ .. 裝 訂 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消费合作社印製 A7 _____B7 五、發明説明（35.) 覆蓋活性區域47之端部之方式形成閛極霣極5時*因為在 閘極霣極5之材料形成時在活性區域47之端部畲產生大的 應力，所以活性區域47之端部之閘極氣化膜4之品質會更 進一步的劣化，其结果是會造成ESD耐性之劣化。 因此，在實施形態5中是使用MOS霣晶體構成輪入/輪出 保護®路，該HOS霣晶體具有在SOI基板上之閘極S槿其平 面構造是閛極®極未從矽薄膜3之活性區域突出。 <第1態樣> 圈14是平面麵*用來表示本發明之實施形態5之半導« 装置之输入/轆出保護電路所使用之M0S霣晶篇之第1態樣 之平面構造。如該圖所示，閘極霣極5形成「日j字狀’ 在其内部具有2個之開口部，在該2個之開口部份形成吸極 區域7和源極區域8。另外，鋁配媒14形成經由接觸孔洞 12A霣連接到吸極區域7，鋁配線13形成經由接觸孔润12C 霣連接到源極區域8，鋁配媒58形成經由接觸孔洞68霣連 接到Μ極S極5。另外，圔14所示之平面構造亦可適用在 如Η5所示之實施形態2之第1態樣中之形成在島區20Α之 Ν Μ 0 S霣晶髏。 依照此種方式之霣施形態5之第1態樣，因為在平面上使 W極霣極5形成在活性區域47内，所Μ在活性匾域47之媾 部之未形成閛極®極5之部份，可Μ提高ESD耐性。 <第2態樣> 圓15是平面園·用來表示本發明之實施形態5之半導體 装置之输入/犏出保護霣銘·所使用之M0S®晶體之第2態樣 本紙張尺度適用中國國家梯準（CNS ) Α4说格（210X297公釐） _ , 〇 _ --J--- J-----^裝------訂------線 (請先閲讀背面之注意事項再填寫本頁)
經濟部中央樣準局貝工消费合作社印«L A7 __B7____ 五、發明説明（3G) 之平面構造。如該圃所示*閛極電極17形成「日J字狀’ 在其内部具有2個之開口部*在該2個之開口部份形成η型 擴敗區域53和ρ型擴敗區域55。另外，鋁配線15Α形成經由 接觸孔洞12G電連接到η型掮散區域53，鋁配媒15Β形成經 由接觸孔洞12Η®連接到ρ型擴散區域55。另外，圆15所示 之平面構造亦可適用在如Η7所示之實施形態2之第3態樣 之形成在島區20Β之閛極電極17成為浮動狀戆之閛極耦合 構造之《容器。 依照此種方式之實施形態5之第2態樣，因為在平面上使 閛極霣極17形成在活性區域47内，所Μ在活性區域47之端 部之未形成有閛極®福17之部份，可以提高ESD射性。 <第3態樣> _16是平面圖，用來表示本發明之實施形態5之半導體 裝置之输入/输出保護霣路所使用之MOS電晶髓之第3態樣 之平面構造。如該鬮所示，閘極電極5形成「D」字狀包圍 在內部之1個開口部，在該開口部份形成吸極區域7，在閘 極霣極5之外側之活性區域47形成源極區域8。另外*鋁配 媒14形成經由接觸孔洞12Α電連接到吸極區域7，鋁配媒13 形成經由接觸孔洞12C霣連接到源極區域8，鉛配烺58形成 娌由接觸孔洞68¾連接到閛極霣極5。另外，圈16所示之 平面構造亦可逋用於圓5所示之實施形態2之第1態樣中之 形成在島區20A之NMOSII晶賭。 依照此種方式之實施形態5之第3態樣，因為在平面上使 W極霣極5形成在活性區域47内’所以在活性區域47之端 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) ' ~ (請先閱讀背面之注意事項再填寫本頁) • Hi H ΙΊ . l·裝.
，1T 線 經濟部中央標準局貝工消费合作社印製 A7 ___B7_ 五、發明説明（37 ) 部之未形成有閘極電極5之部份’可Μ提高ESD耐性。 <第4態樣> 圖17是平面圖，用來表示本發明之實胞形態5之半導髓 装置之输入/輸出保護電路所使用之MOS電晶髖之第4態樣 之平面構造。如該圖所示，閘極電極17形成「〇」字狀包 圍在內部之1個開口部，開口部份形成ρ型擴敗區域55, 在閘極霣極17之外側之活性區域47形成η型掮敗區域53° 另外，鋁配線15Α形成經由接觸孔洞12G電連接到η型擴散 區域53，鋁S線15Β形成經由接觸孔洞12Η電連接到ρ型擴 散區域55。另外，圖17所示之平面構造亦可通用於圖7所 示之實施形態2之第3態樣中之形成在島區20Β之閛極電極 17為浮動狀搌之轚容器。 依照此種方式之實施形振5之第4態揉，因為在平面上使 阐極電槿17形成在活性區域47内，所jW在活性匾域47之端 部之未形成有閘極霣極17之部份，可以提高ESD耐性。 <其他> 另外，經由使用霣施形態5之第1或第3態樣之構造之M0S 霣晶邇作為圔1或園2所示之貿施形態1之HM0S霣晶ffiQll、 Q12和PM0SS晶骽Q21、Q22，可Μ更進一層的提高ESD耐性 《補充》 在上述之霣施形態2〜實施形態5之構造中是>乂 N MOSS晶 體為主進行說明，但是經由使導霣型式相反亦可遘用在 PM0S®晶體。另外，所示之構造是在霣源32側配置PM0S® 晶髓，在接地位準33側G置HM0SS晶艚’但是假如構成在 本紙張尺度適用中國國家標準（CNS ) A4说格（210X297公t > -40 - --—·---«-----^裝------釘----.--線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央橾準局負工消费合作社印製 A7 B7 五、發明説明（38) 霣源32和接地位準33中之一方設置鶄入/鑰出保_用MOSS 晶髏亦可具有同樣之效果°另外’使M0S®晶體形成二槿 體連接，在S源32腰設置NH0S%晶體’在接地331H設置 PM0SS晶髓亦可Μ獲得同樣之效果。 另外，將M0S電晶體，二極體連接成各種組合用Μ構成 複雑之輪入/输出保護霣路’亦至少可以獲得與上述霣施 形慝同樣之效果。 [發明之效果] 如上所述，本發明之第1模態之半導體裝置之输入/輸出 保護®路具有第1〜第4敬笛元件，分別被設在電源節點或 基準18位節點和信號端子之間，具有pH接面部，當在信虢 端子被施加有動作信號時變成逆向僑移，當被施加第1或 第2極性之霣S時變成顚向偏移。 因此，當具有第1極性之突波轚壓從信號端子施加時’ 順向偏移狀態之第1和第3放m元件分別使高突波霣懕放s 到霣源節點和基準霣位節點，當具有第2極性之突波電K 從信號端子施加時，顒向僑移狀態之第2和第4放電元件分 別使突波霣壓放電到電源節點和基準霣位節點。 其结果是對於任何順向偏移狀態之突波電颳’因為存在 有2個放®元件分別用來將其放電到®源節點和基準笛位 節點，所以可以獲得ESD耐性良好之輸入/输出保護®路。 另外，在信號端子被施加有動作信號時，因為第1〜第4 放霣元件之pH接面部變成逆向偏移狀態•所Μ動作信號不 會經由第1〜第4放®元件洩漏到S源節點或接地埭，因此 本紙張尺度適用中國國家榇準（CNS ) Α4規格（210X297公麓） .- ------------裝------訂------線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局貝工消费合作社印製 A7 B7 五、發明説明（39) 输入/输出保護s路不會對内部《路之正常動作造成不良 之影*。 本發明之第2横態之半導體裝置利用第1導霣型之MOS第1 和第3霣晶髖，和第2導電型之第2和第4電晶體用來構成輸 入/输出保護電路，因為使用各2個之不同導霣型式之霣晶 體，所Μ可以很容易製造輸入/输出保護霣路° 本發明之第3横態之半導體装置利用1個之第1導S型之 第1«晶體，和1俚之第2導電型之第2霣晶體和2個之第1和 第2二極髓，用來構成输入/_出保護霣路，因為不同之導 霣型式之霣晶體各使用1個，所Μ可Κ很容易的製造輪入/ 輪出保護霣路。 本發明之第4模態之半導體裝置因為具有第1内部電阻插. 入在信號端子和信號節點之間，和具有第2內部霣阻插入 在信號節點和内部霄路之間*所以在信號端子被施加有第 1或第2極性之突波電壓時，利用第1内部霣阻產生傳播延 遲，或利用第2内部電阻用來防止傳播到内部霣路，可Μ 用來保護内部電路。 在本發明之第5横態之半導體裝置中，输人/輸出保護霣 路之HOS霣晶龌之閛極霣極經由第1和第2霣容器連接到信. 號端子和電位固定節點，第2霣容器之霣容量被設定成為 大於第1®容器之霣容1，促成可以滿足當信號端子被施 加之信號為動作信號時MOS霣晶體變成逆向偏移狀態，被 施加之信號為第1或第2極性之突波霣壓時HOS霣晶體變成 顒向锚移狀態之電容量設定條件。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐) ~ --J---------^------ΐτ------^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貞工消費合作社印製 A7 ____B7_ 五、發明説明（40) 因此，當從信《竭子施加第1或第2極性之突波霣壓時， 因為可K利用順向偏移狀態之M0S霣晶體使其放霣到霣位 固定節黏，所Μ可Μ獲得ESD待性良好之_入/鎗出保護霣 路〇 在本發明之第6横態之半導體装置之輸入/输出保護霣路 中，利用包夾有虚擬M0S霣晶體之虚擬閛極絕緣膜之虛擬 閜極霣極和第1擴散區域用來形成第2霣容器*其结果是該 第2霣容器所具有之電容霣大於第1®容器之霣容量而且可 以滿足上述之電容fi設定條件，該第1電容器之形成是利 用包夾有阐極絕緣膜之M0S霣晶體之ffl極霣極之一部份和 一方之霣極區域之——部份。 在本發明之第7棋態之半導體裝置之輸入/輸出保護霣路 中，利用包夾有虚擬M0S霣晶體之虚擬閛極絕緣膜之虛擬 閛極霣極和第1擴散區域用來形成第2霣容器，其结果是該 第2®容器所具有之霣容量，在第1擴散匾域產生反轉現象 時，遠大於第1¾容器之電容1，而且可Μ滿足上述之霣 容量設定條件。 在本發明之第8模態之半導體裝置之輸入/輪出保護電路 中，利用第1擴敗區域和第2擴敗區域之pH接面用來形成第 2霣容器，其结果是該第2«容器所具有之笛容最遠大於第 1®容器之雷容量*而且可以滿足上述之霣容量設定條件。
本發明之第9模態之半導體装置之鑰入/输出保護用M0S 霣晶體被構建成比内部電路用H0S霣晶體更易於發生衢穿 •因為突彼®壓可K經由發生®穿現象之輸入/輸出保護 冢紙張尺度適用中國國家梯準（CNS ) A4規格（210X297公釐) ~ -4 3 - (請先閲讀背面之注意事項再填寫本頁) l·裝-
、1T 線 經濟部中央標準局員工消费合作社印輦 A7 B7 _ 五、發明説明（41) 用>10 5電晶雎進行放霣，所以可以提高输入/_出保護電路 之ESD射性。. 本發明之第10槙態之半導趙裝置經由使輸入/_出保護 用M0S«晶«之通道形成區域之不純物濃度低於内部電路 用M0S電晶體之通道形成區域之不纯物濃度，用來使輪人’ _出保護用M0S霣晶體比内都電路用M0S霣晶髖易於產生衡 穿。 本發明之第11祺態之半専體裝置經由使輪入/输出保護 用MOS f晶後之通道形成區域之導霣型式成為與本身之吸 棰區域和源播區域之導霣型式相同，用來使输入/耱出保 護用M0S電晶體比內部霣路用M0S®晶體易於產生銜穿° 本發明之第12横態之半導饉裝置因為使输入/输出保護 用M0S霣晶鱧之閛極®極之導霣型式和内部霣路用M0S霣晶 體之閛極霣棰之導霣型式不同，將輸入/输出保護用MOS^ 晶髓之臨界值霣壓設定成與内部電路用M0S霣晶體大致相 同，所Μ在输入/输出保護用M0S電晶體和内部電路用M0S 霣晶髓之間之臨界值電壓不會產生差異，可Μ構建成使_ 入/输出保護用M0S霣晶體比内部霣路用M0S電晶體更易於 產生衡穿。 本發明之第13模態之半導體裝置是利用形成在SOI基板 之第1和第2半導體區域之第1二極體，和第3和第4半導« 區域之第2二極體，用來構成_入/_出保護霣路。 因為在第1〜第4半導醱區域周邊未形成有會造成ESD耐 性劣化之區域，所Μ可以獾得ESD耐性良好之稱入/输出保 本紙張尺度Α用中家料（CNS ) Α4規格（21GX297公楚)~ ~ -44 - ------------裝------訂------線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央樣準局貝工消费合作社印聚 A7 ______B7 五、發明説明（42) 護霣路。另外，因為第1〜第4半専髓周邊區域經由第1〜 第4矽化物匾域連接到第1〜第3配線層，所以與第1〜第3 配媒層之接觸霣阻可Μ減小。 在本發明之第14横戆之半導體裝置中，因為输入/_出 保護用MOS霣晶級之閛檯霣檯是形成在平面上之活性區域 內，所以閘極笛極不會形成在島狀之活性區域之端部，因 此可Μ提高該部份之ESD耐性。 [附圖之簡單說明] 、圏1是電路_，用來表示本發..明之實施形態1之半導髓装 置之_入/輸出保護霣路之構造。 圏2是電路鼷，用來表示本發明之實施形態1之半導體裝 置之_入/輸出保H霣路之構疽。 鼷3是S路鼷，用來表示W極Λ合剖面f構造之NMOSS晶 髓。 圈4之形用來表示圖3所示之』MOS霣晶®之放霣特性。 黼5是剖面國，用來表示本發明之竇施形態2之半導體装 置之_入/输出保嫌笛路之第1態樣之剖面携造。 圈6是剖面，用来表示實施I應2之第2態„樣之剖面構 造。 Η 7是剖面醒，用來表示實施形態'2之第3態樣之剖面構 造。 _8是剖面醒，用來表示本發明冬霣施形態3之半導級装 置之_入/輸出保護霣路之第1態樣之剖面構造° 騙9是剖面臞，用麥表示實施形態3之第2態樣之剖面構 本紙張尺度適用中國國家標準（CNS > Α4規格（210X297公釐） -4 5 - ---!--------.ά------IT------.^ (請先閱讀背面之注意事項再填寫本頁) 造 造 A7 __^ 五、發明説明（43) 造。 圔10是剖面圈，用來衷示本發明之實施形態4之半導體 裝置之输入/输出保護®路之剖面構造。 園11是平面圈，用來表示圈10所示之實施形態4之平面 ，構造。 圖1 2是貿施形態5之原理說風用之平面_。 圈13是實施形態5之原理說明用之平面圓。. 圏14是平面圈，用來表示本發明之簧施形態5之半導通 裝置之輪入/输出保護®路之第1態揉之平面構造。 H1 15是平面圖，用來表示實施形態5之第2態樣之平面構 造〇 ， 圖16是平面圃，用來表示實施形態5之第3態樣之平面構 〇 圈17是平面圖，用來表示實施形態5之第4慇樣之平面構 〇 是剖面圈，用來表示SOI剖面構造。 圈19之圖形用來表示逆向偏移連接之NM0S®晶體之放電 特性。 圈20是電路圔，用來表示逆向γ偏移連接之HM0S電晶體。 圈21是平面圖，用來表示被热逸^破壊之M0S霣晶艚之平 面構造。 匾22是平面圔，用來表示在輸入和接地之間並聯連接多 個NM0SS晶體之平面構造。 _23是®路_ *用來表示摑22之電路構造。 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） -------------^------1T------.^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 46 - 經濟部中央橾隼局員工消費合作社印製 A7 B7 五、發明説明（44) 圈24是霣路Η，甩來表示順向儀移連接之NMOS電晶體。 圔^5是說明圖，用來表示顒向偏移連接之HMOS電晶體之 放霣特性。 匾26是電路圖，用來表示使用多個H MOS電晶體進行顒向 僱移-連接時之構造。 1 — _.......
i V 圖27是電路圆，用來表示逆向僱移連接之二極體。 圈28之圖形用來表示逆向僑移連腠之二極通之放電特性。 _ 29是霣路匾，用來表示顒向偏移連接之二極體。 圔30之圈形用來表示顒向僱移連接之二檯體之放霣特性。 儷31是電路圈，用來表示習知之输入/輸出保護電路之 構造。 編32是霄路圖，用來表示習知之鑰入/輸出保護電路之. 構造。 臞33是霣路圈，用來表示内部元件之一簧例。 圓3_4是平面圈，用來表示圔31所示之輪入/輪出保護電 路之一部份之平面構造。 3 5是剖面圏，用來表示圆3 1所示之輸入/输出保護電 路之一部份之剖面構造。 圈36是剖面_，用來表示圔32所示之_入/_出保護電 &之一部份之剖面構造。 [符號之說明] 5,5'、5n、5p、16、17....阐極® 極， 6,6'、6A、 6n.....通道形成區域， 7,7'、25----吸極區域， 8,8·、26____源極區域，9Α〜9C____暘極區域* 10Α〜 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) l·裝- 訂 47 Μ Β7 五、發明説明（‘ί3) 10C....陰極區域， 14.,..矽化物浮動層* 21〜23、 51、52、54、55.....p型擴敗區域， 53.....η型擴散區 域，27Α〜27D....矽化物區域， 30....信號端子， 31____内部元件， 32----電源（節點）， 33----接地位 準（節點）， 4 5.....输入/输出保護®路部’ 46....內 部霣路部， 47____活性區域， Dll、D12.....二極饅 ，Qll、Q12.....HM0S電晶體，Q21、Q22 . . . . PM0S霣晶體。 (請先閲讀背面之注意事項再填寫本頁) 卜裝_ •1Τ 線 經濟部中央揉隼局貝工消费合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 48

Claims (1)

  1. 經濟部中央橾準局貝工消费合作社印装 A8 B8 C8 D8 六、申請專利範圍 1 ·—棰半導.嫌装置，形成在SOI基板上，具有：輪入/輸 ·»_霣路部，分別對懕到連接至各個信號端子之信號節 & r和内部霣路，埋接到上述之信號節黏；其特激是具備 有： ^運節點，連接到電源霣位；和 .基準霣位節&，連接到基準電位； 上述之輪入/_出保護S路部具備有： 第1放霣元件和第2放®元件，被設在上述之電源節點和 上述之信號節點之_間，具有ΡΝ接面部當對上述之信號端子 tai動作信號時變成逆向鴒移，當將具有第1極性之突波 ® ®豳加到上述之名號端子時第1放霣元件變成顒向偏移 ’當將具有第2極性之突I里懕施加，上述之信號端子時 第2放霣元件變成_服向偏移；和 3放電元件和第4放電元件，被設在上述之信號節點和 上述之基準S位節點之間，具有PN接面部當對上述之信號 端子施加動作信虢時變成逆向僑移，當將具有第1極性之 突彼電壓施加到上述之信號端子時第3放電元件養成·顚向 偏移，當將具有第2極性之突波霣壓掬加到上述之信號端 子時第4放電元件變成顒向偏移。 2.如申請專利範園第1項之半導體裝置，其中上述之第1 和第3放霣元件是第1導S型M0S電晶體•上述之第2和第4 放謂元件是第2導®型M0S霣晶體，上述之第1和第3控制霣 播分別連接到上述之基準霣位節點，上述之第2和第4控制 霣極分別連接到上述之霣源霣位節點。 張尺度逋用中B國家揉準（CNS ) A4規格（210X297公釐） 1 1 - ---------參------1T------终 (請先Η讀背面之注意Ϋ項再填窝本肓) 經濟部中央棣率局負工消費合作社印裝 A8 B8 C8 D8六、申請專利範圍 3. 如申請專利範圃第1項之半導通裝置*其中上述之第1 放電元件是第1導電型之MOS霄晶€，其控制罨極連接到上 述之基準霣位節點，上述之第2和第3放霣元件是二極通， 上述之第4放電元件是第2導®型之MOS電晶體，其控p制電 極連接到上逑之電源笛位節點。 4. 如申請專利ϋ匯第2或3項之半導歷裝置，其中更具備 有： 第1内部罨阻，插入在上述之信號端子和上述之信號節 鮮之間；和 第2内部電阻，插入在上述之信號節點和上述之内部霄 路之間。 5. —種半導體裝置，形成在SOI基板上，具有：输入/输 出保護霣路部，分崖對應到連接至各儷信號端子之信號節 點；和內部電路，連接到上述之信號節點；其特激是具備 有： /電源節點，連接到電源電位； 基準窜位節點，連接到基準電位； 上述之输入/输出保護霣路部具備有指定之導電型之M0S 霣晶髓，其一方之電極區域連接到上述之信號端子，其另 外一方之電極區域連接到上述霣源節點和上述基準霣位節 點中之一節點之霣位固定節點； 上述之输入/輪出保護霣路部更具備有： 第1®容器，插入在上述之信號端子和上述之M0S霣晶體 之閘極®極之間； (請先閲讀背面之注意事項再填寫本頁) -裝 ,1T 線 • LI. 本紙張尺度逋用中國國家標準（CNS ) Α4规格（210Χ25»7公釐） A8 B8 C8 D8 經濟部中央標率局貝工消费合作社印装 、申請專利範固 第2電容器，插入在上述之霣位固定節點和上述之n〇S霣 辱篇之阐極罨極之間；和 1*擬MOS霣晶SS部，具有與上逑Mosm晶體之閛極霣極， 絕緣旗，通道形成區域·一方之霣檯區域和另外一方 tSS區域相當之虚擬閘極霣極，虚擬閘極辑缘腠，第1 Λ第2和第3擴敗區滅作為構成部*和未具有作為電晶體之 功能； 上述之第1®容器包含有用以包夾閜極絕揉膜之上述M0S 霣晶鱧之闸極霣極之一部份和一方之電極區域之一部份所 形成之®容器； 上述之第2電容器包含有使用該構成.部之一部份用以形 成上述之虚擬MOSS晶篇部之電容器；和__ 上述第2霣容器之霣容量被設定成大於上述第1霣容器之 電容董，其方式是當將上述之動作信虢施加到上述之信號 端子時*上述之M0S®晶«變成逆向偏移，當將第1或第2 檯忡之突波留4K施加到上述之信號端子時，上述之M0S® 晶體變成類向偏移。 6.如申請專利範麵第5項之半導髓裝置，其中 在上迷之虚擬M0S電晶«部，上述之第1和第2擴散區域 之導霣型是相同之導霣型，上述之第2擴散區域連接到上 述之霣位固定節點*上述之虛擬閘提霣極連接到上_M0S 霣晶髖之閘極霣極； 上述之第2霣容器包含有用以包夾上述之虛擬閘極絕緣 *·.( - /'" 謓之上述虚擬閘極霣檯和第1擴敗區域所形成之霣容器。 V 本紙張尺度逋用中國國家輮率（CNS ) Α4洗格（210X297公釐） (請先閱讀背面之注意事項再填寫本筲) •裝. 線 鯉濟部中夬橾率局te：工消費合作社印*. A8 B8 C8 D8 六、申請專利範圍 7. 如申.锖專利两团第5項之半導艚裝置，其中 在上述之虚擬MOS®晶ffi部，上述之第1擴散匾域和上述 2第2掮散區域之導®型不同，上述之第2和第3獷敗區域 2導霣型是相同之導電型，上述之第3箱敗區域連接到上 述之電位固定節點，上述之虡簸蘭極笛極連接到上述之 MOS霣晶體之閛極霣極； v 上述之第2霣容器包含有用Μ包夾上述之虚擬明S絕緣 .一 * .- ’ 胸之上逑虚擬閛極霣極和第1_散區域所形成之霣容器。 8. 如申請專利範圃第5項之半導體装置，其中 &上述之虚擬MOS®晶體部，上述之第1擴散匾域和上逑 之第2擴敗區域之f鬣型不同，上述之第1和第3擴散區域 之導霣型是相同之導«型，上述之第3擴散區域連接到上 逑之電位固定節點，上述之第2擴散區域連接到上述之MOS 霣晶髖之閛檯電極； , 上述—乏第23容器包含有利用上述之第1擴散區域和上述 之第2擴敗匾域之ΡΗ^μ®所形成之霣容器。 9. 一種半導艚裝置*形成在SOI基板上，具有：输入/输 出保護霣路部*分別敎應到連接至各個信號端子之信號節 點；和内部電路部，电内部霣路用H0S霣晶體所構成，用 來在内部進行指定之信號處理；其特激是： i述之输入/输出保謹用MOSS晶暖比上述之内部電路用 M0S霣晶髑更易於產生衡穿。 10. 如申請專利範園第9項之半導體裝置，其中上述之_ 入/输出保護用Has霣晶體之通道形成匾域之不肫物濃度低 本紙張尺度逋用中國國家樣率（CNS ) A4规格（2丨0X297公釐) -4 _ ---------^------1T-------^ (請先Η讀背面之注意事項再填寫本頁) 經濟部中央揉^-局貝工消费合作社印製 A8 B8 C8 D8 、申請專利範圍 警上述內部電路甩JTOS電―晶潘之通道形成匾域之不純物濟 μ 〇 11. 如申謫專利範園第9項之半専髖裝置，其中上述之輪 入/输出保用JJOS霣晶艟之通道形成區域之導®型式與其 本身之吸瘴區域和涯極區域之導.笔型式相同，上述之内都 S路用MOSS：—晶髓之通道形成區域之導霣型式與其本身之 m域和源瘇區域之導3型式不同。 12. $申謫專利範圍第10或u項之半導體裝置，其中上 述之敏入/輪出保護用H〇S霣晶體和上述之内部《路用M0S 電晶體具有相同之導霣型式，上述之輸入/鎗出保護用M0S S晶髓之W極霉福之導霣型式和上述之内部S路用M 0S電 晶篇之蘭極霣極之導電型式不同，上述之输入/輸出保護 用M0S電晶體之睡界值霣壓被設定為與上述内部霣路用M0S -S晶篇相同之程度。 13. —薄半.蓐暖裝置，形成在SOI基板上，具有输入/输 出保護霣路靜.由第1和第2二極體連接至信號端子所構成； 其特徵是： 上i之輪入/輸出保護霣路部具備有： 第1導霪型之第1半導邇區域； 第2導電型之第2半導臞區域，形成鄰接上述之第1半導 ( «區域； 第1導霣型之第3半導«區域，形成與上述之第1和第2半 導醴區域獨立； 第2導霣型之第4半導體區域，形成輿上述之第3半導體 本紙張尺度逋用中國國家梂準（CNS ) A4洗格（210X297公釐） -IL-------參-------W------^ C請先閱讀背面之注意事項再填寫本頁) A8 B8 C8 D8 申請專利範圍 區域鄹接； 第1〜第4矽化物區域，選擇性的形成在上述之第1〜第4 半導體區域之各個之表面； «I間絕痒膜，形成覆蓋在包含上述第1〜第4矽化物區域 之土逑第1〜第4半導級區域： 第1、配線-層，連接到基準S位，和貫穿上述層間絕緣膜 的形成在上逑之第1矽化物區域上； 第2配嬢層，缠接到上述之信號端子，和貫穿上述層間 絕緣縝的形成在上述之第2和第3矽化物區域上；和 第3配媒靥，連接到霣源，和貫穿上間絕緣膜的形 成在上述之第4矽化物區域上； 利用上述之第1和第2半導體區域形成上述之第1二極髖 ，和利用上逑之第3和第4半専髑區域形成上述之第2二極 體。 141一種半導«装置*具有_入/_出保護霣路部包含有 ---r------1------tr------终 (請先wt#背面之注意事項再填寫本頁) 在 ο 成 Μ 形用 基 髑 晶 霣 護 保 出 0 / 入 输 之 上 域 區 性 活 之 狀： 鳥是 為戡 成特 之其 板； 經濟部中央橾準局負工消費合作社印策 性 入活 _ 述 之上 述之 上上 面 平 在 成 形 極 電 極 閘 之 體 晶 霣 S ο Μ 用 護 保 出 綸 内 域 區 6 _本紙張纽ϋ財目目家椹準(CNS Μ4胁（210X297公釐）
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI603455B (zh) * 2013-02-06 2017-10-21 精工半導體有限公司 具備靜電放電（ｅｓｄ）保護電路的半導體裝置
TWI713279B (zh) * 2019-05-17 2020-12-11 明基電通股份有限公司 過電流保護系統

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6137143A (en) * 1998-06-30 2000-10-24 Intel Corporation Diode and transistor design for high speed I/O
FR2803099B1 (fr) * 1999-12-22 2002-08-16 St Microelectronics Sa Dispositif de protection d'une structure soi
DE10014384B4 (de) * 2000-03-23 2005-11-03 Infineon Technologies Ag Mittels Feldeffekt steuerbare Halbleiteranordnung mit lateral verlaufender Kanalzone
TW441074B (en) * 2000-04-15 2001-06-16 United Microelectronics Corp Electrostatic discharge protection circuit structure for high voltage device
TW446192U (en) * 2000-05-04 2001-07-11 United Microelectronics Corp Electrostatic discharge protection circuit
DE10022367C2 (de) * 2000-05-08 2002-05-08 Micronas Gmbh ESD-Schutzstruktur und Verfahren zur Herstellung
WO2002061841A2 (en) * 2001-01-31 2002-08-08 Advanced Micro Devices, Inc. Partially silicide diode and method of manufacture
US6462381B1 (en) * 2001-02-22 2002-10-08 Advanced Micro Devices, Inc. Silicon-on-insulator (SOI) electrostatic discharge (ESD) protection device with backside contact opening
US6589823B1 (en) 2001-02-22 2003-07-08 Advanced Micro Devices, Inc. Silicon-on-insulator (SOI)electrostatic discharge (ESD) protection device with backside contact plug
JP2003031669A (ja) * 2001-07-13 2003-01-31 Ricoh Co Ltd 半導体装置
US6611025B2 (en) * 2001-09-05 2003-08-26 Winbond Electronics Corp. Apparatus and method for improved power bus ESD protection
US6693783B2 (en) * 2002-04-08 2004-02-17 Exar Corporation Bounce tolerant fuse trimming circuit with controlled timing
US6582997B1 (en) * 2002-05-17 2003-06-24 Taiwan Semiconductor Manufacturing Company ESD protection scheme for outputs with resistor loading
CN100570872C (zh) * 2002-05-24 2009-12-16 独立行政法人产业技术综合研究所 电信号传输线
DE10314505B4 (de) 2003-03-31 2009-05-07 Advanced Micro Devices, Inc., Sunnyvale Verbesserte Diodenstruktur für Soi-Schaltungen
DE10344849B3 (de) * 2003-09-26 2005-07-21 Infineon Technologies Ag Integrierte Schaltung mit Schutz vor elektrostatischer Entladung
US7067883B2 (en) * 2003-10-31 2006-06-27 Lattice Semiconductor Corporation Lateral high-voltage junction device
JP2005191161A (ja) * 2003-12-25 2005-07-14 Oki Electric Ind Co Ltd 半導体装置
JP5154000B2 (ja) * 2005-05-13 2013-02-27 ラピスセミコンダクタ株式会社 半導体装置
US7863610B2 (en) * 2007-08-22 2011-01-04 Qimonda North America Corp. Integrated circuit including silicide region to inhibit parasitic currents
JP2009283610A (ja) * 2008-05-21 2009-12-03 Elpida Memory Inc Ｅｓｄ保護回路
CN102110671B (zh) * 2009-12-29 2013-01-02 中芯国际集成电路制造(上海)有限公司 静电放电保护装置
JP2014056972A (ja) * 2012-09-13 2014-03-27 Ricoh Co Ltd 静電破壊保護回路及び半導体集積回路
JP6146165B2 (ja) * 2013-07-01 2017-06-14 セイコーエプソン株式会社 静電気保護回路、電気光学装置、及び電子機器
CN103944154A (zh) * 2013-12-11 2014-07-23 厦门天马微电子有限公司 一种静电保护电路及液晶显示器
JP6300659B2 (ja) * 2014-06-19 2018-03-28 株式会社東芝 半導体装置
FR3051969A1 (fr) * 2016-05-31 2017-12-01 Stmicroelectronics Rousset Procede de fabrication de diodes de puissance, en particulier pour former un pont de graetz, et dispositif correspondant
KR20190140216A (ko) * 2018-06-11 2019-12-19 에스케이하이닉스 주식회사 Esd 보호 회로를 포함하는 반도체 집적 회로 장치
JP7396774B2 (ja) * 2019-03-26 2023-12-12 ラピスセミコンダクタ株式会社 論理回路
US10971633B2 (en) 2019-09-04 2021-04-06 Stmicroelectronics (Rousset) Sas Structure and method of forming a semiconductor device
KR20230102030A (ko) 2021-12-29 2023-07-07 삼성디스플레이 주식회사 정전기 방전 회로 및 이를 포함하는 표시 장치
CN114582282B (zh) * 2022-03-30 2023-07-25 武汉华星光电半导体显示技术有限公司 Esd保护电路及显示装置
KR20230143662A (ko) 2022-04-05 2023-10-13 삼성디스플레이 주식회사 표시 패널 및 그것을 포함하는 표시 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0758734B2 (ja) * 1987-02-23 1995-06-21 株式会社東芝 絶縁ゲ−ト型セミカスタム集積回路
US4989057A (en) 1988-05-26 1991-01-29 Texas Instruments Incorporated ESD protection for SOI circuits
JPH02260459A (ja) 1989-03-30 1990-10-23 Ricoh Co Ltd 入力保護回路
KR940004449B1 (ko) 1990-03-02 1994-05-25 가부시키가이샤 도시바 반도체장치
US5283449A (en) 1990-08-09 1994-02-01 Nec Corporation Semiconductor integrated circuit device including two types of MOSFETS having source/drain region different in sheet resistance from each other
JP3244581B2 (ja) 1993-12-29 2002-01-07 株式会社リコー デュアルゲート型ｃｍｏｓ半導体装置
JPH0837284A (ja) 1994-07-21 1996-02-06 Nippondenso Co Ltd 半導体集積回路装置
JPH08195443A (ja) 1995-01-18 1996-07-30 Fujitsu Ltd 半導体装置及びその製造方法
US5610790A (en) 1995-01-20 1997-03-11 Xilinx, Inc. Method and structure for providing ESD protection for silicon on insulator integrated circuits
US5629544A (en) * 1995-04-25 1997-05-13 International Business Machines Corporation Semiconductor diode with silicide films and trench isolation
JPH098331A (ja) * 1995-06-23 1997-01-10 Mitsubishi Electric Corp Ｓｏｉ入力保護回路
JP3717227B2 (ja) 1996-03-29 2005-11-16 株式会社ルネサステクノロジ 入力／出力保護回路
US5818086A (en) * 1996-06-11 1998-10-06 Winbond Electronics Corporation Reinforced ESD protection for NC-pin adjacent input pin

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI603455B (zh) * 2013-02-06 2017-10-21 精工半導體有限公司 具備靜電放電（ｅｓｄ）保護電路的半導體裝置
TWI713279B (zh) * 2019-05-17 2020-12-11 明基電通股份有限公司 過電流保護系統
US11223199B2 (en) 2019-05-17 2022-01-11 Benq Corporation Over current protection system having high operational endurance and capable of stabilizing voltages

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Publication number Publication date
KR19990036477A (ko) 1999-05-25
JP4054093B2 (ja) 2008-02-27
DE69809694T2 (de) 2003-07-10
US6274908B1 (en) 2001-08-14
EP1267407A2 (en) 2002-12-18
EP1267407A3 (en) 2005-05-11
EP0923132A1 (en) 1999-06-16
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JPH11121750A (ja) 1999-04-30

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