TW379453B - Method of manufacturing buried gate - Google Patents

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Description

經濟部中央標準局貝工消費合作社印製 272Itwf.d〇c/006 ^ 丨 ____B7_____ 五、發明説明（p 本發明是有關於一種埋入式閘極的製造方法，且特別 是有關於一種應用於可電除且可程式唯讀快閃記憶體之埋 入式浮置閘的製造方法。 唯讀記憶體(Read Only Memory, ROM)爲一種非揮發性 記憶體(Non-Volatile Memory)，所存入的記憶或數據不會 因爲電源供應的中斷而消失，例如可電除可程式唯讀記憶 體(Erasable Programmable ROM, ERPOM)，其是將唯讀記 憶體的應用推廣到可以進行資料的刪除與重新寫入，但是 刪除的動作需要用到紫外線，因此EPROM的包裝成本較 高。此外，EPROM進行資料刪除時，將把所有儲存於 EPROM的程式或數據全部淸除，這使得每次做資料修改 時，需重新來過，相當耗時。 目前較常用的一種將資料局部修改的可電除且可程式 唯讀.記憶體（Electrically Erasable Programmable ROM， EEPROM)則無此項缺點，在進行資料淸除與重新輸入時， 可以”一個位元一個位元”(BH By Bit)的做，資料可以進行 多次的存入、讀出、與淸除等動作。近年來已開發出存取 速度較快的電器電除式可程式唯讀記憶體’其存取速度約 在70ns〜80ns之間，美國英代爾(Intel)公司稱之爲”快閃記 憶體’’（Flash Memory);快閃記憶體的結構與EEPROM相 同，只是進行記億淸除的工作時，是以”一塊接著一 塊，，(Block By Block)的方式進行，速度非常的快，約1到 2秒之間即可完成記憶淸除的工作，用以節省時間及製造 上的成本。 3 本紙張尺度適用中關家操準（CNS ) Α4· ( 210X297公釐） ,/IV.T— n -~ 訂 n I ·線 .(請先閱讀背面之注意事項再填寫本頁) 272 1 twf.doc/006 A7 B7 五、發明説明（5) 通常快閃記憶胞的閘極包括兩層結構，其一爲以多晶 矽所製作的用來儲存電荷的浮置閘（Floating Gate) ’以及 用來控制資料存取的控制閘(Control Gate)。浮置閘位於控 制閘下方，其通常處於”浮置”的狀態’沒有和任何線路相 接，而控制閘通常與字元線相接。其工作原理係利用通道 熱電子(Channel Hot Electron)，當儲存數據資料時’在汲 極區加一電壓，且在控制閘極上加上一高於汲極區的電 壓，使熱電子從源極區流出後，在靠近汲極區附近穿過隧 穿氧化層，注入並陷於浮置閘極內，提高了此電晶體的臨 限電壓（Threshold Voltage)，達到儲存數據資料的目的。 當要電除記憶資料時，在源極區施以適當的正電壓，使陷 於浮置閘極內的電子，再度隧穿過隧穿氧化層而脫離出 來，使記憶資料淸除，該浮置閘電晶體回復資料儲存前的 狀態。 請參照第1圖，其繪示爲習知的一種唯讀快閃記憶體 之電晶體記憶單元結構剖面圖。其記憶單元主要由一浮置 電晶體構成，其閘極包括兩層結構，其一爲以多晶矽所製 作的用來儲存電荷的浮置閘（Floating Gate)10，以及用來 控制資料存取的控制閘(Control Gate)12 ;另外還有隧穿氧 化層14(Tunnel Oxide)、閘極氧化層16、汲極區18、源極 區20。浮置閘1〇位於控制閘12下方，其通常處於”浮置’， 的狀態，沒有和任何線路相接，而控制閘通常與字元線 (word line)相接。 上述唯讀快閃記憶體程式化(programming)的工作原理 4 本紙張尺度適用中國國家榇準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) .裝. 訂- 經濟部中央梯率局員工消費合作社印繁 經濟部中央標率局員工消費合作社印掣 272 1 twf.doc/006 八7 B7 五、發明説明（3 ) 係利用通道熱電子（Channel Hot Electron)，當儲存數據資 料時，在半導體基底22上的汲極區18加上一電壓，且在 控制閘極12上加上一高於汲極區18的電壓，使熱電子從 源極區20流出後，在靠近汲極區18附近穿過隧穿氧化層 Η，注入並陷於浮置閘極10內，提高了此浮置電晶體的 臨限電壓(Threshold Voltage)，達到儲存數據資料的目的。 當要電除記憶資料(erasing)時，在源極區2〇施以適當的正 電壓，使陷於浮置閘壤10內的電子，再度隧穿過隧穿氧 化層14而脫離出來，使記憶資料淸除，於是該浮置閘電 晶體回復資料儲存前的狀態。. 爲了使唯讀快閃記憶體程式化及電除的操作時間縮 短，且使得隧穿電場加強，習知會將浮置閘及控制閘的重 疊面積增加，亦即提高唯讀快閃記憶體的電容耦合率 (Coupling Ratio)，或者需提高操作電壓。一般提高唯讀快 閃記憶體的電容耦合率之方法是利用隔離區（包括場氧化 層或淺溝渠絕緣區）上方的空間，來增加浮置閘及控制閘 的重疊面積。然而現今半導體之發展趨勢是朝向高積集 度、高記憶體密度，而記憶體之單位面積亦希望逐漸縮小， 因此上述的方式對未來發展是相互牴觸的。另一方面，若 提高程式化及電除的操作電壓’亦與現今趨勢牴觸。近來 半導體發展，爲避免散熱問題及訊號干擾，操作電壓都希 望能降低，因此上述方式將來勢必不可行。此外，提高操 作電壓不但會導致浮置閛與汲極間導帶對導帶（band t0 band)的隧穿效應，形成大量電能的消耗，並會引起可靠度 5 -------广j—裝------訂-----線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家操準（CNS ) A4规格（210X 297公釐） 272 1 twf.doc/006 A7 B7______ 五、發明説明（f) 的問題。同時，欲提高操作電壓，還需增加額外的高電壓 幫浦電路(high voltage pump circuit)，將輸入電壓放大’ 不但佔用晶片面積並延遲操作時間。 因此，習知問題較佳的解決方法是採用埋入式浮置閘 的記憶胞結構，將浮置閘埋入基底中，而源極/汲極區配 置於浮置閘二側，控制閘配置於浮置閘上之基底表面。藉 由此種記憶胞結構，在唯讀快閃記憶體程式化模式中，隧 穿效應將發生於浮置閘與控制閘之間，可以減低漏電流及 提高程式化速率，並且有利於記憶體積集度的提高。 因此本發明的主要目的就是在提供一種具有埋入式浮 置閘之唯讀快閃記憶體的製造方法，利用二次溝渠的形成 步驟，同時完成埋入式浮置閘及隔離結構的製造。藉由本 發明的製造方法不但可以簡易的方式完成埋入式浮置閘結 構’並可應用於其他埋入式導體的製造，可以同時製成多 個埋入式導體及其間之隔離結構。 爲達成本發明之上述和其他目的，提出一種埋入式閘 極的製造方法，應用於一唯讀快閃記憶體之浮置閘製程， 該埋入式閘極的製造方法包括：提供一基底並形成第一溝 渠在基底上。接著，形成第一介電層於基底及第一溝渠內 表面；並形成第一導電層，以塡滿第一溝渠。形成多個第 一溝渠’於第一溝渠中之第一導電層與基底，以及形成絕 緣層’以塡滿第二溝渠，使得第一導電層構成多個埋入式 浮置閘。 爲讓本發明之上述和其他目的、特徵、和優點能更明 6 本紙張尺度適用中國國家標率（CNS ) A4規格（210X297公釐） ~ (諳先閱讀背面之注意事項再填寫本頁) 裝· 訂 經濟部中央標苹局員工消費合作社印製 經濟部中央標隼局負工消費合作社印製 272 1 twf. doc/006 八7 1 , B7 五、發明説明（t) 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 圖式之簡單說明： 第1圖所繪示爲習知的一種唯讀快閃記憶體之電晶體 記憶單元結構剖面圖。 第2圖所繪示爲依照本發明之較佳實施例之一種可電 除且可程式唯讀快閃記憶體結構的俯視佈置示意圖。 第3圖所繪示爲對應第2圖中A-A剖面之剖面圖。 第4圖所繪示爲對應第2圖中B-B剖面之剖面圖。 第5A圖至第5F圖所繪示爲依照本發明之較佳賓施例 一種具埋入式浮置閘唯讀快閃記憶體的製造-流程剖面圖。 實施例 請參照第2圖，其繪示依照本發明一較佳實施例的一 種可電除且可程式唯讀快閃記憶體結構的俯視佈置示意 圖。可電除且可程式唯讀快閃記憶體30係由多個唯讀快 閃記憶體記憶胞32所組成，而每一記憶胞32至少包括： 浮置閘34、控制閘36(字元線,word line)、源極/汲極區 (source/drain region)3 8a，3 8b。其中，在本實施例中依照 電路連接配置，源極/汲極區38a是作爲記憶胞之汲極 (drain)，而源極/汲極區38b是作爲記憶胞之源極（source)。 此外，唯讀快閃記憶體30還包括記憶胞32間的絕緣結構 40(isolation)，以及連接記憶胞32之汲極38a的位元線 42(bit line)，而位元線42是以接觸窗44連接至汲極38a。 接著請同時參照第3圖及第4圖，第3圖所繪示爲對 7 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) --------厂 j—柒------^-----^ 辩 η (諳先閱讀背面之注意事項再填寫本頁) 經濟部中央標率局員工消費合作社印掣 2721 twf.doc/006 A 7 ' , B7___ 五、發明説明（6) ' 應第2圖中A-A剖面之剖面圖；第4圖所繪示爲對應第2 圖中B-B剖面之剖面圖。可電除且可程式唯讀快閃記憶體 是建構於基底46上，比如是P型基底。記憶胞32之浮置 閘34是埋入基底46中，其材質比如是摻雜的多晶矽(doped polysilicon)。浮置閘34之側壁及底部均包圍第一介電層 48，其材質比如是二氧化矽；而記憶胞32之源極38b及 汲極38a配置於浮置閘34之兩惻，比如是基底46經過N 型離子植入形成之N型摻雜區所構成；源極38b及汲極38a 是透過第一介電層48與浮置閘34相鄰。控制閘36則配 置於浮置閘34上方之基底46表面，其材質比如是摻雜的 多晶矽，而控制閘36與浮置閘34之間配置第二介電層50， 其材質比如是二氧化矽。此外，記憶胞32上會覆蓋一絕 緣層52，其材質比如是二氧化矽，絕緣層52包括一接觸 窗開口 54,用以使得位元線56可以與記憶胞32之汲極38a 耦接，其中位元線56之材質比如爲摻雜的多晶矽。而記 憶胞間還包括一隔離結構，比如是淺溝渠隔離（shallow trench isolation) ° 習知程式化模式（program mode)時’需要較大的操作 電壓（operation voltage)，以感應出源極與汲極間的熱載 子，並使得少部分高能熱載子由汲極隧穿至浮置閘，不但 操作電壓較高，且會較大部分之熱載子皆形成漏電流，造 成電能之浪費。藉由本發明之埋入式浮置閘結構，在程式 化模式時可以使得隧穿效應發生於浮置閘與控制閘之間， 且操作電壓不需太高，亦無須產生源極及汲極間的熱載 8 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) .裝· 訂 272 1 twf.d〇c/〇〇6 經濟部中央標率局員工消費合作社印製 A7 ' B7 _ 五、發明説明（?） 子’不會產生漏電流之問題。且由於操作電壓較低，隧穿 效應較易產生，因此同時亦提高程式化速率。本發明之唯 讀快卩4記憶體結構.，由於浮置閘及控制閘尺寸無須加大， 即可使得隧穿效應發生於浮置閘與控制閘之間，因此更有 利於積集度的提高。 接著，請參照第5A圖至第5B圖，其所繪示爲依照本 發明之較佳實施例一種具埋入式浮置閘唯讀快閃記憶體的 製造流程剖面圖，其中，剖面方向與第2圖中B-B相同。 首先請先參照第5A圖，爲了製造前述具有埋入式浮置閘 結構之唯讀快閃記憶體(如第3、4圖所示之結構），首先在 基底60上形成第一溝渠62。其中，基底60比如是P型基 底或是P型井，而其晶格方向比如爲<001> ;而形成第一 溝渠62的方法比如是利用非等向性乾式蝕刻。 接著，請參照第5B圖，在第一溝渠62的內表面及基 底60的表面形成第一介電層64，作爲閘極氧化層(即第3 圖之48)。第一介電層64之材質比如爲二氧化矽，其形成 方法比如利用熱氧化法(thermal oxidation)。之後，進行離 子植入製程(如第5B圖之66所示），比如將N型離子植入 於第一介電層64下方，用以調整通道(channel)之起始電 壓（threshold voltage)。 請參照第5C圖，接著形成第一導電層68，塡滿第一 溝渠62。第一導電層68之材質比如是摻雜的多晶矽；而 其形成之方法，比如先沉積摻雜的多晶矽層於基底60表 面及第一溝渠62中，且塡滿第一溝渠62，然後利用回蝕 9 (請先閱讀背面之注意事項再填寫本頁) •裝·
、1T 線- 本紙張尺度適用中國國家橾準（CNS ) Α4規格（210Χ297公釐） 272 1 twf.doc/006 A7 B7 五、發明説明（？） (etching back)或化學機械硏磨法（Chemical Mechanical Polishing) ’去除基底60表面之多晶矽層，並暴露出第一 介電層64，使得多晶矽層僅塡滿第一溝渠62內，完成第 5C圖所示之結構。 請參照第5D圖，接著去除基底60表面之第一介電層 62，並且在基底6〇及第一導電層68中，形成多個第二溝 渠70。其中第一介電層62之去除方法比如是以氫氟酸(HF) 予以去除，而第二溝渠70之形成方法比如是利用非等向 性乾式蝕刻。値得一提的是，第一溝渠62之長軸方向乃 平行於剖面方向，而第二溝渠70之長軸方向則垂直於剖 面方向。藉由第二溝渠70的形成，第一導電層68已被分 割成多段，而構成多個埋入式浮置閘。 請參照第5E圖，形成絕緣層72塡入第二溝渠70，以 構成記憶胞間的淺溝渠隔離（shallow trench isolation)。絕 緣層72的材質比如是二氧化矽，而其形成的方法，比如 先沉積二氧化矽於基底60表面及第二溝渠70中，且塡滿 第二溝渠70，然後利用回蝕或化學機械硏磨法，去除基底 60表面之二氧化矽，並暴露出第一導電層68及基底60表 面，使得二氧化矽僅塡滿第二溝渠70內，完成第5E圖所 示之結構。至此，已完成埋入式浮置閘及淺溝渠隔離結構 之製造。 請參照第5F圖，接著依序形成第二介電層74及第二 導電層76，並定義第二介電層74及第二導電層76，以形 成控制閘。其中，第二介電層74是作爲浮置閘及控制閘 10 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------,,i.J""裝------訂-----^vi'線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標率局員工消費合作社印繁 經濟部中央標準局貝工消費合作社印製 2721 twf.doc/006 . _ ’ A 7 、 __B7_ _ 五、發明説明（7) — 間的閘極氧化層’其材質比如是二氧化矽，而形成方法比 如利用化學氣相沉積。而第二導電層76之材質比如是摻 雜的多晶矽，亦可利用化學氣相沉積方法形成。而第二介 電層74及第二導電層76之定義，可藉由微影触刻製程來 達成。 至於後續製程’比如源極/汲極區的摻雜、位元線之形 成#製程’皆可由習知方法來達成，故在此不再贅述。本 發明之實施例中，雖然以埋入式浮置閘之製程描述於上， 然而並非用以限定本發明，熟習該項技術者應知，本發明 之技術亦可應用於具有埋入式結構之導體的形成。本發明 應用於具有埋入式結構之導體的製程時，僅需將上述製程 中第一介電層及第二介電層的部分刪除即可，因此在此不 再贅述。然而藉由本發明之方法，可以藉由二次溝渠之形 成而同時構成埋入式導電層及其間之絕緣層。 本發明利用二次溝渠的形成步驟，同時完成埋入式浮 置閘及隔離結構的製造。藉由本發明的製造方法不但可以 簡易的方式完成埋入式浮置閘結構，並可應用於其他埋入 式導體的製造，可以同時製成多個埋入式導體及其間之隔 離結構。此外藉由本發明之方法達成之具有埋入式浮置閘 的唯讀快閃記憶體，不但可以減低漏電流及提高程式化速 率’並且有利於記憶體積集度的提高。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作些許之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 本紙张又度適用中國國家標率（CNS〉A4規格（210X297公釐〉 --------,7—裝------訂-----#線 {請先閲讀背面之注意事項再填寫本頁)

Claims (1)

  1. 272 ltwf.doc/006 A8 B8 C8 D8 六、申請專利範園 1. 一種埋入式閘極的製造方法，應用於一唯讀快閃記 憶體之浮置閘製程，該埋入式閘極的製造方法包括： 提供一基底； 形成一第一溝渠在該基底上； 形成一第一介電層於該基底及該第一溝渠內表面； 形成一第一導電層’以塡滿該第一溝渠； 形成複數個第二溝渠’於該第一溝渠中之該第一導電 層與該基底’以及 形成一絕緣層，以塡滿該些第二溝渠，使得該第一導 電層構成.複數個埋入式浮置閘。 2. 如申請專利範圍第1項所述之埋入式閘極的製造方 法，在形成該絕緣層之步驟後更包括： 形成一第二介電層於該基底上； 形成一第二導電層於該第二介電層上；以及 定義該第二導電層及該第二介電層’以形成複數個控 制閘。 3. 如申請專利範圍第1項所述之埋入式閘極的製造方 法，其中該些第二溝渠之深度較深於該第一溝渠之深度。 4. 如申請專利範圍第1項所述之埋入式閘極的製造方 法，其中形成該第一溝渠之方法包括非等向性乾式蝕刻。 5. 如申請專利範圍第1項所述之埋入式閘極的製造方 法，其中形成該第一導電層以塡滿該第一溝渠的步驟更包 括： 沉積該第一導電層於該基底表面及該第一溝渠中，並 -------V、丨装------訂-----"線 (請t閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） 經濟部中央標準局員工消費合作社印製 272 1 twf.doc/006 gg C8 D8 六、申請專利範圍 _ 塡滿該第一溝渠； 進行一回蝕步驟，去除部分該第一導電層，暴露出該 第一介電層表面，並使得該導電層塡滿該第一溝渠；以及 去除暴露出之該第一介電層。 6. 如申請專利範圍第1項所述之埋入式閘極的製造方 法，其中形成該第一導電層以塡滿該第一溝渠的步驟更包 括： 沉積該第一導電層於該基底表面及該第一溝渠中，並 塡滿該第一溝渠； 進行化學機械硏磨，去除部分該第一導電層，暴露出 該第一介電層表面，並使得該第一導電層塡滿該第一溝 渠；以及 去除暴露出之該第一介電層。 7. 如申請專利範圍第1項所述之埋入式閘極的製造方 法，其中該導電層之材質包括多晶矽。 8. 如申請專利範圍第1項所述之埋入式閘極的製造方 法，其中形成該些第二溝渠之方法包括非等向性乾式蝕 刻。 9. 如申請專利範圍第1項所述之埋入式閘極的製造方 法，其中形成該絕緣層以塡滿該些第二溝渠的步驟更包 括： 沉積該絕緣層於該基底表面及該些第二溝渠中，並塡 滿該些第二溝渠；以及 進行一回蝕步驟，去除部分該絕緣層，暴露出該基底 -------λ,、丨裝------訂-------2-線 (請尤聞讀背面之注意事項再填寫本頁) 本紙張尺度適用卡國國家操準（CNS ) Α4規格（210 X 297公釐） 272 1 twf.doc/006 A8 ， S ' D8 六、申請專利範圍 ‘ 及該第一導電層表面，並使得該絕緣層塡滿該些第二溝 渠。 10.如申請專利範圍第1項所述之埋入式閘極的製造方 法，其中形成該絕緣層以塡滿該些第二溝渠的步驟更包 括： 沉積該絕緣層於該基底表面及該些第二溝渠中，並塡 滿該些第二溝渠；以及 進行化學機械硏磨，去除部分該絕緣層，暴露出該基 底及該第一導電層表面，並使得該絕緣層塡滿該些第二溝 渠。 H.如申請專利範圍第1項所述之埋入式閘極的製造方 法，其中該絕緣層之材質包括二氧化矽。 12. 如申請專利範圍第1項所述之埋入式閘極的製造方 法，其中該第一介電層之材質包括二氧化矽。 13. 如申請專利範圍第2項所述之埋入式閘極的製造方 法，其中該第二介電層之材質包括二氧化矽。 14. 如申請專利範圍第2項所述之埋入式閘極的製造方 法，其中該第二導電層之材質包括多晶矽。 15. 如申請專利範圍第1項所述之埋入式閘極的製造方 法，其中形成該第一介電層後還包括一離子植入步驟，以 調整該第一介電層下方之通道的起始電壓。 16. —種埋入式導體的製造方法，應用於一基底，該埋 入式導體的製造方法包括： 形成一第一溝渠在該基底上； 14 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) •裝. 訂 經濟部中央標準局員工消費合作社印製 2 72 1 twf. doc/006 ABCD 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 形成一導電層，以塡滿該第一溝渠； 形成複數個第二溝渠，於該第一溝渠中之該導電層與 該基底，以及 形成一絕緣層，以塡滿該些第二溝渠。 17. 如申請專利範圍第16項所述之埋入式導體的製造 方法，其中該些第二溝渠之深度較深於該第一溝渠之深 度。 18. 如申請專利範圍第16項所述之埋入式導體的製造 方法，其中形成該第一溝渠之方法包括非等向性乾式蝕 刻。 19. 如申請專利範圍第16項所述之埋入式導體的製造 方法，其中形成該導電層以塡滿該第一溝渠的步驟更包 括： 沉積該導電層於該基底表面及該第一溝渠中，並塡滿 該第一溝渠；以及 進行一回蝕步驟，去除部分該導電層，暴露出該基底 表面，並使得該導電層塡滿該第一溝渠。 20. 如申請專利範圍第16項所述之埋入式導體的製造 方法，其中形成該導電層以塡滿該第一溝渠的步驟更包 括： 沉積該導電層於該基底表面及該第一溝渠中、.，並塡滿 該第一溝渠；以及 進行化學機械硏磨，去除部分該導電層，暴露出該基 底表面，並使得該導、電層塡滿該第一溝渠。 15 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝. 、1T _線_ 經濟部中央標準局員工消費合作社印製 2 72 1 twf. doc/006 gg ， C8 · D8 六、申請專利範圍 21. 如申請專利範圍第16項所述之埋入式導體的製造 方法，其中該導電層之材質包括多晶矽。 22. 如申請專利範圍第16項所述之埋入式導體的製造 方法，其中形成該些第二溝渠之方法包括非等向性乾式鈾 刻。 23. 如申請專利範圍第16項所述之埋入式導體的製造 方法，其中形成該絕緣層以塡滿該些第二溝渠的步驟更包 括： 沉積該絕緣層於該基底表面及該些第二溝渠中，並塡 滿該些第二溝渠；以及， 進行一回鈾步驟，去除部分該絕緣層，暴露出該基底 及該導電層表面，並使得該絕緣層塡滿該些第二溝渠。 24. 如申請專利範圍第16項所述之埋入式導體的製造 方法，其中形成該絕緣層以塡滿該些第二溝Μ剪步驟更包 括： 沉積該絕緣層於該基底表面及該些第二溝渠中，並塡 滿該些第二溝渠；以及 進行化學機械硏磨，去除部分該絕緣層，暴露出該基 底及該導電層表面，並使得該絕緣層塡滿該些第二溝渠。 25. 如申請專利範圍第16項所述之埋入式導體的製造 方法，其中該絕緣層之材質包括二氧化矽。 16 (請免閱讀背面之注意事項再填寫本頁) •裝· 、1Τ 本紙張尺度適用中國國家標準（CNS ) A4規格（210><297公釐）
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