TW312051B - - Google Patents

Description

經濟部中央標準局員工消費合作社印製 312051 A7 B7 五、發明説明（1 ) 〔產業上之利用領域〕 本發明係關於非易失性半導體記憶裝置，特別是在儲 存單元中，將電荷從浮動閘極，來拉出至擴散層之所謂 NOR型快閃E E P ROM中所使用之非易性半導體記憶 裝置》 〔先前之技術〕 以往，快閃型記憶體之基本元件構造，如第1 1圖所 示，係爲由藉著隧道絕緣膜1 1 0 6而形成於半導體基板 110. 1上之浮動閘極1102、和藉著絕緣膜1107 而形成於該浮動閘極1 1 0 2上之控制閘極1 1 0 3之二 層閘極所組成之MO S型電界效果電晶體。所謂寫入係利 用其施加高電壓至汲極1 1 0 4和控制閘極1 1 0 3中， 將源極1 1 0 5呈接地，以使得其流經過通道之電子，在 汲極1 1 0 4附近之高電界中，變成加速以產生熱電子， 而將所產生之熱電子，來注入至浮動閘極1 1 〇 2中，以 進行寫入。另一方面，所謂消除係利用其將控制閘極 1 1 0 3呈接地，而施加高電壓至源極1 1 〇 5中，以施 加高電壓至浮動閘極1 1 〇 2和源極1 1 〇 5間之薄氧化 矽膜1 1 0 6中’而在薄氧化矽膜中，有FN隧道電流來 流經過，以拉出其注入於浮動閘極1 1 〇 2中之電子，至 源極1 1 0 5中，來進行消除。 但是，在上述單元構造中，如第1 2圖所示，在進行 消除動作時，在施加高電壓至源極1 2 0 1上時，在和浮 本紙張尺度適用中國國家標準（〇叫八4規格（210/297公釐)—— ' 一 4 _ ---------1------,訂------0 (請先閲讀背面之注意事項再續寫本頁) _ L_ _ 312051 Λ7 B7 五、發明説明（2 ) 動閘極1 2 0 2呈重叠之部份之源極區域1 2 0 3表面上 ，會產生區段之彎曲，而引起區段間隧道現象：並且在空 乏層1204中，發生電子1205和電洞1206。由 區段間隧道現象所發生之電子1 2 0 5和電洞1 2 0 6， 會由於源極1 20 1—基板1 208間之逆偏壓電壓，而 被加速，引起電離衝突，產生大量之載體：這些大量載體 成爲其流動於源極1 2 0 1和基板1 2 0 8間之基板間電 流。在源極擴散層之摻雜濃度分布呈相同時”如第3圖所 示，當保持在其消除閘極源極電壓V的所需要之電壓時， 區段間.隧道電流，在源極和基板間之電位差爲3 V以下時 ，則相當地依存在源極和基板間之電位差上。這個對於源 極和基板間之電位差之依存性，被認爲和源極區域擴散層 之截面分布之類的構造，不太有依存性，而由矽頻帶間隙 來決定。關於這個，例如由K. T . San們所報告者（ IEEE Transaction on Electron Device. Vo1. 4 2. No. 1 • pp 1 5 0. 1 9 9 5 ) ° 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 這個由於區段間隧道現象所發生之電洞1 2 0 6之一 部份，在消除動作中時，被注入於氧化膜1 2 0 7中：由 於反覆之重寫動作，而引起所謂例如，即使在低電界下， 也在氧化膜中；有微小之漏電流流動，及由於長時間放置 ，而導致其失去浮動閘極電子之錯誤動作之各種劣化現象 9

在一定之浮動閘極和源極間之電壓下，作爲一種其降 低區段間隧道電流之方法，係有利用將源極區域作成爲N 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -5 - S120S1 at B7 五、發明説明（3 ) 型低濃度摻雜區域和N型高濃度摻雜區域之二重接合構造 ，以緩和其消除時之橫方向電界之方法。但是，若使用該 種方法，由於會加深其源極擴散層，而引起所謂單元電晶 體之閘極長，無法定標之問題。

此外，作爲一種降低區段間隧道電流之方法，如第 13圖所示，係有利用其在源極基板間之電壓爲2. 5 V 以下之區域中，來急速地減少其區段間隧道電流大小，以 使得源極電壓成爲例如2 V之方法。但是，若單純地降低 其源極電壓的話，在實用上，爲了維持足夠之消除速度， 所以會導致有必要施加很高之負電壓於閘極上。例如在源 極電壓爲2 V時，則在控制用閘極上，必須有一 1 3 V之 負的高電壓。一般，其施加於閛極上之負電壓，由於係在 晶片內部之昇壓電路中生成，所以當該電壓變高時，則昇 壓電路之佔有面積會增大。並且，該用以驅動其控制閘極 之電晶體，必須要能夠耐高電壓：因此，電晶體之性能變 差，結果導致讀出時間（存取時間）之劣化。 經濟部中央標準局員工消費合作社印製 —^1. --- - I m I- -- -I I-^^^1 I- - -- I—-- « -- I -11 (請先閲讀背面之注意事項异填寫本頁) 如上所述係指在源極擴散層，來拉出其電子之場合； 但是，也可以說，是在汲極擴散層，進行拉出其電子之場 合。 除了在源極或者汲極之擴散層中，來拉出其電子之方 法以外，也有在整個通道中，來拉出其電子之方法。·在該 場合，如第14圖所示，在由T. Jinbo們所公布之方法 (_I SSCC Digest of Technical Papers, pp 1 5 5, 1 9 9 2 ) 中，係有在其形成於N型矽基板1 4 0 1中之P型摻雜區 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -6 - 經濟部中央標準局員工消費合作社印製 A7 ____B7____ 五、發明説明（4 ) 域1 4 〇 2中，形成有單元區域，而在控制閘極1 4 0 5 、和N型的基板140 1 、P型摻雜區域1 40 2、源極 1 4 〇 3及汲極1 4 0 4之間，來施加高電壓’以在整個 通道中，拉出其電子之方法。但是，這種方法，正如H. Kure們所報告的，因爲電子通過整個通道，所以由於其 反覆之重寫動作，而在連接於通道區域之氧化膜中，發生 —表面層，然後由於施加電壓於閘極上所造成之拉進作用 ’造成其形成通道之電子呈減少，因此，會有電晶體之電 流放大率呈降低之問題產生（Symp on VLSI Technology， Dig, of Technical Papers, pp 77,1.9 91)。 〔本發明所欲解決之課題〕 像這樣，向來之快閃型記億體，在消除時，會有過大 之區段間隧道電流在流動；如果要抑制其區段間隧道電流 大小的話，則會有儲存單元之性能呈劣化之缺點產生。 本發明之目的，係爲有鑑於上述之缺點，以提供可以 將其對於週邊電路之影響，來控制在最低限度，並且，降 低其單元消除時之區段間隧道電流大小，同時，具有高度 可靠性之非易失性半導體記憶裝置。 〔用以解決課題之手段〕 本發明係提供一種非易失性半導體記憶裝置；該非易 失性半導體記憶裝置係具有，第1導電型之半導體基板， 和形成於前述半導體基板表面上之第2導電型之第1摻雜 本纸張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐) n. - i - - si —II - - - I H^——I- -in I - i I (請先閲讀背面之注意事項再填寫本頁) -7 — 經濟部中央標準局員工消費合作杜印製 312051 at B7 五、發明説明（5 ) 區域、和形成於前述第1摻雜區域上之第1導電型之第2 摻雜區域、和形成於前述第2摻雜區域表面上之閘極氧化 膜、和形成於前述閘極氧化膜上之浮動閘極、和藉著絕緣 膜而形成於前述浮動閘極上之控制閘極、和形成於前述第 2摻雜區域上之第2導電型之源漏區域、和在放出前述浮 動閘極之電荷時，對前述源極或者汲極區域、及前述第1 導電型之第2摻雜區域，來供應電壓，使得這些各個區域 間之電位差，大於0V而小於2. 5V之電壓供應手段而 組成者》 此外，本發明所提供之非易失性半導體記憶裝置，係 具有，使前述半導體基板呈接地，以供應各電壓a、b、 c、d至前述控制閘極、第2摻雜區域、半導體基板、及 源漏區域中，而該各個電a、b、c、d爲d>b>c> a之電壓供應手段。. 並且，本發明所提供之非易失性半導體記億裝置’其 作爲施加所需要電壓至各個區域中之手段，係爲具有用以 昇高其電源電壓之昇壓電路、和連接於前述昇壓電路中之 電平移位電路、和配合著前述電平移位電路之輸出，而藉 由第1導電型之高濃度摻雜區域，以供應其電源電壓至第 2摻雜區域中之開關電路者。 此外，本發明所提供之非易失性半導體記億裝置’其 特徵爲：在放出其浮動閘極之電荷時，係對於前述第2導 電型之第1摻雜區域，供應和前述第1導電型之第2摻雜 區域之相同電位之電壓。 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公釐） m. n - . - n I I— - -- I-^- I - - I— - ii I..... Τ» "- 、T (請先閱讀背面之注*'事項养填寫本頁) -8 - A7 B7 五、發明説明（6 ) 〔作用〕 利用這樣的構成，所以在消除時，可以使源極或者汲 極和第2摻雜區域間之電位差，爲大於〇 V而小於 2 . 5 V，以削減其區段間隧道電流之大小。這個並不會 降低其用以發生該施加在源極或者汲極擴散層上之電壓之 昇壓電路之電流驅動能力；同時，由於反覆之重寫動作， 能夠防止其隧道電流之劣化。 ， 並且，必須在消除時或寫入時，切換其施加在第2摻 雜區域上之電壓，而利用本發明之開關電路，能夠確實地 供應所需要之電壓。 經濟部中央標準局員工消費合作社印製 ----------浪！ (請先閣讀背面之注意事項夺填寫本頁) 此外，利用其第2導電型之第1摻雜區域和第1導電 型之第2摻雜區域間之2重孔六構造，由於可以使形成有 儲存單元之摻雜區域和半導體基板，呈電氣地分離，所以 在對半導體基板，進行寫入，讀出時，當然在消除時，也 能夠保持在接地電位上。這個效果，使得在將半導體晶片 來安裝於基體（I C導線架之晶片載置部）上時，無須使 用絕緣膏，並且能夠將在昇壓電路（電荷抽運電路）之類 中，所產生之熱量，來很有效率地排放掉》如果，放熱效 率差，則當晶片之溫度呈上昇時，會有消除時之區段間隧 道電流和寫入時之漏電流呈增大，並且昇壓電路之昇壓能 力呈降低之問題產生。如果在晶片溫度上昇，而想要得到 足夠之昇壓能力的話，則必須使昇壓電路之面積呈巨大化 :但是，在本發明之構成中，則可以回避像這樣的問題。 心張尺度適用中國國家標準（0呢）戍4規格（210'\ 297公釐） -9 - 312051 at B7 五、發明説明（7 ) 〔實施例〕 以下’ 一邊參照圖面’就本發明之實施例，來作詳細 地說明。 \/第1圖係用以顯示其適用本發明之N 〇 R型快閃記憶 體之構造圖。 在P型之S i基板1 〇 1中，係形或有N型摻雜區域 1 0 2 ;在N型摻雜區域1 〇 2中’係形成有p型摻雜區 域1 0 3。此外， 經濟部中央標準局員工消費合作社印裝 (請先閱讀背面之注意事項#填寫本頁) 該儲存單元係由在P型摻雜區域1 〇 3中之源極 1 0 5 ，汲極1 0 4 ’及藉由隧道氧化膜而形成之浮動閘 極1 0 6、和位在該浮動閘極上而藉由絕緣膜而形成之控 制閘極1 0 7所組成者。N型摻雜區域1 〇 2，可以和形 成有單元電晶體通道之P型摻雜區域1 0 3及S i基板 1 0 1之間，呈電氣地分離。週邊電路部份，通常係同樣 地，其' P型MOS 1 1 2係形成在N型摻雜區域1 1 5中 ，而N型MOS 1 1. 3、1 1 1係分別形成在P型半導體 基板1 0 1 、及P型摻雜區域1 1 4中。關於週邊電路之 構造，有各種之方法，並無僅限定於此。此外，其形成爲 儲存單元之N型摻雜區域1 0 2及P型摻雜區域1 0 3， 係能夠對週邊電路之N型摻雜區域115及P型摻雜區域 1 1 4，分別施加以各種附加電壓，以使其呈電氣地分離 9 以下，係從具有上述元件構造之儲存單元’就對於電 本紙張尺度適用中國國家標準（CNS M4規格（210X 297公釐） -10 - A7 B7 經濟部中央搮隼局員工消費合作社印製 五、 發明説明 ( 8 ) 1 1 子 來 進 行拉 出 之 方法 ， 來作 說 明 敘 述 9 1 1 | 可 以利 用 電 壓供 應 手段 1 0 8 > 來 分 別 施 加 其 所 設 定 1 1 之 電 壓 ，至 N 型 摻雜 區 域1 0 2 > Ρ 型 摻 雜 區 域 1 0 3 » 1 I 請 ! I 源 極 1 0 5 控 制 用閘 極 10 7 上 〇 其 對 於 浮 動 閘 極 之 電 子 先 閱 1 I 讀 1 1 注 入 y 通常 係 使 用其 施 加電 壓 於 汲 極 1 0 4 及 控 制 閘 極 背 ιέ 1 I 1 0 7 上而 所 發 生之 熱 電子 0 浮 動 閘 極 1 0 6 和 控 制 用 閘 之 注_ 意 1 事 1 極 1 0 7間 之 絕 緣膜 厚 度爲 1 5 η m 通 道 和 浮 動 閘 極 項 再- 1 填 1 0 6 間之 隧 道 氧化 膜 厚度 爲 1 0 η m 0 ✓ 寫 本 I 在 外部 電 源 電壓 V C C 爲 3 V » 其 注 入 至 浮 動 閘 極 頁 1 1 1 0 6. 之電 子 被 拉出 至 源極 1 0 5 時 施 加 正的 昇 壓 電 壓 1 1 V P P (例 如 5 V ) 至 源極 1 0 5 上 ; 而 在 形 成 有 儲 存 單 1 元 之 P 型摻 雜 區 域1 0 3中 係 藉 由 高 濃 度 摻 雜 區 域 訂 Ί 1 0 9 而被 施 加 有電 源 電壓 V C C ( 3 V ) 〇 施 加 1 I 一 1 0 V至 控 制 閘極 1 0 7 上 〇 結 果 由 於 源 極 1 0 5 和 1 I P 型 摻 雜區 域 1 0 3 間 之電 位 差 爲 2 0 V 大 於 0 V 而 1 1 小 於 2 .5 V 所以 區 段間 隧 道 電 流 之 大 小 可 以 比 向 來 1 方 式 還大 幅 度 地減 少 〇 1 1 此 時， 在 形 成有 P 型摻 雜 .1品· 域 1 0 3 之 N 型 摻 雜 區 域 1 1 1 0 2 中， 同 時 也可 以 藉著 商 濃 度 摻 雜 區 域 1 1 0 而 來 施 1 | 加 電 源 電壓 V C C ( 3 V ) 以 能 夠 使 P 型 摻 雜 區 域 1 I 1 0 3 和S i 基 板1 0 1呈 電 氣 地 分 離 〇 因 此 » S i 基 板 1 1 | 1 0 1 可以 保 持 在接 地 電位 上 t 在 將 半 導 體 晶 片來 安 裝 在 1 1 基 體 ( I C 導 線 架之 晶 片載 置 部 ) 上 時 » -fm*- m 需 使 用 絕 緣 用 1 1 膏 * 由 於將 晶 片 來密 著 在其 固 定 於 接 地 電 位 上 並 且 放 熱 效 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨Ο X 297公釐） 11 312051 五、發明説明（9 ) 率良好之基體上，所以能夠將動作中所產生之熱能’很有 效率地排放掉，而能夠防止晶片之溫度上昇。這種構成會巨 夠很有效地使用於週邊電路之電荷抽運電路之面積削減上 〇 此外，由於P型摻雜區域1 0 3和N型摻雜區域 1 0 2 ，其相對於基板之面積很大，所以寄生電容量大’ 因此，如果通常的話，須籍由進行足夠之電流充電之電荷 抽運電路，來施加電壓至這些摻雜區域上；但是在本發明 之場合時，由於可以直接施加外部電源電壓v C c ’所以 沒有須增大其電荷抽運電路所需要面積之問題產生。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 並且，使用本發明，例如在施加3 V至P型摻雜區域 上時，由於可以設定其源極電壓爲較高之5 V，所以例如 對於在消除時之控制閘極1 0 7之施加負電壓可以爲 - 1 0 V左右，能夠在實際上，得到足夠之消除速度。其 施加於該控制閘極之- 1 0 V，由於僅爲供應其充電該控 制閘極所需電流，所以所消耗電力較少，並且電荷抽運電 路所需要面積也可以比較小。如果，在對P型摻雜區域來 進行接地之以往方式，則施加於閘極上之電壓會變成例如 一 1 3 V，所以一定要提高週邊之電晶體之耐電壓性。而 這個會導致週邊之電晶體之性能劣化。 此外，爲了減少區段間隧道電流大小，所以源極 1 0 5和P型摻雜區域1 03間之電位差，最好儘可能設 定在接近0 V :當變成0 V附近時，則開始對通道上之電 子來進行拉出；當變成〇 V時，則不用說當然無法對源極 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -12 - A7 B7 經濟部中央標準局員工消費合作社印製 五， *發明説明 ( 10 ) | 1 0 5 上 之 電 子 來 進 行 拉 出 * 就 正 如 在 先 行 技 術 中 所 說 明 1 1 的 » 當 在 通 道 中 發 生 電 子 之 拉 出 時 > 則 會 產 生 其 由 於 重 1 1 寫 所 引 起 之 單 元 電 晶 體 之 劣 化 0 1 I 請 1 I 接 著 * 使 用 圖 形 來 說 明 上 述 電 壓 供 應 手 段 1 0 8 〇 先 閣 1 | 電 供 讀 1 I 刖 述 壓 應 手 段 1 0 8 係 由 用 以 供 應 其 電 源 電 壓 背 Sr 1 I V C C ( 例 如 3 V ) 之 焊 墊 2 0 5 和 連 接 於 該 焊 墊 之 注 —意 1 - 事 1 2 0 5 上 之 昇 壓 電 路 2 0 1 及 開 關 部 2 0 4 \ 和 連 接 於 刖 項 再 堉 1 1 述 昇 壓 電 路 2 0 1 上 並 且 又 連 接 於 位 址 資 料 供 {7fc 應 線 上 之 字 寫 本 裝 1 線 驅 動 電 路 2 0 2 及 源 線 驅 動 電 路 2 0 3 所 構 成 者 該 電 頁 1 1 壓 供 應 手 段 1 0 8 係 配 合 著 快 閃 記 憶 體 之 動 作 » 而 供 應 所 1 1 需 要 之 電 壓 至 控 制 閘 極 1 0 7 P 型 摻 雜 區 域 1 0 3 N 1 1 型 摻 雜 區 域 1 0 2 及 源 極 區 域 1 0 5 中 〇 訂 I 如 第 3 圖 所 示 前 述 昇 壓 電 路 2 0 1 係 由 通 常 所 使 用 1 I 之 環 振 盪 器 及 電 荷 抽 運 電 路 所 構 成 者 在 投 入 電 源 電 壓 時 1 1 I > 昇 壓 電 路 2 0 1 係 隨 著 電 荷 抽 運 電 路 之 能 力 大 小 而 昇 1 1 % 高 其 電 源 電 壓 V. 該 電 源 電 壓 在 寫 入 時 係 生 成 有 足 夠 之 高 1 電 壓 V P r 0 g ( 1 0 V ) y 以 施 加 至 控 制 閘 極 1 0 7 中 1 1 〇 -a../. 刖 述 開 關 部 2 0 4 > 如 第 4 圖 所 示 係 由 電 平 移 位 電 路 1 4 0 1 及 開 關 電 路 4 0 2 所 組 成 ; 開 關 部 2 0 4 係 利 用 其 1 隨 著 由 外 部 所 供 應 之 信 號 而 生 成 ( 或 者 直 接 由 外 部 供 應 ) 1 I 之 e r a S e 信 而 能 夠 殖 實 地 供 應 接 地 電 位 或 者 電 源 1 i I 電 位 至 P 型 及 N 型 之 摻 雜 區 域 1 0 3 1 0 2 中 0 特 1 I I 別 是 1 因 爲 該 開 關 電 路 4 0 2 » 在 消 除 時 ( 例 如 1 1 1 Θ r a S e 信 號 爲 Η g h 電 平 時 ) 係 爲 供 應 比 起 來 白 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨Ο ：< 297公釐） -13 - 經濟部中央標準局員工消費合作社印製 A7 _ B7 五、發明説明（11 ) 前述昇壓電路2 0 1之電源電壓V c C還來得高之昇壓電 壓VP r 〇 g，至其構成有開關電路4 0 2之N型電晶體 4 0 3之閘極中之電路構成，所以可以供應其無受有該電 晶體閥值電壓降影響之電源電壓，確實地供應至P型、及 N型之摻雜區域103、102中。 詳細之字線驅動電路2 0 2，如第5圖所示。字線驅 動電路202，係利用位址資料及e r a s e信號，使電 晶體502、503呈ON、OFF，而將寫入時之 Vprog (例如10V)，消除時之可以充份達到其消 除速度之負高電壓Ve r a s e (例如一1 〇V)來供應 至控制閘極1 0 7。電晶體5 0 4之閘極用電壓V G，係 在消除時，以Vpp使電晶體504呈OFF，除了這個 以外，係供應例如一3V，使電晶體504呈ON »降壓 部5 0 1 ，正如第6圖所示，係由環振盪器和電荷抽運器 所構成；降壓部5 0 1係利用前述e r a s e消除信號， 以生成負高電壓V e r a s e。此外，其施加於VG之負 電壓（例如一 3V)，也是由和第6圖所示之負電壓生成 電路之相同電路之構成所生成的。詳細之源線驅動電路 2 0 3 ，正如第7圖所示，係供應大於〇 V而小於 2. 5V之電壓Vpp (例如5V)至源極105中；而 該電壓V p p係爲根據位址資料，在寫入時是0 V，和在 消除時是利用降壓電路來從Vp r 〇 g開始進行降壓之 Vcc間之電位差。降壓部701 ，如第8圖所示，係由 N通道電晶體所構成，降壓部7〇 1係對V P r 〇 g (例 本紙張尺度適用中ΐ國家標準（CNS ) A4規格（210X297公釐1 ~ ' 一 14 - m. i nil- I -- - ......- - ---I J衣 -------I I - — -I m (請先閲讀背面之注-意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 ___ B7_ 五、發明説明（12 ) 如10V)進行降壓，以生成Vpp (例如5V)。此時 ，源極電壓V p p ，係一度被昇壓之後，再進行降壓而生 成的，所以和電源電壓V c c之變動無關，而可以經常保 持在一定值。因此，可以抑制住其由於電源電壓變動所造 成之消除速度變化，而能夠進行安定之動作。 在第2圖之第一實施例中，係對P型摻雜區域1 0 3 ，直接施加外部電源V c c，但是在可以使用例如5 V時 ，並不一定需要較高電壓之外部電源V c c ·此時，作爲 第二實施例，係將外部電源Vc c = 5V、和在內部降壓 電路中之V c c間之電位差，變成爲大於〇 V而小於 2. 5V之電位差值，例如降壓至3V，而供應至P型摻 雜區域1 0 3及N型摻雜區域1 〇 2中。在源極電壓中， 係直接施加V c c = 5 V之外部電源》像這樣的電位供應 方法，能夠改善以往之問題點。至於其他的，則和第一實 施例相同。 在上述第二實施例中，在直接施加外部電源V c c = 5V至源極1 0 5中時，外部電源電壓之變動，就這樣影 響到源極電壓之變動，並且造成在內部電路中之電壓下降 ，所以會有無法供應安定之電壓之缺點存在。 使用第9圖，來說明其用以改善上述問題點之電壓供 應手段1 0 8 ^ 前述電壓供應手段1 0 8，係由用以供應電源電壓 Vcc (例如5V)之焊墊205、和連接於該焊墊 2 0 5上之昇壓電路2 0 1及降壓電路9 0 1 、和連接於 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ^1 -- - -- - - mi - - - -I 11--8 I r^- ----- - ! i m I 丁 (請先閲讀背面之；足意事項再填寫本頁) 15 - 經濟部中央標準局員工消費合作社印製 312051 at B7 五、發明説明（13 ) 前述昇壓電路2 0 1上並且又連接於位址資料供應線上之 字線驅動電路2 0 2及源線驅動電路2 0 3、和連接於前 述降壓電路9 0 1上之開關部2 0 4所構成者；電壓供應 手段1 0 8係配合著快閃記憶體之動作，而供應所要求之 電壓，至控制閘極107、P型摻雜區域103、N型摻 雜區域1 0 2及源極區域1 〇 5中。前述降壓部9 0 1 ， 如第1 0圖所示，係由N通道電晶體所構成；降壓部 901 ，係對Vcc (5V)來進行降壓，而生成和在消 除時，其施加在源極上之電壓Vpp (例如5V)間之電 位差爲大於0V而小於2. 5V之值Vwe11(例如 3V)。前述開關部204係能夠確實地供應其接地電位 或者Vwe 1 1 ，至P型、及N型之摻雜區域103、 1 0 2中。至於其他動作，則和第一實施例相同。其利用 第一實施例之源線驅動電路之動作，而在消除時以施加於 源極之電壓，係和電源電壓V c c之變動無關’而經常呈 一定值。因此，能夠抑制住其由於外部電源饕動所造成之 消除速度之變化，由第二實施例’可以達到更安定之動作 〇 以上，將第一、第二及第三實施例’整理成表格’如 第1 5圖所示。 從第一至第三實施例中’所顯示的，係爲在源極 1 0 5中，來拉出電子之場合；至於在汲極1 0 4區域中 ，拉出電子之場合中’如果替換掉其源漏的話，則可以照 樣適用從第一乃至第三實施例。 I». - - U I - -I - ....... , -I 11 - - II 丁 5-4° (請先閲讀背面之1意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210Χ 297公釐） 16 - 經濟部中央標準局員工消費合作社印製 A7 B7_ 五、發明説明（14 ) 本實施例之控制閘極，係作爲閘極用電極’但是也可 以爲由擴散層所形成者。 在本實施例之說明中，雖然電子注入係熱電子注入； 但是，當然也可以適用在其使用來自整個通道之隧道電流 注入之元件上。但是，如果從抑制其在實施週邊電路之低 電壓動作及反覆重寫時之電晶體之劣化的觀點來看的話， 使用通道熱電子注入方式，比較能夠更有效地發明本發明 之優點。 · 此外，其一併記述在本發明之申請專利範圍之各構成 要件上之圖面參考符號，係用以使其更容易瞭解本發明者 ，並沒有用來將本發明之技術範圍，限定在顯示在圖面上 之實施例之意圖。 〔發明之效果〕 利用本發明，能夠在從浮動閘極，來對源極或者汲極 擴散層，放出電子時，將來自源極或者汲極擴散層而流至 基板之區段間隧道電流的量，控制並且削減至週邊電路設 計之額外超出量之最低限度。該區段間隧道電流之削減， 可以降低其昇壓電路所要求之電流驅動能力，並且同時能 夠削減其由於區段間隧道電流所產生之氧化膜中之電荷浮 獲量，也可以提高其儲存單元之可靠性。由於係使用對源 極或者汲極擴散層來進行拉出之方式，所以和對整個通道 來進行拉出之場合相比較，其由於反覆之重寫動作所造成 單元電晶體之劣化比較少。 本紙琅尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） I- «--1 -- I I ----- I -^- 11*--- - —-I----- Τ» ^-·* (請先閲讀背面之注复事項—填寫本I) 17 - 經濟部中央標準局員工消費合作社印製 312051 at B7 五、發明説明（15 ) 此外，利用其能夠縮小其源極或者汲極擴散層，和通 道區域間之電位差，則不一定要使用例如在以往源極擴散 層所經常使用之N型低濃度摻雜區域和N型高濃度摻雜區 域之二重結合；這個特別是對儲存單元電晶體之閘極長之 微細化，非常有效果。 此外，由於使用P型之第1摻雜區域和N型之第2摻 雜區域間之2重孔穴構造，可以使儲存單元所形成之摻雜 區域和半導體基板，呈電氣地分離，所以能夠使半導體基 板，經常保持在接地電位上。這個舉動係可以提高在將半 導體聶片來安裝在基體上時之放熱效果。 〔圖面之簡單說明〕 第1圖係在本發明所使用之快閃記憶體之斷面圖。 第2圖係如在第1圖所示電壓供應手段之電路構成圖 〇 -第3圖係用以顯示如在第2圖所示昇壓電路之一個例 子之電路圖。 第4圖係用以顯示如在第2圖所示開關部之一個例子 之電路圖。 第5圖係用以顯示如在第2圖所示字線驅動電路之一 個例子之電路圖》 第6圖係用以顯示如在第5圖所示降壓電路之一個例 子之電路圖。 第7圖係用以顯示如在第2圖所示源線驅動電路之一 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ^^1 HI I— I —^ϋ - - n^i I i 1^1 I 士衣 In 1-1- - - - 1 In In (請先閱讀背面之汶意事項再填寫本頁) -18 - 經濟部中央標準局員工消費合作社印裝 A7 __B7_ 五、發明説明（16) 個例子之電路圖。 第8圖係用以顯示如在第7圖所示降壓電路之一個例 子之電路圖。 第9圖係用以顯示如在第1圖所示電壓供應手段之一 個例子之電路構成圖。 第10圖係用以顯示如在第9圖所示降壓電路之一個 例子之電路圖。 < '第1 1圖係用以往之快閃記憶體之斷面圖》 第1 2圖係顯示基板間隧道電流發生之示意圖。 第13圖係用以顯示其源極基板間電壓和區段間隧道 電流之間的關係圖。 第1 4圖係使用孔穴構造之快閃記億體之斷面圖。 第1 5圖係按照每一個實施例中，比較其施加於各部 份之電壓之圖表》 〔圖號說明〕 1 0 1 : P型半導體基板 1 0 2 : N型之第1摻雜區域 1 0 3 : P型之第2摻雜區域 108:電壓供應手段

Vp r 〇 g :昇壓電路之輸出電壓

Ve r a s e :降壓電路之輸出電壓 V p p :源線驅動電路內之降壓電路之輸出電壓

Vwe 1 1 :降壓電路之輸出電壓 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） m. - I- - - —II - - I ! I - : - I —In —..... m. (請先閱讀背面之注意事項再填寫本頁) -19 - A7 B7 五、發明説明（17) e r a s e ··消除信號 — 策 訂 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS )M規格（210X：297公釐）

Claims (1)

1. A8 B8 C8 D8 312051 六、申請專利範圍 1 · 一種非易失性半導體記憶裝置，其特徵爲：具有 第1導電型之半導體基板（1 0 1 )、和形成於前述半導 (請先閱讀背面之注意事項·再填寫本頁) 體基板表面上之第2導電型之第1摻雜區域（1 〇 2 )、 和形成於前述第2導電型之第1摻雜區域上之第1導電型 之第2摻雜區域（1 0 3 )、和形成於前述第1導電型之 第2摻雜區域表面上之閘極氧化膜、和形成於前述閘極氧 化膜上之.浮動閘極（106)、和藉由絕緣膜而形成於前 ·> 述浮動閘極上之控制閘極（1 0 7 )、和形成於前述第1 導電型之第2摻雜區域上之第2導電型之源極汲極區域（ 1 0 4、1 0 5 )、和在放出前述浮動閘極之電荷時，使 半導體基板呈接地，而供應電壓至前述源極或者汲極區域 、和前述第1導電型之.第2摻雜區域中，使這些各個區域 間之電位差，大於0V而小於2. 5V之供應電壓用手段 9 2 . —種非易失性半導體記憶裝置，其特_徵爲；具有 經濟部中央標準局員工消費合作社印製 第1導電型之半導體基板（10 1)、和形成於前述半導 體基板表面上之第2導電型之..第1、摻雜區域（102)、 和形成於前述第2導電型之第1摻雜區域上^^第1導電型 之第2摻雜區域（1 0 3 )、和形成於前述第1導電型之 第2摻雜區域表面上之閘極氧化膜、、和形成於前述閘極氧 化膜上之浮動閘極（1 0 6 )、和藉由絕緣膜而形成於前 述浮動閘極上之控制閘極（107)、和形成於前述第1 導電型之第2摻雜區域上之第2導電型之源極汲極區域（ 1 0 4-1 0 5 )、和在放出前述浮動閘極之電荷時，供 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -21 ABCD 312051 經濟部中央標準局員工消費合作社印製 六、 申請專利範圍 1 1 應 電 壓 至 V *- 刖 述 源 極 或 者 汲 極 區 域 、 和 前 述 第 1 導 電 型 之 第 1 1 2 摻 雜 區 域 中 > 使 得 這 些 各 個 域 間 之 電 位 差 » 大 於 0 V 1 1 而 小 於 2 5 V 並 且 使 前 述 半 導 體 基 板 呈 接 地 » 而 供 應 ^—>. 請 1 先 1 至 前 述 控 制 閘 極 、 第 2 慘 雜 區 域 、 半 導 體 基 板 及 源 極 或 者 閲 讀 赀 1 I 汲 極 區 域 中 之 各 個 電 壓 a 、 b 、 C d 9 係 爲 d > b > C ιέ 之 1 1 I > a 之 供 應 電 壓 用 手 段 〇 * 意 事 項 1 1 | 、3 如 串 請 專 利 範 圍 第 1 項 之 非 易 失 性 半 »體 記 憶 裝 再 填 1 t 置 > 其 中 復 具 有 ; 用 以 昇 壓 其 電 源 電 壓 之 昇 > 壓 電 路 ( 寫 本 頁 装 1 2 0 1 ) 、 和 連 接 於 刖 述 昇 壓 電 路 上 之 電 平 移 位 電 路 ( 1 1 4 0 1 ) 、 和 配 合 著 、* -刖 述 電 平 移 位 電 路 之 輸 出 而 藉 由 第 1 1 導 電 型 之 摻 雜 區 域 來 供 ntg 應 其 電 源 電 壓 至 第 2 摻 雜 Tro 域 1 訂 1 中 之 開 關 電 路 ( 4 0 2 ) 〇 4 如 串 請 專 利 範 圍 第 1 項 之 非 易 失 性 半 導 體 記 憶 裝 1 1 I 置 其 中 在 放 出 其 浮 動 閘 極 之 電 荷 時 係 供 應 其 和 j八 刖 述 第 1 1 1 1 導 電 型 之 第 2 摻 雜 區 域 之 相 同 電 位 之 電 壓 至 刖 述 第 2 1 導 電 型 之 第 1 摻 雜 區 域 0 1 1 5 如 串 請 專 利 範 圍 第 1 項 之 非 易 失 性 半 導 體 記 億 裝 1 I 置 其 中 在 元 件 之 總 工 作 模 式 中 係 將 * ·-刖 述 半 導 體 基 板 呈 1 | 接 地 以 使 半 導 體 基 板 來 進 行 動 作 〇 1 I 6 如 串 請 專 利 範 圍 第 2 項 之 非 易 失 性 半 導 體 記 億 裝 1 1 1 置 I 其 中 復 具 有 用 以 昇 高 其 電 源 電 壓 之 昇 壓 電 路 ( 1 2 0 1 ) 和 連 接 至 、* -刖 述 昇 壓 電 路 上 之 電 平 移 位 電 路 ( 1 4 0 1 ) 和 配 合 著 刖 述 電 平 移 位 電 路 之 輸 出 而 藉 由 第 1 1 _L_ 導 電 m 摻 雜 TS* 域 » 來 將 電 Μ 電 柩 » 供 應 至 第 2 摻 雜 1品- 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -22 - ^12051 六、申請專利範圍 域中之開關電路（402)。 7 .如申請專利範圍第2項之非易失性半導體記憶裝 置，其中在放出其浮動電荷時，係供應和前述第1導電型 之第2摻雜區域之相同電位之電壓，至前述第2導電型之 第1摻雜區域中。 §·如申請專利範圍第2項之非易失性半導體記憶裝 置，其中在元件之總工作模式中，係將前述半導體基板呈 接地，而使半導體基板，來進行動作。. I^i nn nn ϊ ^^^^1 If 11» 1— 1« 1^1 In *mt m^i \ e (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用尹國國家標準（CNS ) A4規格（210 X 297公釐） -23 -