TW202410303A - 具有淺插塞的半導體元件及其製備方法 - Google Patents

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Abstract

本申請揭露一種半導體元件及其製備方法，該半導體元件包括：一基底；一字元線結構，設置於該基底中；多個雜質區域，設置於該基底中並鄰近該字元線結構；多個底部淺插塞，設置於該字元線結構上；一第一內連接層，設置於該些底部淺插塞上；多個頂部淺插塞，設置於該第一內連接層上；及多個深插塞，設置於該些雜質區域上。該些頂部淺插塞的頂面和該些深插塞的頂面實質上共面。

Description

具有淺插塞的半導體元件及其製備方法
本申請案主張美國第17/897,898號專利申請案之優先權（即優先權日為「2022年8月29日」），其內容以全文引用之方式併入本文中。
本揭露涉及一種半導體元件及其製備方法，尤其涉及一種具有淺插塞的半導體元件及其製備方法。
半導體元件用於各種電子應用，例如個人計算機、手機、數位相機和其他電子設備。為滿足對計算能力不斷增長的需求，半導體元件的尺寸不斷地縮小。然而，在縮減過程中會出現各種各樣的問題，而且這些問題還在不斷增加。因此，在提高半導體元件的性能、質量、良率、效能和可靠性等方面仍然面臨挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露的一個方面提供一種半導體元件，其包括：一基底；一字元線結構，設置於該基底中；多個雜質區域，設置於該基底中並鄰近該字元線結構；多個底部淺插塞，設置於該字元線結構上；一第一內連接層，設置於該些底部淺插塞上；多個頂部淺插塞，設置於該第一內連接層上；及多個深插塞，設置於該些雜質區域上。該些頂部淺插塞的頂面和該些深插塞的頂面實質上共面。
本揭露的另一方面提供一種半導體元件，其包括：一基底；多個隔離層，設置於該基底中；一字元線結構，設置於該基底中，且位於該些隔離層之間；多個雜質區域，設置於該基底中並鄰近該字元線結構；一第一內連接層，設置於該些底部淺插塞上；多個頂部淺插塞，設置於該第一內連接層上；及多個深插塞，設置於該些雜質區域上。該些頂部淺插塞的頂面和該些深插塞的頂面實質上共面。該字元線結構在俯視視角下沿一第一方向延伸。該些隔離層沿該第一方向延伸且彼此間相互平行。
本揭露的另一方面提供一種半導體元件的製備方法，其包括：提供一基底；形成一字元線結構在該基底中，並形成多個雜質區域在該基底中且與該字元線結構相鄰；形成多個底部淺插塞在該字元線結構上；形成一第一內連接層在該些底部淺插塞上；形成多個頂部淺插塞在該第一內連接層上；及形成多個深插塞在該些雜質區域上。該些頂部淺插塞的頂面和多個深插塞的頂面實質上共面。該些底部淺插塞的寬度小於該些深插塞的寬度。
由於本揭露的半導體元件的設計，通過在底部淺插塞和頂部淺插塞之間採用第一內連接層，底部淺插塞與頂部淺插塞的縱寬比將得以減小。結果，製造半導體元件的複雜性將得以降低。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
在本揭露中，半導體元件一般是指能夠利用半導體特性發揮作用的裝置，電光元件、發光顯示元件、半導體電路和電子元件都屬於半導體元件的範疇。
需要說明的是，在本揭露的描述中，上方(或上)對應於方向Z的箭頭方向，下方(或下)對應於方向Z箭頭的相反方向。
需要說明的是，在本揭露的描述中，將元件(或特徵)位於方向Z上垂直層級(vertical level)最高的表面稱為元件(或特徵)的頂面。將元件(或特徵)位於方向Z上垂直層級最低的表面被視為元素(或特徵)的底面。
需要說明的是，「形成」一詞表示任何創造、建立、圖形化、植入或沉積一元素、一摻質或一材料的方法。舉例來說包括原子層沈積、化學氣相沈積、物理氣相沈積、濺鍍、共濺鍍、旋轉塗布、擴散、沈積、長晶、植入、微影、乾式蝕刻與濕式蝕刻等方法，但不以此為限。
需要說明的是，在本揭露的描述中，此處所提及的功能或步驟可能以與附圖中所標註的順序不同的順序出現。例如，根據所涉及的功能或步驟，連續顯示的兩個圖示實際上可以基本上同時執行或者有時可以以相反的順序執行。
圖1為流程圖，例示本揭露一實施例的一種半導體元件1A的製備方法10。圖2為俯視圖，例示本揭露的一個實施例的中間半導體元件。圖3是沿圖2中A-A'線的剖面圖，例示本揭露的一個實施例的半導體元件1A的製備方法的部分流程。
需要說明的是，為了清楚起見，半導體元件1A的一些元件於俯視圖中將予以省略。
參照圖1至圖3，於步驟S11中，提供一基底111，形成一隔離層113在基底111中以定義一主動區域AA。
參照圖2和圖3，在一些實施例中，基底111可以是完全由至少一種半導體材料組成的塊狀半導體基底(bulk semiconductor substrate)。塊狀半導體基底可以由矽、鍺等元素半導體；化合物半導體，例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦，或其他III-V族化合物半導體或II-VI族化合物半導體；或其組合所形成。
在一些實施例中，基底111包括絕緣體上半導體結構，其從底部到頂部由處理基底、絕緣體層和最頂部半導體材料層組成。處理基底和最頂部半導體材料層由與上述塊狀半導體基底相同的材料所形成。絕緣體層為結晶或非結晶介電材料，例如氧化物和/或氮化物。例如，絕緣體層可以是介電氧化物，例如氧化矽。又例如，絕緣體層可以是介電氮化物，例如氮化矽或氮化硼。再例如，絕緣體層包括介電氧化物和介電氮化物的堆疊，如以任意順序堆疊的氧化矽及氮化矽或氮化硼。絕緣體層具有介於約10 nm和約200 nm之間的厚度。
需要說明的是，術語「約」改變本揭露的成分、組分或反應物的量是指例如通過用於製備的典型測量和液體處理程序可發生的數值變化於濃縮物或溶液。此外，變化亦可能源自量測程序中的非故意失誤、製備組合物或實施方法時等情況中所使用之成分的製備、來源或純度上之差異。在一方面，術語「約」指所示數值10%以內之變化。在另一方面，術語「約」指所示數值5%以內之變化。在其他方面，術語「約」係指所示數值10%、9%、8%、7%、6%、5%、4%、3%、2%、或1%以內之變化。
參照圖2和圖3，隔離層113可以形成在基底111中。執行一系列沉積製程以在基底111上沉積一墊氧化物層(未示出)和一墊氮化物層(未示出)。可以執行微影製程來定義隔離層113的位置。在微影製程之後，可以進行蝕刻製程，例如各向異性乾式蝕刻製程，以形成穿透墊氧化物層、墊氮化物層並延伸至基底111的溝渠(未示出)。可以在溝渠中沉積絕緣材料，然後可以進行平坦化製程，例如化學機械研磨，以去除多餘的填充材料，直到暴露出基底111的頂面，從而形成隔離層113。隔離層113的頂面和基底111的頂面實質上共面。基底111中被隔離層113包圍的部分可以視為主動區域AA。
需要說明的是，主動區域AA可以包括基底111的一部分和主動區域AA上方的空間。將元件描述為設置在主動區域AA上是指該元件設置在基底111的部分的頂面上。將元件描述為設置在主動區域AA中是指該元件設置在基底111的部分中；然而，元件的頂面可以與基底111的部分的頂面齊平。將元件描述為設置在主動區域AA的上方意味著該元件設置在基底111的部分的頂面的上方。
圖4為俯視圖，例示本揭露的一個實施例的中間半導體元件。圖5是沿圖4中A-A'線的剖面圖，例示本揭露的一個實施例的半導體元件1A的製備方法的部分流程。
參照圖1和圖4至圖9，於步驟S13，形成一字元線結構310在基底111中，形成多個雜質區域115在主動區域AA中。
參照圖4和圖5，在基底111的主動區域AA中形成雜質區域115。雜質區域115可以通過植入製程形成。植入製程可以向基底111添加p型雜質(摻雜劑)或n型雜質(摻雜劑)以形成具有電性類型(electrical type)的雜質區域115。包括p型雜質的植入製程可能會向本徵半導體添加雜質，從而產生價電子的缺陷。在含矽基底中，p型摻雜劑即雜質的實例包括但不限於硼、鋁、鎵、或銦。包括n型雜質的植入製程可以將自由電子貢獻給本徵半導體。在含矽基底中，n型摻雜劑即雜質的實例包括但不限於銻、砷、和磷。應當注意，術語「電性類型」表示摻雜區域是p型或n型的。在本實施例中，雜質區域115可以通過包括p型雜質的植入製程形成並且可以具有第一電性類型(例如，p型)。
在一些實施例中，雜質區域115的摻雜劑濃度介於約1E19 atoms/cm^3和約1E21 atoms/cm^3之間。
在一些實施例中，可執行退火製程(anneal process)以激活雜質區域115。退火製程的溫度可介於約800 ℃與約1250 ℃之間。退火製程可具有介於約1毫秒與約500毫秒之間的製程持續時間。退火製程可以是例如快速熱退火(rapid thermal anneal)、激光尖峰退火(laser spike anneal)或閃光燈退火(flash lamp anneal)。
圖6為俯視圖，例示本揭露的一個實施例的中間半導體元件。圖7是沿圖6中A-A'線的剖面圖，例示本揭露的一個實施例的半導體元件1A的製備方法的部分流程。圖8為俯視圖，例示本揭露的一個實施例的中間半導體元件。圖9是沿圖8中A-A'線的剖面圖，例示本揭露的一個實施例的半導體元件1A的製備方法的部分流程。
參照圖6和圖7，在基底111中形成一字元線溝渠310T。字元線溝渠310T可以通過微影製程和隨後的蝕刻製程形成。在一些實施例中，字元線溝渠310T為線形(line shape)並沿方向Y延伸，且在俯視圖中橫穿雜質區域115。雜質區域115可以被字元線溝渠310T分成兩個分開的部分。
參照圖8和圖9，字元線結構310可以形成在字元線溝渠310T中。在一些實施例中，字元線結構310可以包括一字元線絕緣層311、一字元線導電層313和一字元線覆蓋層315。
參照圖8和圖9，字元線絕緣層311可以共形地形成在字元線溝渠310T的表面上。字元線絕緣層311可以具有U形截面輪廓( U-shaped cross-sectional profile)。換句話說，字元線絕緣層311可以向內形成在基底111中。在一些實施例中，字元線絕緣層311可以通過熱氧化製程(thermal oxidation process)形成。例如，可以通過氧化字元線溝渠310T的表面來形成字元線絕緣層311。在一些實施例中，字元線絕緣層311可以通過化學氣相沉積或原子層沉積等沉積製程形成。字元線絕緣層311可以包括高k材料(high-k material)、氧化物、氮化物、氮氧化物、或其組合。在一些實施例中，在沉積一內襯多晶矽層(liner polysilicon layer，為清楚起見未示出)之後，可以通過自由基氧化內襯多晶矽層來形成字元線絕緣層311。在一些實施例中，在形成內襯氮化矽層(liner silicon nitride layer，為清楚起見未示出)之後，可以通過自由基氧化內襯氮化矽層來形成字元線絕緣層311。
在一些實施例中，高k材料可以包括含鉿材料(hafnium-containing material)。含鉿材料可以是例如氧化鉿、氧化鉿矽、氮氧化鉿矽、或其組合。在一些實施例中，高k材料可以是例如氧化鑭、氧化鋁鑭、氧化鋯、氧化鋯、氮氧化矽鋯、氧化鋁、或其組合。可以選擇性地使用其他高k材料。
參照圖8和圖9，字元線導電層313可以形成在字元線絕緣層311上。在一些實施例中，為了形成字元線導電層313，可以形成一導電層(為清楚起見未示出)以填充字元線溝渠310T，並且可以隨後執行一凹陷製程(recessing process)。凹陷製程可以回蝕製程(etch-back process)執行或者以平坦化製程(planarization process)及回蝕製程依序地執行。字元線導電層313可以具有部分填充字元線溝渠310T的凹陷形狀(recessed shape)。也就是說，字元線導電層313的頂面可以處於低於基底111的頂面的垂直層級VL1。
在一些實施例中，字元線導電層313可以包括金屬、金屬氮化物、或其組合。例如，字元線導電層313可以由氮化鈦、鎢、或氮化鈦/鎢形成。在共形地形成氮化鈦之後，氮化鈦/鎢可以具有使用鎢部分地填充字元線溝渠310T的結構。氮化鈦或鎢可以單獨用於字元線導電層313。
在一些實施例中，字元線導電層313可以由例如多晶矽、多晶矽鍺、或其組合的導電材料所形成。在一些實施例中，字元線導電層313可以摻雜有諸如磷、砷、銻、或硼的摻雜劑。在一些實施例中，字元線導電層313可以由例如鎢、鋁、鈦、銅等、或其組合所形成。
參照圖8和圖9，可以通過例如化學氣相沉積來沉積一介電材料(未示出)以完全填充字元線溝渠310T並覆蓋基底111的頂面。可以執行一平坦化製程，例如化學機械研磨，直到基底111的頂面被暴露，以為後續製程步驟提供實質上平坦的表面，並形成字元線覆蓋層315。在一些實施例中，字元線覆蓋層315可以由例如氧化矽、氮化矽、氮氧化矽、氧氮化矽、或其他適用的介電材料形成。
需要說明的是，在本揭露的描述中，氮氧化矽是指含有矽、氮和氧的物質，其中氧的比例大於氮的比例。氧氮化矽是指含有矽、氧和氮的物質，其中氮的比例大於氧的比例。
參照圖8和圖9，字元線結構310的形狀和輪廓可以由字元線溝渠310T的形狀和輪廓決定。換句話說，字元線結構310可以為線形並且沿著方向Y延伸。
圖10為俯視圖，例示本揭露的一個實施例的中間半導體元件。圖11和12是沿圖10中A-A'線的剖面圖，例示本揭露的一個實施例的半導體元件1A的製備方法的部分流程。
參照圖1和圖10至圖12，於步驟S15，在字元線結構310上形成多個底部淺插塞411、413，並且在底部淺插塞411、413上形成一第一內連接層611。
參照圖10和圖11，在基底111上形成一底部介電層211。在一些實施例中，底部介電層211可以由例如氧化矽、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃等、或其組合形成。在一些實施例中，未摻雜的矽酸鹽玻璃可以表示為式SiO x。x可以在1.4和2.1之間。在一些實施例中，底部介電層211可以通過諸如化學氣相沉積、電漿增強化學氣相沉積、或其他適用的沉積製程形成。
在一些實施例中，可以執行一平坦化製程，例如化學機械研磨，以去除多餘的材料並為後續處理步驟提供實質上平坦的表面。
在一些實施例中，底部介電層211可以包括例如二氧化矽、未摻雜矽酸鹽玻璃、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、旋塗低k介電層、化學氣相沉積低k介電層，或其組合。在本揭露中使用的術語「低k」表示具有小於二氧化矽的介電常數的介電材料。在一些實施例中，底部介電層211可以包括諸如旋塗玻璃的自平坦化介電材料或諸如SiLK TM的旋塗低k介電材料。自平坦化介電材料的使用可以避免執行後續平坦化步驟的需要。在一些實施例中，底部介電層211可以通過沉積製程形成，包括例如化學氣相沉積、電漿增強化學氣相沉積、旋塗或其他適用的沉積製程。
參照圖10和圖11，沿著底部介電層211和字元線覆蓋層315形成多個插塞開口(未示出)以暴露部分的字元線導電層313。插塞開口可以通過一第一開口蝕刻製程形成。隨後，可以執行一第一沉積製程以填充插塞開口。可以執行諸如化學機械研磨的平坦化製程直到底部介電層211的頂面暴露，以去除多餘的材料，為後續製程步驟提供實質上平坦的表面，並形成底部淺插塞411、413。
在一些實施例中，第一開口蝕刻製程可以在任何適合的電漿處理設備中進行，例如，反應性離子蝕刻設備(reactive ion etching apparatus)。反應性離子蝕刻設備可以在真空室內包含陽極和陰極，陰極的形式通常是在腔室內支撐半導體晶片的基座，而陽極通常是由腔室的壁和頂部形成。為了處理晶片，電漿源氣體(plasma source gas)被泵入真空室，且陽極和陰極由單一正弦頻率源(single sinusoidal frequency source)驅動以將電漿源氣體激發成電漿。單一頻率通常為13.56 MHz，儘管經常使用100 kHz至2.45 GHz的頻率，偶爾也會使用其他頻率。射頻功率(RF power)激發電漿源氣體，在靠近待處理的半導體晶片的室內產生電漿。反應性離子蝕刻設備在第一開口蝕刻製程中使用的蝕刻化學(etching chemistry)優選地基於包含氮原子和氟原子的電漿源氣體，例如，可以使用三氟化氮氣體。又例如，可以使用(a)包含氮原子的氣體和(b)包含氟原子的氣體的混合物；如，可以使用包含氮氣和一種或多種碳-氟系氣體(carbon-fluorine-series gases)的混合物的電漿源氣體。碳-氟系氣體可以是例如四氟化碳、六氟乙烷或八氟環丁烷。
在一些實施例中，底部淺插塞411、413可以由例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物（例如，碳化鉭、碳化鈦、碳化鉭鎂）、金屬形成氮化物(例如氮化鈦)、過渡金屬鋁化物、或其組合形成。第一沉積製程可以是例如化學氣相沉積、物理氣相沉積、濺射、原子層沉積、或其他適用的沉積製程。
參照圖10和圖11，左側的底部淺插塞可視為第一底部淺插塞411，其具有寬度W1。右邊的底部淺插塞可視為第二底部淺插塞413，其具有寬度W2。在一些實施例中，第一底部淺插塞411的寬度W1和第二底部淺插塞413的寬度W2可以實質上相同。在一些實施例中，第一底部淺插塞411的寬度W1和第二底部淺插塞413的寬度W2可以不同。在一些實施例中，第一底部淺插塞411和第二底部淺插塞413之間的距離D1可以大於第一底部淺插塞411的寬度W1或第二底部淺插塞413的寬度W2。在一些實施例中，第一底部淺插塞411和第二底部淺插塞413之間的距離D1與第一底部淺插塞411的寬度W1(或第二底部淺插塞413的寬度W2)可以實質上相同。
參照圖12，中間介電層213可以形成在底部介電層211上。在一些實施例中，中間介電層213可以由例如氧化矽、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃等、或其組合形成。在一些實施例中，未摻雜的矽酸鹽玻璃可以表示為SiO x。x可以在1.4和2.1之間。在一些實施例中，中間介電層213可以通過諸如化學氣相沉積、電漿增強化學氣相沉積、或其他適用的沉積製程形成。
在一些實施例中，可以執行平坦化製程，例如化學機械研磨，以去除多餘的材料並為後續處理步驟提供實質上平坦的表面。
在一些實施例中，中間介電層213可以包括例如二氧化矽、未摻雜矽酸鹽玻璃、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、旋塗低k介電層、化學氣相沉積低k介電層，或其組合。在一些實施例中，中間介電層213可以包括諸如旋塗玻璃的自平坦化材料或諸如SiLK TM的旋塗低k介電材料。自平坦化介電材料的使用可以避免執行後續平坦化步驟的需要。在一些實施例中，中間介電層213可以通過沉積製程形成，包括例如化學氣相沉積、電漿增強化學氣相沉積、旋塗、或其他適用的沉積製程。
參照圖12，在一些實施例中，底部介電層211的厚度T1和中間介電層213的厚度T2可以實質上相同。在一些實施例中，底部介電層211的厚度T1和中間介電層213的厚度T2可以不同。
參照圖12，在一些實施例中，可以沿著中間介電層213形成一開口(未示出)以暴露底部淺插塞411、413。隨後沉積一導電材料以填充開口並形成第一內連接層611。開口可以通過微影製程和隨後的蝕刻製程形成。
在一些實施例中，蝕刻製程可以是使用氬氣和四氟甲烷作為蝕刻劑的各向異性乾式蝕刻製程。蝕刻製程的製程溫度可介於約120 ℃和約160 ℃之間。蝕刻製程的製程壓力可介於約0.3 Torr和約0.4 Torr之間。蝕刻製程的製程時間可介於約33秒和約39秒之間。
或者，在一些實施例中，蝕刻製程可以是使用氦氣和三氟化氮作為蝕刻劑的各向異性乾式蝕刻製程。蝕刻製程的製程溫度可介於約80 ℃和約100 ℃之間。蝕刻製程的製程壓力介於約1.2 Torr和約1.3 Torr之間。蝕刻製程的製程時間可介於約20秒和約30秒之間。
在一些實施例中，可以在形成開口之後執行一清潔製程(cleaning process)。清潔製程可包括，在執行清潔製程的設備存在施加的偏置能量(bias energy)的情況下，應用氫氣和氬氣的混合物作為遠程電漿源，其製程溫度在約250 ℃和約350 ℃之間，製程壓力在約1 Torr和約10 Torr之間。偏置能量可介於約0W和200W之間，清潔製程可以從通過開口暴露的底部淺插塞411、413的頂面去除因空氣中的氧而氧化的氧化物，而不損及底部淺插塞411、413。
隨後可以在中間介電層213和開口的上方執行一鈍化製程(passivation process)。鈍化製程可以包括在約200℃和約400℃之間的製程溫度下用諸如二甲基氨基三甲基矽烷、四甲基矽烷等的前驅物浸泡中間半導體元件。紫外線輻射可用於促進鈍化製程。鈍化製程可以通過密封中間介電層213的表面孔隙來鈍化通過開口暴露的中間介電層213的側壁，以減少在後續製程步驟中可能影響半導體元件1A的電學特性的不期望的側壁生長。結果，半導體元件1A的性能和可靠性將得以提高。
在一些實施例中，可以接續地通過濺射、電鍍或化學鍍(electroless plating)用導電材料填充開口。例如，當以鋁銅材料為來源通過濺射填充開口時，濺射的製程溫度可介於約100℃和約400℃之間。濺射的製程壓力可以在約1 mTorr和約100 mTorr之間。在濺射之後，可以進行蝕刻製程以修整填充的導電材料以形成第一內連接層611。蝕刻製程可以使用氯氣和氬氣作為蝕刻劑。氯的蝕刻劑流量(etchant flow)可介於約10 sccm (standard cubic centimeters per minute，標準立方厘米每分鐘)和約30 sccm之間。氬的蝕刻劑流量可介於約900 sccm和約1100 sccm之間。蝕刻製程的製程溫度可介於約50 ℃和約200 ℃之間。蝕刻製程的製程壓力可介於50 mTorr和約10 Torr之間。蝕刻製程的製程時間可介於30秒和約200秒之間。在該示例中，第一內連接層611可以由鋁銅合金形成。鋁中的少量銅可以提高電遷移抗性(electromigration resistance)並減少小丘(hillocks)的出現，小丘是指純鋁層表面上的鋁的小突起。
又例如，開口可以通過使用電鍍液的電鍍製程來填充。電鍍液可包括硫酸銅、甲烷磺酸銅、葡萄糖酸銅、氨基磺酸銅、硝酸銅、磷酸銅、或氯化銅。電鍍液的pH值可介於約2和約6之間、或介於約3和約5之間。電鍍製程的製程溫度可保持在約40 ℃至約75 ℃之間或約50 ℃至約70 ℃之間。在該示例中，第一內連接層611可以由銅形成。
在一些實施例中，電鍍液可包括促進劑(accelerators)、抑制劑(suppressors)或整平劑(levelers)。促進劑可包括極性硫(polar sulfur)、氧或氮官能基，其有助於提高沉積速率並可促進緻密成核(dense nucleation)。促進劑可以低濃度存在，例如約0 ppm至約200 ppm。抑制劑是降低電鍍速率的添加劑，並且通常以較高濃度存在於電鍍浴中，例如在約5 ppm和約1000 ppm之間。抑制劑可以是具有高分子量的聚合物表面活性劑，例如聚乙二醇。
抑制劑可以通過吸附在表面上並形成銅離子阻擋層來減緩沉積速率。由於它們的大尺寸和低擴散率，抑制劑將不太可能到達開口的下半部。因此，大部分抑製作用發生在開口的上半部，有助於減少填充材料(例如銅)的過載並避免開口的「關閉」。
整平劑可用於提高填充性能，降低表面粗糙度，並防止銅在開口的上半部沉積。整平劑可以低濃度存在，例如，在約1 ppm和約100 ppm之間。整平劑可以是例如3-巰基-1-丙磺酸鹽、(3-磺丙基)二硫化物或3,3-硫代雙(1-丙磺酸鹽)。
在一些實施例中，第一內連接層611可以包括一底部部分(未示出)和一頂部部分(未示出)。底部部分可以形成在開口的下部；頂部部分可以形成在底部部分上並且完全填充開口；底部部分可以包括鎳；頂部部分可包括鈀、鈷、或其組合。
參照圖12，在一些實施例中，第一內連接層611的寬度W3和字元線結構310的寬度W4可以實質上相同。在一些實施例中，第一內連接層611的寬度W3和字元線結構310的寬度W4可以不同。例如，第一內連接層611的寬度W3可以小於字元線結構310的寬度W4。
圖13為俯視圖，例示本揭露的一個實施例的中間半導體元件。圖14是沿圖13中A-A'線的剖面圖，例示本揭露的一個實施例的半導體元件1A的製備方法的部分流程。圖15為俯視圖，例示本揭露的一個實施例的中間半導體元件。圖16和圖17是沿圖15中A-A'線的剖面圖，例示本揭露的一個實施例的半導體元件1A的製備方法的部分流程。
參照圖1和圖13至圖16，於步驟S17，形成多個頂部淺插塞421、423在第一內連接層611上，且形成多個深插塞511、513在雜質區域115上。
參照圖13和圖14，可以在中間介電層213上形成一頂部介電層215。在一些實施例中，頂部介電層215可以由例如氧化矽、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃等、或其組合形成。在一些實施例中，未摻雜的矽酸鹽玻璃可以表示為SiO x。x可以在1.4和2.1之間。在一些實施例中，頂部介電層215可以通過諸如化學氣相沉積、電漿增強化學氣相沉積、或其他適用的沉積製程形成。
在一些實施例中，可以執行平坦化製程，例如化學機械研磨，以去除多餘的材料並為後續處理步驟提供實質上平坦的表面。
在一些實施例中，頂部介電層215可以包括例如二氧化矽、未摻雜矽酸鹽玻璃、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、旋塗低k介電層、化學氣相沉積低k介電層，或其組合。在一些實施例中，頂部介電層215可以包括諸如旋塗玻璃的自平坦化介電材料或諸如SiLK TM的旋塗低k介電材料。自平坦化介電材料的使用可以避免執行後續平坦化步驟的需要。在一些實施例中，頂部介電層215可以通過沉積製程形成，包括例如化學氣相沉積、電漿增強化學氣相沉積、旋塗、或其他適用的沉積製程。
參照圖13和圖14，在一些實施例中，頂部介電層215的厚度T3可以大於中間介電層213的厚度T2或底部介電層211的厚度T1。在一些實施例中，頂部介電層215的厚度T3可以與中間介電層213的厚度T2或底部介電層211的厚度T1實質上相同。
參照圖13和圖14，可以沿著頂部介電層215形成多個插塞開口(未示出)以暴露部分的第一內連接層611。插塞開口可以通過一第二開口蝕刻製程形成。隨後，可以執行一第二沉積製程以填充插塞開口。可以執行平坦化製程，例如化學機械研磨，直到頂部介電層215的頂面暴露以去除多餘的材料，為後續製程步驟提供實質上平坦的表面，並形成頂部淺插塞421、423。
在一些實施例中，第二開口蝕刻製程可以在任何適合的電漿處理設備中進行，例如，反應性離子蝕刻設備。反應性離子蝕刻設備可以在真空室內包含陽極和陰極。陰極的形式通常是在腔室內支撐半導體晶片的基座，而陽極通常是由腔室的壁和頂部形成。為了處理晶片，電漿源氣體被泵入真空室，且陽極和陰極由單一正弦頻率源驅動以將電漿源氣體激發成電漿。單一頻率通常為13.56 MHz，儘管經常使用100 kHz至2.45 GHz的頻率，偶爾也會使用其他頻率。射頻功率激發電漿源氣體，在靠近待處理的半導體晶片的室內產生電漿。反應性離子蝕刻設備在第二開口蝕刻製程中使用的蝕刻化學優選地基於包含氮原子和氟原子的電漿源氣體，例如，可以使用三氟化氮氣體。又例如，可以使用(a)包含氮原子的氣體和(b)包含氟原子的氣體的混合物；如，可以使用包含氮氣和一種或多種碳-氟系氣體的混合物的電漿源氣體。碳-氟系氣體可以是例如四氟化碳、六氟乙烷或八氟環丁烷。
在一些實施例中，頂部淺插塞421、423可以由例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物（例如，碳化鉭、碳化鈦、碳化鉭鎂）、金屬形成氮化物(例如氮化鈦)、過渡金屬鋁化物、或其組合形成。第二沉積製程可以是例如化學氣相沉積、物理氣相沉積、濺射、原子層沉積、或其他適用的沉積製程。
參照圖13和圖14，左側的頂部淺插塞可視為第一頂部淺插塞421，其具有寬度W5。右邊的頂部淺插塞可視為第二頂部淺插塞423，其具有寬度W6。在一些實施例中，第一頂部淺插塞421的寬度W5和第二頂部淺插塞423的寬度W6可以實質上相同。在一些實施例中，第一頂部淺插塞421的寬度W5和第二頂部淺插塞423的寬度W6可以不同。在一些實施例中，第一頂部淺插塞421和第二頂部淺插塞423之間的距離D2可以大於第一頂部淺插塞421的寬度W5或第二頂部淺插塞423的寬度W6。在一些實施例中，第一頂部淺插塞421和第二頂部淺插塞423之間的距離D2和第一頂部淺插塞421的寬度W5(或寬度W6第二頂部淺插塞423)可以實質上相同。
參照圖13和圖14，在一些實施例中，頂部淺插塞421、423的寬度W5、W6與底部淺插塞411、413的寬度W1、W2可以實質上相同。在一些實施例中，頂部淺插塞421、423的寬度W5、W6和底部淺插塞411、413的寬度W1、W2可以不同。在一些實施例中，第一頂部淺插塞421和第二頂部淺插塞423之間的距離D2和第一底部淺插塞411和第二底部淺插塞413之間的距離D1可以實質上相同。在一些實施例中，第一頂部淺插塞421與第二頂部淺插塞423之間的距離D2與第一底部淺插塞411與第二底部淺插塞413之間的距離D1可以不同。
參照圖13和圖14，在一些實施例中，第一底部淺插塞411和第一頂部淺插塞421可以地形上對齊(topographically aligned)，並且第二底部淺插塞413和第二頂部淺插塞423可以地形上對齊。在一些實施例中，第一頂部淺插塞421和第一底部淺插塞411可以在地形上對齊，而第二頂部淺插塞423和第二底部淺插塞413在地形上不對齊。在一些實施例中，第一底部淺插塞411和第一頂部淺插塞421沒有地形上對齊並且第二底部淺插塞413和第二頂部淺插塞423沒有地形上對齊。
在本揭露的描述中，當兩個特徵具有實質上相同的x、y坐標時，則這兩個特徵在地形上對齊。
參照圖13和圖14，在一些實施例中，頂部淺插塞421、423的厚度T3和底部淺插塞411、413的厚度T4可以不同。在一些實施例中，頂部淺插塞421、423的厚度T3和底部淺插塞411、413的厚度T4可以實質上相同。
參照圖15和圖16，可以沿著頂部介電層215、中間介電層213和底部介電層211形成多個插塞開口(未示出)以暴露部分的雜質區域115。插塞開口可以通過一第三開口蝕刻製程形成。隨後，可以執行一第三沉積製程以填充插塞開口。可以執行一平坦化製程，例如化學機械研磨，直到頂部介電層215的頂面暴露，以去除多餘的材料，為後續製程步驟提供實質上平坦的表面，並形成深插塞511、513。換句話說，頂部淺插塞421、423的頂面420TS和深插塞511、513的頂面510TS可以是實質上共面的。
在一些實施例中，第三開口蝕刻製程可以在任何適合的電漿處理設備中進行，例如，反應性離子蝕刻設備。反應性離子蝕刻設備可以在真空室內包含陽極和陰極，陰極的形式通常是在腔室內支撐半導體晶片的基座，而陽極通常是由腔室的壁和頂部形成。為了處理晶片，電漿源氣體被泵入真空室，且陽極和陰極由單一正弦頻率源驅動以將電漿源氣體激發成電漿。單一頻率通常為13.56 MHz，儘管經常使用100 kHz至2.45 GHz的頻率，偶爾也會使用其他頻率。射頻功率激發電漿源氣體，在靠近待處理的半導體晶片的室內產生電漿。反應性離子蝕刻設備在第三開口蝕刻製程中使用的蝕刻化學優選地基於包含氮原子和氟原子的電漿源氣體，例如，可以使用三氟化氮氣體。又例如，可以使用(a)包含氮原子的氣體和(b)包含氟原子的氣體的混合物；如，可以使用包含氮氣和一種或多種碳-氟系氣體的混合物的電漿源氣體。碳-氟系氣體可以是例如四氟化碳、六氟乙烷或八氟環丁烷。
在一些實施例中，深插塞511、513可以由例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物（例如，碳化鉭、碳化鈦、碳化鉭鎂）、金屬形成氮化物(例如氮化鈦)、過渡金屬鋁化物、或其組合形成。第三沉積製程可以是例如化學氣相沉積、物理氣相沉積、濺射、原子層沉積、或其他適用的沉積製程。
參照圖15和圖16，左側的深插塞可視為第一深插塞511，其具有寬度W7；右邊的深插塞可視為第二深插塞513，其具有寬度W8。在一些實施例中，第一深插塞511的寬度W7和第二深插塞513的寬度W8可以實質上相同。在一些實施例中，第一深插塞511的寬度W7和第二深插塞513的寬度W8可以不同。
參照圖15和圖16，在一些實施例中，深插塞511、513的寬度W7、W8和底部淺插塞411、413的寬度W1、W2可以實質上相同。在一些實施例中，深插塞511、513的寬度W7、W8與底部淺插塞411、413的寬度W1、W2可以不同。例如，深插塞511、513的寬度W7、W8可以大於底部淺插塞411、413的寬度W1、W2。
在一些實施例中，深插塞511、513的寬度W7、W8和頂部淺插塞421、423的寬度W5、W6可以不同。例如，深插塞511、513的寬度W7、W8可以大於頂部淺插塞421、423的寬度W5、W6。在一些實施例中，深插塞511、513的寬度W7、W8和頂部淺插塞421、423的寬度W5、W6可以實質上相同。
參照圖1和圖17，於步驟S19，形成第二內連接層613在頂部淺插塞421、423上，且形成多個第三內連接層615在深插塞511、513上。
參照圖17，第二內連接層613和第三內連接層615可以形成在頂部介電層215上。在一些實施例中，第二內連接層613和第三內連接層615可以通過最初形成晶種層(seed layer，圖17中未單獨示出)來形成。晶種層可以是導電材料的薄層，其有助於在後續處理步驟期間形成更厚的層。晶種層可以包括約1000埃厚的鈦層，隨後是約5000埃厚的銅層。根據所需材料，可以使用諸如濺射、蒸發或電漿增強化學氣相沉積的製程來形成晶種層。晶種層可具有介於約0.3 μm與約1 μm之間的厚度，例如約0.5 μm。
一旦形成晶種層，第二內連接層613和第三內連接層615可以形成在晶種層的上方。在一些實施例中，第二內連接層613和第三內連接層615可以包括一種或多種導電材料，例如銅、鎢、其他導電金屬等，並且可以通過例如電鍍、化學鍍等形成。在一些實施例中，可以將光阻劑(圖17中未單獨示出)放置在晶種層上並圖案化，以暴露需要形成第二內連接層613和第三內連接層615的晶種層。
一旦圖案化，就可以使用電鍍製程，其中晶種層和光阻劑被浸沒或浸入在電鍍溶液中。晶種層表面可以電連接到外部直流電源的負極側，使得晶種層在電鍍過程中起到陰極的作用。固體導電陽極，例如銅陽極，也可以浸入溶液中並且可以連接到電源的正極側。來自陽極的原子被溶解到溶液中，陰極(例如，晶種層)從溶液中獲得溶解的原子，從而在光阻劑的開口內電鍍晶種層暴露的導電區域。在形成第二內連接層613和第三內連接層615之後，可以去除光阻劑。
參照圖17，第二內連接層613的寬度W9和第一內連接層611的寬度W3可以不同。例如，第二內連接層613的寬度W9可以小於第一內連接層611的寬度W3。在一些實施例中，第二內連接層613的寬度W9和第一內連接層611的寬度W3可以實質上相同。
參照圖17，第二內連接層613的寬度W9可以大於第三內連接層615的寬度W10。在一些實施例中，第二內連接層613的寬度W9和第三內連接層615的寬度W10可以實質上相同。
通常，由於寬度較小，與深插塞相比，淺插塞可能具有更大的縱寬比(aspect ratio)。因此，難以直接製作沿介電層設置且電性連接至字元線結構的淺插塞。
相反地，通過在底部淺插塞411、413和頂部淺插塞421、423之間採用第一內連接層611，底部淺插塞411、413和頂部淺插塞421、423的縱寬比可以減小。結果，製造半導體元件1A的複雜性將得以降低。
圖18為剖面圖，例示本揭露於另一實施例中的半導體元件1B。
參照圖18，半導體元件1B可以具有與圖17中所示的結構相類似的結構，圖18中與圖17中相同或相似的元件已經被標記為相同或相似的標記，且省略重複的描述。
字元線覆蓋層315可以由包括下部部分315L和上部部分315U的疊層(stacked layer)形成。下部部分315L可以設置在字元線導電層313上。上部部分315U可以設置在下部部分315L上。下部部分315L可以由具有約4.0或更大的介電常數的絕緣材料形成。絕緣材料可以是氧化鉿、氧化鋯、氧化鋁、氧化鈦、氧化鑭、鈦酸鍶、鋁酸鑭、氧化釔、三氧化鎵(III)、氧化鎵鎵、鈦酸鉛鋯、鈦酸鍶鋇、或其混合物。上部部分315U可以由諸如氧化矽、氮化矽、氮氧化矽、氧氮化矽、摻雜氟化物的矽酸鹽等的低介電常數材料形成。由低介電常數材料形成的上部部分315U可降低基底111頂面的電場；因此，漏電流將減少。
圖19為俯視圖，例示本揭露的另一實施例的中間半導體元件。圖20是沿圖19中A-A'線的剖面圖，例示本揭露的另一實施例的半導體元件1C的製備方法的部分流程。圖21為俯視圖，例示本揭露於另一實施例中的中間半導體元件。圖22是沿圖21中A-A'線的剖面圖，例示本揭露的另一實施例的半導體元件1C的製備方法的部分流程。
參照圖19和圖20，可以用類似於圖2和圖3中所示類似的過程來提供基底111，在此不再重複描述。形成多個隔離層113在基底111中。在俯視圖中，各隔離層113為線形並且可以沿方向Y延伸，隔離層113間彼此互相平行。隔離層113可以用與圖2和圖3所示類似的過程形成，在此不再重複描述。
參照圖21和圖22，雜質區域115可以形成在基底111中且於隔離層113之間。需要注意的是，雜質區域115和隔離層113並不相鄰。雜質區域115可以通過具有遮罩層(mask layer，未示出)的植入製程形成，可以用類似於圖4和圖5所示類似的過程來執行植入製程，在此不再重複描述。
圖23為俯視圖，例示本揭露於另一實施例中的中間半導體元件。圖24是沿圖23中A-A'線的剖面圖，例示本揭露的另一實施例的半導體元件1C的製備方法的部分流程。圖25為俯視圖，例示本揭露於另一實施例中的中間半導體元件。圖26和圖27是沿圖25中A-A'線的剖面圖，例示本揭露的另一實施例的半導體元件1C的製備方法的部分流程。
參照圖23和圖24，字元線結構310可以用類似於圖6至圖9所示類似的過程形成，在此不再重複描述。字元線結構310可以沿方向Y延伸，於俯視視角下平行於隔離層113。
參照圖26至圖27，底部介電層211、中間介電層213、頂部介電層215、底部淺插塞411、413、頂部淺插塞421、423、第一內連接層611、第二內連接層互連層613和第三內連接層615可以採用與圖10至圖17所示類似的過程形成，在此不再贅述。
本揭露的一個方面提供一種半導體元件，其包括：一基底；一字元線結構，設置於該基底中；多個雜質區域，設置於該基底中並鄰近該字元線結構；多個底部淺插塞，設置於該字元線結構上；一第一內連接層，設置於該些底部淺插塞上；多個頂部淺插塞，設置於該第一內連接層上；及多個深插塞，設置於該些雜質區域上。該些頂部淺插塞的頂面和該些深插塞的頂面實質上共面。
本揭露的另一方面提供一種半導體元件，其包括：一基底；多個隔離層，設置於該基底中；一字元線結構，設置於該基底中，且位於該些隔離層之間；多個雜質區域，設置於該基底中並鄰近該字元線結構；一第一內連接層，設置於該些底部淺插塞上；多個頂部淺插塞，設置於該第一內連接層上；及多個深插塞，設置於該些雜質區域上。該些頂部淺插塞的頂面和該些深插塞的頂面實質上共面。該字元線結構在俯視視角下沿一第一方向延伸。該些隔離層沿該第一方向延伸且彼此間相互平行。
本揭露的另一方面提供一種半導體元件的製備方法，其包括：提供一基底；形成一字元線結構在該基底中，並形成多個雜質區域在該基底中且與該字元線結構相鄰；形成多個底部淺插塞在該字元線結構上；形成一第一內連接層在該些底部淺插塞上；形成多個頂部淺插塞在該第一內連接層上；及形成多個深插塞在該些雜質區域上。該些頂部淺插塞的頂面和多個深插塞的頂面實質上共面。該些底部淺插塞的寬度小於該些深插塞的寬度。
由於本揭露的半導體元件的設計，通過在底部淺插塞411、413和頂部淺插塞421、423之間採用第一內連接層611，底部淺插塞411、413與頂部淺插塞421、423的縱寬比將得以減小。結果，製造半導體元件1A的複雜性將得以降低。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
1A:半導體元件 1B:半導體元件 1C:半導體元件 10:製備方法 111:基底 113:隔離層 115:雜質區域 211:底部介電層 213:中間介電層 215:頂部介電層 310:字元線結構 310T:字元線溝渠 311:字元線絕緣層 313:字元線導電層 315:字元線覆蓋層 315L:下部部分 315U:上部部分 411:第一底部淺插塞 413:第二底部淺插塞 420TS:頂面 421:第一頂部淺插塞 423:第二頂部淺插塞 510TS:頂面 511:第一深插塞 513:第二深插塞 611:第一內連接層 613:第二內連接層 615:第三內連接層 AA:主動區域 D1:距離 D2:距離 T1:厚度 T2:厚度 T3:厚度 VL1:垂直層級 W1:寬度 W2:寬度 W3:寬度 W4:寬度 W5:寬度 W6:寬度 W7:寬度 W8:寬度 W9:寬度 W10:寬度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為流程圖，例示本揭露一實施例的一種半導體元件的製備方法； 圖2為俯視圖，例示本揭露的一個實施例的中間半導體元件； 圖3是沿圖2中A-A'線的剖面圖，例示本揭露的一個實施例的半導體元件的製備方法的部分流程； 圖4為俯視圖，例示本揭露的一個實施例的中間半導體元件； 圖5是沿圖4中A-A'線的剖面圖，例示本揭露的一個實施例的半導體元件的製備方法的部分流程； 圖6為俯視圖，例示本揭露的一個實施例的中間半導體元件； 圖7是沿圖6中A-A'線的剖面圖，例示本揭露的一個實施例的半導體元件的製備方法的部分流程； 圖8為俯視圖，例示本揭露的一個實施例的中間半導體元件； 圖9是沿圖8中A-A'線的剖面圖，例示本揭露的一個實施例的半導體元件的製備方法的部分流程； 圖10為俯視圖，例示本揭露的一個實施例的中間半導體元件； 圖11和12是沿圖10中A-A'線的剖面圖，例示本揭露的一個實施例的半導體元件的製備方法的部分流程； 圖13為俯視圖，例示本揭露的一個實施例的中間半導體元件； 圖14是沿圖13中A-A'線的剖面圖，例示本揭露的一個實施例的半導體元件的製備方法的部分流程； 圖15為俯視圖，例示本揭露的一個實施例的中間半導體元件； 圖16和圖17是沿圖15中A-A'線的剖面圖，例示本揭露的一個實施例的半導體元件的製備方法的部分流程； 圖18為剖面圖，例示本揭露於另一實施例中的半導體元件； 圖19為俯視圖，例示本揭露的另一實施例的中間半導體元件； 圖20是沿圖19中A-A'線的剖面圖，例示本揭露的另一實施例的半導體元件的製備方法的部分流程； 圖21為俯視圖，例示本揭露於另一實施例中的中間半導體元件； 圖22是沿圖21中A-A'線的剖面圖，例示本揭露的另一實施例的半導體元件的製備方法的部分流程； 圖23為俯視圖，例示本揭露於另一實施例中的中間半導體元件； 圖24是沿圖23中A-A'線的剖面圖，例示本揭露的另一實施例的半導體元件的製備方法的部分流程； 圖25為俯視圖，例示本揭露於另一實施例中的中間半導體元件；及 圖26和圖27是沿圖25中A-A'線的剖面圖，例示本揭露的另一實施例的半導體元件的製備方法的部分流程。
1A:半導體元件
111:基底
113:隔離層
115:雜質區域
211:底部介電層
213:中間介電層
215:頂部介電層
310:字元線結構
311:字元線絕緣層
313:字元線導電層
315:字元線覆蓋層
411:第一底部淺插塞
413:第二底部淺插塞
421:第一頂部淺插塞
423:第二頂部淺插塞
511:第一深插塞
513:第二深插塞
611:第一內連接層
613:第二內連接層
615:第三內連接層
AA:主動區域
W3:寬度
W9:寬度
W10:寬度

Claims (20)

  1. 一種半導體元件，包括： 一基底； 一字元線結構，設置於該基底中； 多個雜質區域，設置於該基底中並鄰近該字元線結構； 多個底部淺插塞，設置於該字元線結構上； 一第一內連接層，設置於該些底部淺插塞上； 多個頂部淺插塞，設置於該第一內連接層上；及 多個深插塞，設置於該些雜質區域上； 其中，該些頂部淺插塞的頂面和該些深插塞的頂面實質上共面。
  2. 如請求項1所述的半導體元件，其中該些底部淺插塞的寬度小於該些深插塞的寬度。
  3. 如請求項2所述的半導體元件，其中該字元線結構包括： 一字元線絕緣層，設置於該基底內，且包括一U形橫截面輪廓； 一字元線導電層，設置於該字元線絕緣層上；及 一字元線覆蓋層，設置於該字元線絕緣層和字元線導電層上； 其中該些底部淺插塞沿該字元線覆蓋層設置並位於該字元線導電層上。
  4. 如請求項3所述的半導體元件，其中該字元線結構的寬度與該第一內連接層的寬度不同。
  5. 如請求項3所述的半導體元件，其中該字元線結構的寬度與該第一內連接層的寬度實質上相同。
  6. 如請求項4所述的半導體元件，其中該些底部淺插塞的寬度與該些頂部淺插塞的寬度實質上相同。
  7. 如請求項4所述的半導體元件，其中該些底部淺插塞的寬度與該些頂部淺插塞的寬度不同。
  8. 如請求項4所述的半導體元件，其中該些底部淺插塞的寬度實質上相同。
  9. 如請求項4所述的半導體元件，其中該些底部淺插塞的寬度不同。
  10. 如請求項4所述的半導體元件，其中該些頂部淺插塞的寬度實質上相同。
  11. 如請求項4所述的半導體元件，其中該些頂部淺插塞的寬度不同。
  12. 如請求項4所述的半導體元件，其中該些深插塞的寬度不同。
  13. 如請求項4所述的半導體元件，其中該些深插塞的寬度實質上相同。
  14. 如請求項4所述的半導體裝置，還包括一底部介電層，設置於該基底上、一中間介電層，設置於該底部介電層上、及一頂部介電層，設置於該中間介電層上； 其中，該些底部淺插塞沿該底部介電層設置； 其中，該第一內連接層沿該中間介電層設置，並位於該些底部淺插塞上； 其中，該些頂部淺插塞沿著該頂部介電層設置，並位於該第一內連接層上。
  15. 如請求項14所述的半導體元件，還包括一第二內連接層，設置於該些頂部淺插塞上，及多個第三內連接層，設置於該些深插塞上；其中，該第一內連接層的寬度和該第二內連接層的寬度不同。
  16. 一種半導體元件，包括： 一基底； 多個隔離層，設置於該基底中； 一字元線結構，設置於該基底中，且位於該些隔離層之間； 多個雜質區域，設置於該基底中並鄰近該字元線結構； 多個底部淺插塞，設置於該字元線結構上； 一第一內連接層，設置於該些底部淺插塞上； 多個頂部淺插塞，設置於該第一內連接層上；及 多個深插塞，設置於該些雜質區域上； 其中，該些頂部淺插塞的頂面和該些深插塞的頂面實質上共面； 其中，該字元線結構在俯視視角下沿一第一方向延伸； 其中，該些隔離層沿該第一方向延伸且彼此間相互平行。
  17. 如請求項16所述的半導體元件，其中該些底部淺插塞的寬度小於該些深插塞的寬度，其中該字元線結構包括： 一字元線絕緣層，設置於該基底內，且包括一U形橫截面輪廓； 一字元線導電層，設置於該字元線絕緣層上；及 一字元線覆蓋層，設置於該字元線絕緣層和該字元線導電層上； 其中，該些底部淺插塞沿該字元線覆蓋層設置，並位於該字元線導電層上。
  18. 如請求項17所述的半導體元件，其中該字元線結構的寬度與該第一內連接層的寬度不同。
  19. 如請求項17所述的半導體元件，還包括一底部介電層，設置於該基底上、一中間介電層，設置於該底部介電層上、一頂部介電層，設置於該中間介電層上、一第二內連接層，設置於頂部淺插塞上、及多個第三內連接層，設置於該些深插塞上； 其中，該些底部淺插塞沿該底部介電層設置； 其中，該第一內連接層沿該中間介電層設置，並位於該些底部淺插塞上； 其中，該些頂部淺插塞沿著該頂部介電層設置，並位於該第一內連接層上。
  20. 一種半導體元件的製備方法，包括： 提供一基底； 形成一字元線結構在該基底中，並形成多個雜質區域在該基底中且與該字元線結構相鄰； 形成多個底部淺插塞在該字元線結構上； 形成一第一內連接層在該些底部淺插塞上； 形成多個頂部淺插塞在該第一內連接層上；及 形成多個深插塞在該些雜質區域上； 其中，該些頂部淺插塞的頂面和多個深插塞的頂面實質上共面； 其中，該些底部淺插塞的寬度小於該些深插塞的寬度。
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US8492226B2 (en) * 2011-09-21 2013-07-23 Globalfoundries Singapore Pte. Ltd. Trench transistor
KR102055333B1 (ko) * 2014-01-29 2020-01-22 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
US10438645B2 (en) * 2017-10-27 2019-10-08 Ferroelectric Memory Gmbh Memory cell and methods thereof
CN111640748A (zh) * 2019-09-27 2020-09-08 福建省晋华集成电路有限公司 半导体器件及其电接触结构、制造方法
TWI770804B (zh) * 2021-02-04 2022-07-11 華邦電子股份有限公司 記憶體裝置及其製造方法

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