CN117637684A - 具有浅插塞的半导体元件及其制备方法 - Google Patents

具有浅插塞的半导体元件及其制备方法 Download PDF

Info

Publication number
CN117637684A
CN117637684A CN202311498664.0A CN202311498664A CN117637684A CN 117637684 A CN117637684 A CN 117637684A CN 202311498664 A CN202311498664 A CN 202311498664A CN 117637684 A CN117637684 A CN 117637684A
Authority
CN
China
Prior art keywords
plugs
word line
layer
shallow
disposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311498664.0A
Other languages
English (en)
Inventor
黄则尧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN117637684A publication Critical patent/CN117637684A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请公开一种半导体元件及其制备方法，该半导体元件包括：字元线结构、多个杂质区域、多个底部浅插塞、第一内连接层、多个顶部浅插塞、多个深插塞以及第二内连接层。字元线结构设置于基底中。多个杂质区域设置于基底中并邻近字元线结构。多个底部浅插塞设置于字元线结构上。第一内连接层设置于该些底部浅插塞上。多个顶部浅插塞设置于第一内连接层上。多个深插塞设置于该些杂质区域上。第二内连接层设置于该些顶部浅插塞上，及多个第三内连接层设置于该些深插塞上。第一内连接层的宽度和第二内连接层的宽度不同。

Description

具有浅插塞的半导体元件及其制备方法
本申请是2023年4月18日提交的、发明名称为“半导体元件及其制备方法”的、中国发明专利申请第202310416167.5号申请案的分案申请，第202310416167.5号申请案主张2022年8月29日申请的美国正式申请案第17/897,898号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
技术领域
本公开涉及一种半导体元件及其制备方法，尤其涉及一种具有浅插塞的半导体元件及其制备方法。
背景技术
半导体元件用于各种电子应用，例如个人计算机、手机、数码相机和其他电子设备。为满足对计算能力不断增长的需求，半导体元件的尺寸不断地缩小。然而，在缩减过程中会出现各种各样的问题，而且这些问题还在不断增加。因此，在提高半导体元件的性能、质量、良率、效能和可靠性等方面仍然面临挑战。
上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开提供一种半导体元件，其包括：基底、字元线结构、多个杂质区域、多个底部浅插塞、第一内连接层、多个顶部浅插塞、多个深插塞以及第二内连接层。字元线结构设置于基底中。多个杂质区域设置于基底中并邻近字元线结构。多个底部浅插塞设置于字元线结构上。第一内连接层设置于该些底部浅插塞上。多个顶部浅插塞设置于第一内连接层上。多个深插塞设置于该些杂质区域上。第二内连接层设置于该些顶部浅插塞上，及多个第三内连接层设置于该些深插塞上。第一内连接层的宽度和第二内连接层的宽度不同。
本公开提供一种半导体元件，其包括：基底、多个隔离层、字元线结构、多个杂质区域、多个底部浅插塞、第一内连接层、多个顶部浅插塞及多个深插塞。多个隔离层设置于基底中。字元线结构设置于基底中，且位于该些隔离层之间。多个杂质区域设置于基底中并邻近字元线结构。多个底部浅插塞设置于字元线结构上。第一内连接层设置于该些底部浅插塞上。多个顶部浅插塞设置于第一内连接层上。多个深插塞设置于该些杂质区域上。字元线结构包含：字元线绝缘层、字元线导电层及字元线覆盖层。字元线绝缘层设置于该基底内，且包括U形横截面轮廓。字元线导电层设置于字元线绝缘层上。字元线覆盖层设置于字元线绝缘层和字元线导电层上。该些底部浅插塞沿字元线覆盖层设置并位于字元线导电层上。
本公开提供一种半导体元件的制备方法，其包括：提供基底；形成字元线结构在基底中，并形成多个杂质区域在基底中且该字元线结构相邻；形成多个底部浅插塞在字元线结构上；形成第一内连接层在该些底部浅插塞上；形成多个顶部浅插塞在第一内连接层上；及形成多个深插塞在该些杂质区域上。该些顶部浅插塞的顶面和多个深插塞的顶面实质上共面，及该些底部浅插塞的宽度小于该些深插塞的宽度。形成字元线结构在基底中包括：形成字元线沟渠在基底中；共形地形成字元线绝缘层在字元线沟渠上，并具有U形横截面轮廓；形成字元线导电层在字元线绝缘层上；及形成字元线覆盖层在字元线绝缘层和字元线导电层上。
由于本公开的半导体元件的设计，通过在底部浅插塞和顶部浅插塞之间采用第一内连接层，底部浅插塞与顶部浅插塞的纵宽比将得以减小。结果，制造半导体元件的复杂性将得以降低。
上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号是指相同的元件。
图1为流程图，例示本公开一实施例的一种半导体元件的制备方法；
图2为俯视图，例示本公开的一个实施例的中间半导体元件；
图3是沿图2中A-A'线的剖面图，例示本公开的一个实施例的半导体元件的制备方法的部分流程；
图4为俯视图，例示本公开的一个实施例的中间半导体元件；
图5是沿图4中A-A'线的剖面图，例示本公开的一个实施例的半导体元件的制备方法的部分流程；
图6为俯视图，例示本公开的一个实施例的中间半导体元件；
图7是沿图6中A-A'线的剖面图，例示本公开的一个实施例的半导体元件的制备方法的部分流程；
图8为俯视图，例示本公开的一个实施例的中间半导体元件；
图9是沿图8中A-A'线的剖面图，例示本公开的一个实施例的半导体元件的制备方法的部分流程；
图10为俯视图，例示本公开的一个实施例的中间半导体元件；
图11和图12是沿图10中A-A'线的剖面图，例示本公开的一个实施例的半导体元件的制备方法的部分流程；
图13为俯视图，例示本公开的一个实施例的中间半导体元件；
图14是沿图13中A-A'线的剖面图，例示本公开的一个实施例的半导体元件的制备方法的部分流程；
图15为俯视图，例示本公开的一个实施例的中间半导体元件；
图16和图17是沿图15中A-A'线的剖面图，例示本公开的一个实施例的半导体元件的制备方法的部分流程；
图18为剖面图，例示本公开于另一实施例中的半导体元件；
图19为俯视图，例示本公开的另一实施例的中间半导体元件；
图20是沿图19中A-A'线的剖面图，例示本公开的另一实施例的半导体元件的制备方法的部分流程；
图21为俯视图，例示本公开于另一实施例中的中间半导体元件；
图22是沿图21中A-A'线的剖面图，例示本公开的另一实施例的半导体元件的制备方法的部分流程；
图23为俯视图，例示本公开于另一实施例中的中间半导体元件；
图24是沿图23中A-A'线的剖面图，例示本公开的另一实施例的半导体元件的制备方法的部分流程；
图25为俯视图，例示本公开于另一实施例中的中间半导体元件；及
图26和图27是沿图25中A-A'线的剖面图，例示本公开的另一实施例的半导体元件的制备方法的部分流程。
其中，附图标记说明如下：
1A：半导体元件
1B：半导体元件
1C：半导体元件
10：制备方法
111：基底
113：隔离层
115：杂质区域
211：底部介电层
213：中间介电层
215：顶部介电层
310：字元线结构
310T：字元线沟渠
311：字元线绝缘层
313：字元线导电层
315：字元线覆盖层
315L：下部部分
315U：上部部分
411：第一底部浅插塞
413：第二底部浅插塞
420TS：顶面
421：第一顶部浅插塞
423：第二顶部浅插塞
510TS：顶面
511：第一深插塞
513：第二深插塞
611：第一内连接层
613：第二内连接层
615：第三内连接层
AA：主动区域
D1：距离
D2：距离
T1：厚度
T2：厚度
T3：厚度
VL1：垂直层级
W1：宽度
W2：宽度
W3：宽度
W4：宽度
W5：宽度
W6：宽度
W7：宽度
W8：宽度
W9：宽度
W10：宽度
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的图式，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的较佳实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
在本公开中，半导体元件一般是指能够利用半导体特性发挥作用的装置，电光元件、发光显示元件、半导体电路和电子元件都属于半导体元件的范畴。
需要说明的是，在本公开的描述中，上方(或上)对应于方向Z的箭头方向，下方(或下)对应于方向Z箭头的相反方向。
需要说明的是，在本公开的描述中，将元件(或特征)位于方向Z上垂直层级(vertical level)最高的表面称为元件(或特征)的顶面。将元件(或特征)位于方向Z上垂直层级最低的表面被视为元素(或特征)的底面。
需要说明的是，“形成”一词表示任何创造、建立、图形化、植入或沉积一元素、一掺质或一材料的方法。举例来说包括原子层沉积、化学气相沉积、物理气相沉积、溅镀、共溅镀、旋转涂布、扩散、沉积、长晶、植入、微影、干式蚀刻与湿式蚀刻等方法，但不以此为限。
需要说明的是，在本公开的描述中，此处所提及的功能或步骤可能以与附图中所标注的顺序不同的顺序出现。例如，根据所涉及的功能或步骤，连续显示的两个图示实际上可以基本上同时执行或者有时可以以相反的顺序执行。
图1为流程图，例示本公开一实施例的一种半导体元件1A的制备方法10。图2为俯视图，例示本公开的一个实施例的中间半导体元件。图3是沿图2中A-A'线的剖面图，例示本公开的一个实施例的半导体元件1A的制备方法的部分流程。
需要说明的是，为了清楚起见，半导体元件1A的一些元件于俯视图中将予以省略。
参照图1至图3，于步骤S11中，提供一基底111，形成一隔离层113在基底111中以定义一主动区域AA。
参照图2和图3，在一些实施例中，基底111可以是完全由至少一种半导体材料组成的块状半导体基底(bulk semiconductor substrate)。块状半导体基底可以由硅、锗等元素半导体；化合物半导体，例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟，或其他III-V族化合物半导体或II-VI族化合物半导体；或其组合所形成。
在一些实施例中，基底111包括绝缘体上半导体结构，其从底部到顶部由处理基底、绝缘体层和最顶部半导体材料层组成。处理基底和最顶部半导体材料层由与上述块状半导体基底相同的材料所形成。绝缘体层为结晶或非结晶介电材料，例如氧化物和/或氮化物。例如，绝缘体层可以是介电氧化物，例如氧化硅。又例如，绝缘体层可以是介电氮化物，例如氮化硅或氮化硼。再例如，绝缘体层包括介电氧化物和介电氮化物的堆叠，如以任意顺序堆叠的氧化硅及氮化硅或氮化硼。绝缘体层具有介于约10nm和约200nm之间的厚度。
需要说明的是，术语“约”改变本公开的成分、组分或反应物的量是指例如通过用于制备的典型测量和液体处理程序可发生的数值变化于浓缩物或溶液。此外，变化亦可能源自量测程序中的非故意失误、制备组合物或实施方法时等情况中所使用的成分的制备、来源或纯度上的差异。在一方面，术语“约”指所示数值10％以内的变化。在另一方面，术语“约”指所示数值5％以内的变化。在其他方面，术语“约”是指所示数值10％、9％、8％、7％、6％、5％、4％、3％、2％、或1％以内的变化。
参照图2和图3，隔离层113可以形成在基底111中。执行一系列沉积制程以在基底111上沉积一垫氧化物层(未示出)和一垫氮化物层(未示出)。可以执行微影制程来定义隔离层113的位置。在微影制程之后，可以进行蚀刻制程，例如各向异性干式蚀刻制程，以形成穿透垫氧化物层、垫氮化物层并延伸至基底111的沟渠(未示出)。可以在沟渠中沉积绝缘材料，然后可以进行平坦化制程，例如化学机械研磨，以去除多余的填充材料，直到暴露出基底111的顶面，从而形成隔离层113。隔离层113的顶面和基底111的顶面实质上共面。基底111中被隔离层113包围的部分可以视为主动区域AA。
需要说明的是，主动区域AA可以包括基底111的一部分和主动区域AA上方的空间。将元件描述为设置在主动区域AA上是指该元件设置在基底111的部分的顶面上。将元件描述为设置在主动区域AA中是指该元件设置在基底111的部分中；然而，元件的顶面可以与基底111的部分的顶面齐平。将元件描述为设置在主动区域AA的上方意味着该元件设置在基底111的部分的顶面的上方。
图4为俯视图，例示本公开的一个实施例的中间半导体元件。图5是沿图4中A-A'线的剖面图，例示本公开的一个实施例的半导体元件1A的制备方法的部分流程。
参照图1和图4至图9，于步骤S13，形成一字元线结构310在基底111中，形成多个杂质区域115在主动区域AA中。
参照图4和图5，在基底111的主动区域AA中形成杂质区域115。杂质区域115可以通过植入制程形成。植入制程可以向基底111添加p型杂质(掺杂剂)或n型杂质(掺杂剂)以形成具有电性类型(electrical type)的杂质区域115。包括p型杂质的植入制程可能会向本征半导体添加杂质，从而产生价电子的缺陷。在含硅基底中，p型掺杂剂即杂质的实例包括但不限于硼、铝、镓、或铟。包括n型杂质的植入制程可以将自由电子贡献给本征半导体。在含硅基底中，n型掺杂剂即杂质的实例包括但不限于锑、砷、和磷。应当注意，术语“电性类型”表示掺杂区域是p型或n型的。在本实施例中，杂质区域115可以通过包括p型杂质的植入制程形成并且可以具有第一电性类型(例如，p型)。
在一些实施例中，杂质区域115的掺杂剂浓度介于约1E19 atoms/cm^3和约1E21atoms/cm^3之间。
在一些实施例中，可执行退火制程(anneal process)以激活杂质区域115。退火制程的温度可介于约800℃与约1250℃之间。退火制程可具有介于约1毫秒与约500毫秒之间的制程持续时间。退火制程可以是例如快速热退火(rapid thermal anneal)、激光尖峰退火(laser spike anneal)或闪光灯退火(flash lamp anneal)。
图6为俯视图，例示本公开的一个实施例的中间半导体元件。图7是沿图6中A-A'线的剖面图，例示本公开的一个实施例的半导体元件1A的制备方法的部分流程。图8为俯视图，例示本公开的一个实施例的中间半导体元件。图9是沿图8中A-A'线的剖面图，例示本公开的一个实施例的半导体元件1A的制备方法的部分流程。
参照图6和图7，在基底111中形成一字元线沟渠310T。字元线沟渠310T可以通过微影制程和随后的蚀刻制程形成。在一些实施例中，字元线沟渠310T为线形(line shape)并沿方向Y延伸，且在俯视图中横穿杂质区域115。杂质区域115可以被字元线沟渠310T分成两个分开的部分。
参照图8和图9，字元线结构310可以形成在字元线沟渠310T中。在一些实施例中，字元线结构310可以包括一字元线绝缘层311、一字元线导电层313和一字元线覆盖层315。
参照图8和图9，字元线绝缘层311可以共形地形成在字元线沟渠310T的表面上。字元线绝缘层311可以具有U形截面轮廓(U-shaped cross-sectional profile)。换句话说，字元线绝缘层311可以向内形成在基底111中。在一些实施例中，字元线绝缘层311可以通过热氧化制程(thermal oxidation process)形成。例如，可以通过氧化字元线沟渠310T的表面来形成字元线绝缘层311。在一些实施例中，字元线绝缘层311可以通过化学气相沉积或原子层沉积等沉积制程形成。字元线绝缘层311可以包括高k材料(high-k material)、氧化物、氮化物、氮氧化物、或其组合。在一些实施例中，在沉积一内衬多晶硅层(linerpolysilicon layer，为清楚起见未示出)之后，可以通过自由基氧化内衬多晶硅层来形成字元线绝缘层311。在一些实施例中，在形成内衬氮化硅层(liner silicon nitridelayer，为清楚起见未示出)之后，可以通过自由基氧化内衬氮化硅层来形成字元线绝缘层311。
在一些实施例中，高k材料可以包括含铪材料(hafnium-containing material)。含铪材料可以是例如氧化铪、氧化铪硅、氮氧化铪硅、或其组合。在一些实施例中，高k材料可以是例如氧化镧、氧化铝镧、氧化锆、氧化锆、氮氧化硅锆、氧化铝、或其组合。可以选择性地使用其他高k材料。
参照图8和图9，字元线导电层313可以形成在字元线绝缘层311上。在一些实施例中，为了形成字元线导电层313，可以形成一导电层(为清楚起见未示出)以填充字元线沟渠310T，并且可以随后执行一凹陷制程(recessing process)。凹陷制程可以回蚀制程(etch-back process)执行或者以平坦化制程(planarization process)及回蚀制程依序地执行。字元线导电层313可以具有部分填充字元线沟渠310T的凹陷形状(recessed shape)。也就是说，字元线导电层313的顶面可以处于低于基底111的顶面的垂直层级VL1。
在一些实施例中，字元线导电层313可以包括金属、金属氮化物、或其组合。例如，字元线导电层313可以由氮化钛、钨、或氮化钛/钨形成。在共形地形成氮化钛之后，氮化钛/钨可以具有使用钨部分地填充字元线沟渠310T的结构。氮化钛或钨可以单独用于字元线导电层313。
在一些实施例中，字元线导电层313可以由例如多晶硅、多晶硅锗、或其组合的导电材料所形成。在一些实施例中，字元线导电层313可以掺杂有诸如磷、砷、锑、或硼的掺杂剂。在一些实施例中，字元线导电层313可以由例如钨、铝、钛、铜等、或其组合所形成。
参照图8和图9，可以通过例如化学气相沉积来沉积一介电材料(未示出)以完全填充字元线沟渠310T并覆盖基底111的顶面。可以执行一平坦化制程，例如化学机械研磨，直到基底111的顶面被暴露，以为后续制程步骤提供实质上平坦的表面，并形成字元线覆盖层315。在一些实施例中，字元线覆盖层315可以由例如氧化硅、氮化硅、氮氧化硅、氧氮化硅、或其他适用的介电材料形成。
需要说明的是，在本公开的描述中，氮氧化硅是指含有硅、氮和氧的物质，其中氧的比例大于氮的比例。氧氮化硅是指含有硅、氧和氮的物质，其中氮的比例大于氧的比例。
参照图8和图9，字元线结构310的形状和轮廓可以由字元线沟渠310T的形状和轮廓决定。换句话说，字元线结构310可以为线形并且沿着方向Y延伸。
图10为俯视图，例示本公开的一个实施例的中间半导体元件。图11和12是沿图10中A-A'线的剖面图，例示本公开的一个实施例的半导体元件1A的制备方法的部分流程。
参照图1和图10至图12，于步骤S15，在字元线结构310上形成多个底部浅插塞411、413，并且在底部浅插塞411、413上形成一第一内连接层611。
参照图10和图11，在基底111上形成一底部介电层211。在一些实施例中，底部介电层211可以由例如氧化硅、硼磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、氟化硅酸盐玻璃等、或其组合形成。在一些实施例中，未掺杂的硅酸盐玻璃可以表示为式SiOx。x可以在1.4和2.1之间。在一些实施例中，底部介电层211可以通过诸如化学气相沉积、等离子体增强化学气相沉积、或其他适用的沉积制程形成。
在一些实施例中，可以执行一平坦化制程，例如化学机械研磨，以去除多余的材料并为后续处理步骤提供实质上平坦的表面。
在一些实施例中，底部介电层211可以包括例如二氧化硅、未掺杂硅酸盐玻璃、氟硅酸盐玻璃、硼磷硅酸盐玻璃、旋涂低k介电层、化学气相沉积低k介电层，或其组合。在本公开中使用的术语“低k”表示具有小于二氧化硅的介电常数的介电材料。在一些实施例中，底部介电层211可以包括诸如旋涂玻璃的自平坦化介电材料或诸如SiLKTM的旋涂低k介电材料。自平坦化介电材料的使用可以避免执行后续平坦化步骤的需要。在一些实施例中，底部介电层211可以通过沉积制程形成，包括例如化学气相沉积、等离子体增强化学气相沉积、旋涂或其他适用的沉积制程。
参照图10和图11，沿着底部介电层211和字元线覆盖层315形成多个插塞开口(未示出)以暴露部分的字元线导电层313。插塞开口可以通过一第一开口蚀刻制程形成。随后，可以执行一第一沉积制程以填充插塞开口。可以执行诸如化学机械研磨的平坦化制程直到底部介电层211的顶面暴露，以去除多余的材料，为后续制程步骤提供实质上平坦的表面，并形成底部浅插塞411、413。
在一些实施例中，第一开口蚀刻制程可以在任何适合的等离子体处理设备中进行，例如，反应性离子蚀刻设备(reactive ion etching apparatus)。反应性离子蚀刻设备可以在真空室内包含阳极和阴极，阴极的形式通常是在腔室内支撑半导体晶片的基座，而阳极通常是由腔室的壁和顶部形成。为了处理晶片，等离子体源气体(plasma source gas)被泵入真空室，且阳极和阴极由单一正弦频率源(single sinusoidal frequency source)驱动以将等离子体源气体激发成等离子体。单一频率通常为13.56MHz，尽管经常使用100kHz至2.45GHz的频率，偶尔也会使用其他频率。射频功率(RF power)激发等离子体源气体，在靠近待处理的半导体晶片的室内产生等离子体。反应性离子蚀刻设备在第一开口蚀刻制程中使用的蚀刻化学(etching chemistry)优选地基于包含氮原子和氟原子的等离子体源气体，例如，可以使用三氟化氮气体。又例如，可以使用(a)包含氮原子的气体和(b)包含氟原子的气体的混合物；如，可以使用包含氮气和一种或多种碳-氟系气体(carbon-fluorine-series gases)的混合物的等离子体源气体。碳-氟系气体可以是例如四氟化碳、六氟乙烷或八氟环丁烷。
在一些实施例中，底部浅插塞411、413可以由例如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属形成氮化物(例如氮化钛)、过渡金属铝化物、或其组合形成。第一沉积制程可以是例如化学气相沉积、物理气相沉积、溅射、原子层沉积、或其他适用的沉积制程。
参照图10和图11，左侧的底部浅插塞可视为第一底部浅插塞411，其具有宽度W1。右边的底部浅插塞可视为第二底部浅插塞413，其具有宽度W2。在一些实施例中，第一底部浅插塞411的宽度W1和第二底部浅插塞413的宽度W2可以实质上相同。在一些实施例中，第一底部浅插塞411的宽度W1和第二底部浅插塞413的宽度W2可以不同。在一些实施例中，第一底部浅插塞411和第二底部浅插塞413之间的距离D1可以大于第一底部浅插塞411的宽度W1或第二底部浅插塞413的宽度W2。在一些实施例中，第一底部浅插塞411和第二底部浅插塞413之间的距离D1与第一底部浅插塞411的宽度W1(或第二底部浅插塞413的宽度W2)可以实质上相同。
参照图12，中间介电层213可以形成在底部介电层211上。在一些实施例中，中间介电层213可以由例如氧化硅、硼磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、氟化硅酸盐玻璃等、或其组合形成。在一些实施例中，未掺杂的硅酸盐玻璃可以表示为SiOx。x可以在1.4和2.1之间。在一些实施例中，中间介电层213可以通过诸如化学气相沉积、等离子体增强化学气相沉积、或其他适用的沉积制程形成。
在一些实施例中，可以执行平坦化制程，例如化学机械研磨，以去除多余的材料并为后续处理步骤提供实质上平坦的表面。
在一些实施例中，中间介电层213可以包括例如二氧化硅、未掺杂硅酸盐玻璃、氟硅酸盐玻璃、硼磷硅酸盐玻璃、旋涂低k介电层、化学气相沉积低k介电层，或其组合。在一些实施例中，中间介电层213可以包括诸如旋涂玻璃的自平坦化材料或诸如SiLKTM的旋涂低k介电材料。自平坦化介电材料的使用可以避免执行后续平坦化步骤的需要。在一些实施例中，中间介电层213可以通过沉积制程形成，包括例如化学气相沉积、等离子体增强化学气相沉积、旋涂、或其他适用的沉积制程。
参照图12，在一些实施例中，底部介电层211的厚度T1和中间介电层213的厚度T2可以实质上相同。在一些实施例中，底部介电层211的厚度T1和中间介电层213的厚度T2可以不同。
参照图12，在一些实施例中，可以沿着中间介电层213形成一开口(未示出)以暴露底部浅插塞411、413。随后沉积一导电材料以填充开口并形成第一内连接层611。开口可以通过微影制程和随后的蚀刻制程形成。
在一些实施例中，蚀刻制程可以是使用氩气和四氟甲烷作为蚀刻剂的各向异性干式蚀刻制程。蚀刻制程的制程温度可介于约120℃和约160℃之间。蚀刻制程的制程压力可介于约0.3Torr和约0.4Torr之间。蚀刻制程的制程时间可介于约33秒和约39秒之间。
或者，在一些实施例中，蚀刻制程可以是使用氦气和三氟化氮作为蚀刻剂的各向异性干式蚀刻制程。蚀刻制程的制程温度可介于约80℃和约100℃之间。蚀刻制程的制程压力介于约1.2Torr和约1.3Torr之间。蚀刻制程的制程时间可介于约20秒和约30秒之间。
在一些实施例中，可以在形成开口之后执行一清洁制程(cleaning process)。清洁制程可包括，在执行清洁制程的设备存在施加的偏置能量(bias energy)的情况下，应用氢气和氩气的混合物作为远程等离子体源，其制程温度在约250℃和约350℃之间，制程压力在约1Torr和约10Torr之间。偏置能量可介于约0W和200W之间，清洁制程可以从通过开口暴露的底部浅插塞411、413的顶面去除因空气中的氧而氧化的氧化物，而不损及底部浅插塞411、413。
随后可以在中间介电层213和开口的上方执行一钝化制程(passivationprocess)。钝化制程可以包括在约200℃和约400℃之间的制程温度下用诸如二甲基氨基三甲基硅烷、四甲基硅烷等的前驱物浸泡中间半导体元件。紫外线辐射可用于促进钝化制程。钝化制程可以通过密封中间介电层213的表面孔隙来钝化通过开口暴露的中间介电层213的侧壁，以减少在后续制程步骤中可能影响半导体元件1A的电学特性的不期望的侧壁生长。结果，半导体元件1A的性能和可靠性将得以提高。
在一些实施例中，可以接续地通过溅射、电镀或化学镀(electroless plating)用导电材料填充开口。例如，当以铝铜材料为来源通过溅射填充开口时，溅射的制程温度可介于约100℃和约400℃之间。溅射的制程压力可以在约1mTorr和约100mTorr之间。在溅射之后，可以进行蚀刻制程以修整填充的导电材料以形成第一内连接层611。蚀刻制程可以使用氯气和氩气作为蚀刻剂。氯的蚀刻剂流量(etchant flow)可介于约10sccm(standardcubic centimeters per minute，标准立方厘米每分钟)和约30sccm之间。氩的蚀刻剂流量可介于约900sccm和约1100sccm之间。蚀刻制程的制程温度可介于约50℃和约200℃之间。蚀刻制程的制程压力可介于50mTorr和约10Torr之间。蚀刻制程的制程时间可介于30秒和约200秒之间。在该示例中，第一内连接层611可以由铝铜合金形成。铝中的少量铜可以提高电迁移抗性(electromigration resistance)并减少小丘(hillocks)的出现，小丘是指纯铝层表面上的铝的小突起。
又例如，开口可以通过使用电镀液的电镀制程来填充。电镀液可包括硫酸铜、甲烷磺酸铜、葡萄糖酸铜、氨基磺酸铜、硝酸铜、磷酸铜、或氯化铜。电镀液的pH值可介于约2和约6之间、或介于约3和约5之间。电镀制程的制程温度可保持在约40℃至约75℃之间或约50℃至约70℃之间。在该示例中，第一内连接层611可以由铜形成。
在一些实施例中，电镀液可包括促进剂(accelerators)、抑制剂(suppressors)或整平剂(levelers)。促进剂可包括极性硫(polar sulfur)、氧或氮官能基，其有助于提高沉积速率并可促进致密成核(dense nucleation)。促进剂可以低浓度存在，例如约0ppm至约200ppm。抑制剂是降低电镀速率的添加剂，并且通常以较高浓度存在于电镀浴中，例如在约5ppm和约1000ppm之间。抑制剂可以是具有高分子量的聚合物表面活性剂，例如聚乙二醇。
抑制剂可以通过吸附在表面上并形成铜离子阻挡层来减缓沉积速率。由于它们的大尺寸和低扩散率，抑制剂将不太可能到达开口的下半部。因此，大部分抑制作用发生在开口的上半部，有助于减少填充材料(例如铜)的过载并避免开口的“关闭”。
整平剂可用于提高填充性能，降低表面粗糙度，并防止铜在开口的上半部沉积。整平剂可以低浓度存在，例如，在约1ppm和约100ppm之间。整平剂可以是例如3-巯基-1-丙磺酸盐、(3-磺丙基)二硫化物或3,3-硫代双(1-丙磺酸盐)。
在一些实施例中，第一内连接层611可以包括一底部部分(未示出)和一顶部部分(未示出)。底部部分可以形成在开口的下部；顶部部分可以形成在底部部分上并且完全填充开口；底部部分可以包括镍；顶部部分可包括钯、钴、或其组合。
参照图12，在一些实施例中，第一内连接层611的宽度W3和字元线结构310的宽度W4可以实质上相同。在一些实施例中，第一内连接层611的宽度W3和字元线结构310的宽度W4可以不同。例如，第一内连接层611的宽度W3可以小于字元线结构310的宽度W4。
图13为俯视图，例示本公开的一个实施例的中间半导体元件。图14是沿图13中A-A'线的剖面图，例示本公开的一个实施例的半导体元件1A的制备方法的部分流程。图15为俯视图，例示本公开的一个实施例的中间半导体元件。图16和图17是沿图15中A-A'线的剖面图，例示本公开的一个实施例的半导体元件1A的制备方法的部分流程。
参照图1和图13至图16，于步骤S17，形成多个顶部浅插塞421、423在第一内连接层611上，且形成多个深插塞511、513在杂质区域115上。
参照图13和图14，可以在中间介电层213上形成一顶部介电层215。在一些实施例中，顶部介电层215可以由例如氧化硅、硼磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、氟化硅酸盐玻璃等、或其组合形成。在一些实施例中，未掺杂的硅酸盐玻璃可以表示为SiOx。x可以在1.4和2.1之间。在一些实施例中，顶部介电层215可以通过诸如化学气相沉积、等离子体增强化学气相沉积、或其他适用的沉积制程形成。
在一些实施例中，可以执行平坦化制程，例如化学机械研磨，以去除多余的材料并为后续处理步骤提供实质上平坦的表面。
在一些实施例中，顶部介电层215可以包括例如二氧化硅、未掺杂硅酸盐玻璃、氟硅酸盐玻璃、硼磷硅酸盐玻璃、旋涂低k介电层、化学气相沉积低k介电层，或其组合。在一些实施例中，顶部介电层215可以包括诸如旋涂玻璃的自平坦化介电材料或诸如SiLKTM的旋涂低k介电材料。自平坦化介电材料的使用可以避免执行后续平坦化步骤的需要。在一些实施例中，顶部介电层215可以通过沉积制程形成，包括例如化学气相沉积、等离子体增强化学气相沉积、旋涂、或其他适用的沉积制程。
参照图13和图14，在一些实施例中，顶部介电层215的厚度T3可以大于中间介电层213的厚度T2或底部介电层211的厚度T1。在一些实施例中，顶部介电层215的厚度T3可以与中间介电层213的厚度T2或底部介电层211的厚度T1实质上相同。
参照图13和图14，可以沿着顶部介电层215形成多个插塞开口(未示出)以暴露部分的第一内连接层611。插塞开口可以通过一第二开口蚀刻制程形成。随后，可以执行一第二沉积制程以填充插塞开口。可以执行平坦化制程，例如化学机械研磨，直到顶部介电层215的顶面暴露以去除多余的材料，为后续制程步骤提供实质上平坦的表面，并形成顶部浅插塞421、423。
在一些实施例中，第二开口蚀刻制程可以在任何适合的等离子体处理设备中进行，例如，反应性离子蚀刻设备。反应性离子蚀刻设备可以在真空室内包含阳极和阴极。阴极的形式通常是在腔室内支撑半导体晶片的基座，而阳极通常是由腔室的壁和顶部形成。为了处理晶片，等离子体源气体被泵入真空室，且阳极和阴极由单一正弦频率源驱动以将等离子体源气体激发成等离子体。单一频率通常为13.56MHz，尽管经常使用100kHz至2.45GHz的频率，偶尔也会使用其他频率。射频功率激发等离子体源气体，在靠近待处理的半导体晶片的室内产生等离子体。反应性离子蚀刻设备在第二开口蚀刻制程中使用的蚀刻化学优选地基于包含氮原子和氟原子的等离子体源气体，例如，可以使用三氟化氮气体。又例如，可以使用(a)包含氮原子的气体和(b)包含氟原子的气体的混合物；如，可以使用包含氮气和一种或多种碳-氟系气体的混合物的等离子体源气体。碳-氟系气体可以是例如四氟化碳、六氟乙烷或八氟环丁烷。
在一些实施例中，顶部浅插塞421、423可以由例如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属形成氮化物(例如氮化钛)、过渡金属铝化物、或其组合形成。第二沉积制程可以是例如化学气相沉积、物理气相沉积、溅射、原子层沉积、或其他适用的沉积制程。
参照图13和图14，左侧的顶部浅插塞可视为第一顶部浅插塞421，其具有宽度W5。右边的顶部浅插塞可视为第二顶部浅插塞423，其具有宽度W6。在一些实施例中，第一顶部浅插塞421的宽度W5和第二顶部浅插塞423的宽度W6可以实质上相同。在一些实施例中，第一顶部浅插塞421的宽度W5和第二顶部浅插塞423的宽度W6可以不同。在一些实施例中，第一顶部浅插塞421和第二顶部浅插塞423之间的距离D2可以大于第一顶部浅插塞421的宽度W5或第二顶部浅插塞423的宽度W6。在一些实施例中，第一顶部浅插塞421和第二顶部浅插塞423之间的距离D2和第一顶部浅插塞421的宽度W5(或宽度W6第二顶部浅插塞423)可以实质上相同。
参照图13和图14，在一些实施例中，顶部浅插塞421、423的宽度W5、W6与底部浅插塞411、413的宽度W1、W2可以实质上相同。在一些实施例中，顶部浅插塞421、423的宽度W5、W6和底部浅插塞411、413的宽度W1、W2可以不同。在一些实施例中，第一顶部浅插塞421和第二顶部浅插塞423之间的距离D2和第一底部浅插塞411和第二底部浅插塞413之间的距离D1可以实质上相同。在一些实施例中，第一顶部浅插塞421与第二顶部浅插塞423之间的距离D2与第一底部浅插塞411与第二底部浅插塞413之间的距离D1可以不同。
参照图13和图14，在一些实施例中，第一底部浅插塞411和第一顶部浅插塞421可以地形上对齐(topographically aligned)，并且第二底部浅插塞413和第二顶部浅插塞423可以地形上对齐。在一些实施例中，第一顶部浅插塞421和第一底部浅插塞411可以在地形上对齐，而第二顶部浅插塞423和第二底部浅插塞413在地形上不对齐。在一些实施例中，第一底部浅插塞411和第一顶部浅插塞421没有地形上对齐并且第二底部浅插塞413和第二顶部浅插塞423没有地形上对齐。
在本公开的描述中，当两个特征具有实质上相同的x、y坐标时，则这两个特征在地形上对齐。
参照图13和图14，在一些实施例中，顶部浅插塞421、423的厚度T3和底部浅插塞411、413的厚度T4可以不同。在一些实施例中，顶部浅插塞421、423的厚度T3和底部浅插塞411、413的厚度T4可以实质上相同。
参照图15和图16，可以沿着顶部介电层215、中间介电层213和底部介电层211形成多个插塞开口(未示出)以暴露部分的杂质区域115。插塞开口可以通过一第三开口蚀刻制程形成。随后，可以执行一第三沉积制程以填充插塞开口。可以执行一平坦化制程，例如化学机械研磨，直到顶部介电层215的顶面暴露，以去除多余的材料，为后续制程步骤提供实质上平坦的表面，并形成深插塞511、513。换句话说，顶部浅插塞421、423的顶面420TS和深插塞511、513的顶面510TS可以是实质上共面的。
在一些实施例中，第三开口蚀刻制程可以在任何适合的等离子体处理设备中进行，例如，反应性离子蚀刻设备。反应性离子蚀刻设备可以在真空室内包含阳极和阴极，阴极的形式通常是在腔室内支撑半导体晶片的基座，而阳极通常是由腔室的壁和顶部形成。为了处理晶片，等离子体源气体被泵入真空室，且阳极和阴极由单一正弦频率源驱动以将等离子体源气体激发成等离子体。单一频率通常为13.56MHz，尽管经常使用100kHz至2.45GHz的频率，偶尔也会使用其他频率。射频功率激发等离子体源气体，在靠近待处理的半导体晶片的室内产生等离子体。反应性离子蚀刻设备在第三开口蚀刻制程中使用的蚀刻化学优选地基于包含氮原子和氟原子的等离子体源气体，例如，可以使用三氟化氮气体。又例如，可以使用(a)包含氮原子的气体和(b)包含氟原子的气体的混合物；如，可以使用包含氮气和一种或多种碳-氟系气体的混合物的等离子体源气体。碳-氟系气体可以是例如四氟化碳、六氟乙烷或八氟环丁烷。
在一些实施例中，深插塞511、513可以由例如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属形成氮化物(例如氮化钛)、过渡金属铝化物、或其组合形成。第三沉积制程可以是例如化学气相沉积、物理气相沉积、溅射、原子层沉积、或其他适用的沉积制程。
参照图15和图16，左侧的深插塞可视为第一深插塞511，其具有宽度W7；右边的深插塞可视为第二深插塞513，其具有宽度W8。在一些实施例中，第一深插塞511的宽度W7和第二深插塞513的宽度W8可以实质上相同。在一些实施例中，第一深插塞511的宽度W7和第二深插塞513的宽度W8可以不同。
参照图15和图16，在一些实施例中，深插塞511、513的宽度W7、W8和底部浅插塞411、413的宽度W1、W2可以实质上相同。在一些实施例中，深插塞511、513的宽度W7、W8与底部浅插塞411、413的宽度W1、W2可以不同。例如，深插塞511、513的宽度W7、W8可以大于底部浅插塞411、413的宽度W1、W2。
在一些实施例中，深插塞511、513的宽度W7、W8和顶部浅插塞421、423的宽度W5、W6可以不同。例如，深插塞511、513的宽度W7、W8可以大于顶部浅插塞421、423的宽度W5、W6。在一些实施例中，深插塞511、513的宽度W7、W8和顶部浅插塞421、423的宽度W5、W6可以实质上相同。
参照图1和图17，于步骤S19，形成第二内连接层613在顶部浅插塞421、423上，且形成多个第三内连接层615在深插塞511、513上。
参照图17，第二内连接层613和第三内连接层615可以形成在顶部介电层215上。在一些实施例中，第二内连接层613和第三内连接层615可以通过最初形成晶种层(seedlayer，图17中未单独示出)来形成。晶种层可以是导电材料的薄层，其有助于在后续处理步骤期间形成更厚的层。晶种层可以包括约1000埃厚的钛层，随后是约5000埃厚的铜层。根据所需材料，可以使用诸如溅射、蒸发或等离子体增强化学气相沉积的制程来形成晶种层。晶种层可具有介于约0.3μm与约1μm之间的厚度，例如约0.5μm。
一旦形成晶种层，第二内连接层613和第三内连接层615可以形成在晶种层的上方。在一些实施例中，第二内连接层613和第三内连接层615可以包括一种或多种导电材料，例如铜、钨、其他导电金属等，并且可以通过例如电镀、化学镀等形成。在一些实施例中，可以将光阻剂(图17中未单独示出)放置在晶种层上并图案化，以暴露需要形成第二内连接层613和第三内连接层615的晶种层。
一旦图案化，就可以使用电镀制程，其中晶种层和光阻剂被浸没或浸入在电镀溶液中。晶种层表面可以电连接到外部直流电源的负极侧，使得晶种层在电镀过程中起到阴极的作用。固体导电阳极，例如铜阳极，也可以浸入溶液中并且可以连接到电源的正极侧。来自阳极的原子被溶解到溶液中，阴极(例如，晶种层)从溶液中获得溶解的原子，从而在光阻剂的开口内电镀晶种层暴露的导电区域。在形成第二内连接层613和第三内连接层615之后，可以去除光阻剂。
参照图17，第二内连接层613的宽度W9和第一内连接层611的宽度W3可以不同。例如，第二内连接层613的宽度W9可以小于第一内连接层611的宽度W3。在一些实施例中，第二内连接层613的宽度W9和第一内连接层611的宽度W3可以实质上相同。
参照图17，第二内连接层613的宽度W9可以大于第三内连接层615的宽度W10。在一些实施例中，第二内连接层613的宽度W9和第三内连接层615的宽度W10可以实质上相同。
通常，由于宽度较小，与深插塞相比，浅插塞可能具有更大的纵宽比(aspectratio)。因此，难以直接制作沿介电层设置且电性连接至字元线结构的浅插塞。
相反地，通过在底部浅插塞411、413和顶部浅插塞421、423之间采用第一内连接层611，底部浅插塞411、413和顶部浅插塞421、423的纵宽比可以减小。结果，制造半导体元件1A的复杂性将得以降低。
图18为剖面图，例示本公开于另一实施例中的半导体元件1B。
参照图18，半导体元件1B可以具有与图17中所示的结构相类似的结构，图18中与图17中相同或相似的元件已经被标记为相同或相似的标记，且省略重复的描述。
字元线覆盖层315可以由包括下部部分315L和上部部分315U的叠层(stackedlayer)形成。下部部分315L可以设置在字元线导电层313上。上部部分315U可以设置在下部部分315L上。下部部分315L可以由具有约4.0或更大的介电常数的绝缘材料形成。绝缘材料可以是氧化铪、氧化锆、氧化铝、氧化钛、氧化镧、钛酸锶、铝酸镧、氧化钇、三氧化镓(III)、氧化镓镓、钛酸铅锆、钛酸锶钡、或其混合物。上部部分315U可以由诸如氧化硅、氮化硅、氮氧化硅、氧氮化硅、掺杂氟化物的硅酸盐等的低介电常数材料形成。由低介电常数材料形成的上部部分315U可降低基底111顶面的电场；因此，漏电流将减少。
图19为俯视图，例示本公开的另一实施例的中间半导体元件。图20是沿图19中A-A'线的剖面图，例示本公开的另一实施例的半导体元件1C的制备方法的部分流程。图21为俯视图，例示本公开于另一实施例中的中间半导体元件。图22是沿图21中A-A'线的剖面图，例示本公开的另一实施例的半导体元件1C的制备方法的部分流程。
参照图19和图20，可以用类似于图2和图3中所示类似的过程来提供基底111，在此不再重复描述。形成多个隔离层113在基底111中。在俯视图中，各隔离层113为线形并且可以沿方向Y延伸，隔离层113间彼此互相平行。隔离层113可以用与图2和图3所示类似的过程形成，在此不再重复描述。
参照图21和图22，杂质区域115可以形成在基底111中且于隔离层113之间。需要注意的是，杂质区域115和隔离层113并不相邻。杂质区域115可以通过具有遮罩层(masklayer，未示出)的植入制程形成，可以用类似于图4和图5所示类似的过程来执行植入制程，在此不再重复描述。
图23为俯视图，例示本公开于另一实施例中的中间半导体元件。图24是沿图23中A-A'线的剖面图，例示本公开的另一实施例的半导体元件1C的制备方法的部分流程。图25为俯视图，例示本公开于另一实施例中的中间半导体元件。图26和图27是沿图25中A-A'线的剖面图，例示本公开的另一实施例的半导体元件1C的制备方法的部分流程。
参照图23和图24，字元线结构310可以用类似于图6至图9所示类似的过程形成，在此不再重复描述。字元线结构310可以沿方向Y延伸，于俯视视角下平行于隔离层113。
参照图26至图27，底部介电层211、中间介电层213、顶部介电层215、底部浅插塞411、413、顶部浅插塞421、423、第一内连接层611、第二内连接层互连层613和第三内连接层615可以采用与图10至图17所示类似的过程形成，在此不再赘述。
本公开的一个方面提供一种半导体元件，其包括：基底、字元线结构、多个杂质区域、多个底部浅插塞、第一内连接层、多个顶部浅插塞、多个深插塞以及第二内连接层。字元线结构设置于基底中。多个杂质区域设置于基底中并邻近字元线结构。多个底部浅插塞设置于字元线结构上。第一内连接层设置于该些底部浅插塞上。多个顶部浅插塞设置于第一内连接层上。多个深插塞设置于该些杂质区域上。第二内连接层设置于该些顶部浅插塞上，及多个第三内连接层设置于该些深插塞上。第一内连接层的宽度和第二内连接层的宽度不同。
本公开的另一方面提供一种半导体元件，其包括基底、多个隔离层、字元线结构、多个杂质区域、多个底部浅插塞、第一内连接层、多个顶部浅插塞及多个深插塞。多个隔离层设置于基底中。字元线结构设置于基底中，且位于该些隔离层之间。多个杂质区域设置于基底中并邻近字元线结构。多个底部浅插塞设置于字元线结构上。第一内连接层设置于该些底部浅插塞上。多个顶部浅插塞设置于第一内连接层上。多个深插塞设置于该些杂质区域上。字元线结构包含：字元线绝缘层、字元线导电层及字元线覆盖层。字元线绝缘层设置于该基底内，且包括U形横截面轮廓。字元线导电层设置于字元线绝缘层上。字元线覆盖层设置于字元线绝缘层和字元线导电层上。该些底部浅插塞沿字元线覆盖层设置并位于字元线导电层上。
本公开的另一方面提供一种半导体元件的制备方法，其包括：提供基底；形成字元线结构在基底中，并形成多个杂质区域在基底中且该字元线结构相邻；形成多个底部浅插塞在字元线结构上；形成第一内连接层在该些底部浅插塞上；形成多个顶部浅插塞在第一内连接层上；及形成多个深插塞在该些杂质区域上。该些顶部浅插塞的顶面和多个深插塞的顶面实质上共面，及该些底部浅插塞的宽度小于该些深插塞的宽度。形成字元线结构在基底中包括：形成字元线沟渠在基底中；共形地形成字元线绝缘层在字元线沟渠上，并具有U形横截面轮廓；形成字元线导电层在字元线绝缘层上；及形成字元线覆盖层在字元线绝缘层和字元线导电层上。
由于本公开的半导体元件的设计，通过在底部浅插塞411、413和顶部浅插塞421、423之间采用第一内连接层611，底部浅插塞411、413与顶部浅插塞421、423的纵宽比将得以减小。结果，制造半导体元件1A的复杂性将得以降低。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。

Claims (21)

1.一种半导体元件，包括：
一基底；
一字元线结构，设置于该基底中；
多个杂质区域，设置于该基底中并邻近该字元线结构；
多个底部浅插塞，设置于该字元线结构上；
一第一内连接层，设置于所述多个底部浅插塞上；
多个顶部浅插塞，设置于该第一内连接层上；
多个深插塞，设置于所述多个杂质区域上；及
一第二内连接层，设置于所述多个顶部浅插塞上，及多个第三内连接层，设置于所述多个深插塞上，
其中该第一内连接层的宽度和该第二内连接层的宽度不同。
2.如权利要求1所述的半导体元件，其中所述多个顶部浅插塞的顶面和该些深插塞的顶面实质上共面。
3.如权利要求1所述的半导体元件，其中所述多个底部浅插塞的宽度小于该些深插塞的宽度。
4.如权利要求2所述的半导体元件，其中该字元线结构包括：
一字元线绝缘层，设置于该基底内，且包括一U形横截面轮廓；
一字元线导电层，设置于该字元线绝缘层上；及
一字元线覆盖层，设置于该字元线绝缘层和字元线导电层上，
其中所述多个底部浅插塞沿该字元线覆盖层设置并位于该字元线导电层上。
5.如权利要求3所述的半导体元件，其中该字元线结构的宽度与该第一内连接层的宽度不同。
6.如权利要求3所述的半导体元件，其中该字元线结构的宽度与该第一内连接层的宽度实质上相同。
7.如权利要求4所述的半导体元件，其中所述多个底部浅插塞的宽度与所述多个顶部浅插塞的宽度实质上相同。
8.如权利要求4所述的半导体元件，其中所述多个底部浅插塞的宽度与所述多个顶部浅插塞的宽度不同。
9.如权利要求4所述的半导体元件，其中该所述多个底部浅插塞的宽度实质上相同。
10.如权利要求4所述的半导体元件，其中所述多个底部浅插塞的宽度不同。
11.如权利要求4所述的半导体元件，其中所述多个顶部浅插塞的宽度实质上相同。
12.如权利要求4所述的半导体元件，其中所述多个顶部浅插塞的宽度不同。
13.如权利要求4所述的半导体元件，其中所述多个深插塞的宽度不同。
14.如权利要求4所述的半导体元件，其中所述多个深插塞的宽度实质上相同。
15.如权利要求4所述的半导体元件，还包括：
一底部介电层，设置于该基底上；
一中间介电层，设置于该底部介电层上；及
一顶部介电层，设置于该中间介电层上，
其中所述多个底部浅插塞沿该底部介电层设置，
其中该第一内连接层沿该中间介电层设置，并位于所述多个底部浅插塞上，
其中所述多个顶部浅插塞沿着该顶部介电层设置，并位于该第一内连接层上。
16.一种半导体元件，包括：
一基底；
多个隔离层，设置于该基底中；
一字元线结构，设置于该基底中，且位于所述多个隔离层之间；
多个杂质区域，设置于该基底中并邻近该字元线结构；
多个底部浅插塞，设置于该字元线结构上；
一第一内连接层，设置于所述多个底部浅插塞上；
多个顶部浅插塞，设置于该第一内连接层上；及
多个深插塞，设置于所述多个杂质区域上，
其中该字元线结构包含：
一字元线绝缘层，设置于该基底内，且包括一U形横截面轮廓；
一字元线导电层，设置于该字元线绝缘层上；及
一字元线覆盖层，设置于该字元线绝缘层和该字元线导电层上，其中所述多个底部浅插塞沿该字元线覆盖层设置并位于该字元线导电层上。
17.如权利要求16所述的半导体元件，
其中所述多个顶部浅插塞的顶面和所述多个深插塞的顶面实质上共面，
其中该字元线结构在俯视视角下沿一第一方向延伸，以及
其中所述多个隔离层沿该第一方向延伸且彼此间相互平行。
18.如权利要求16所述的半导体元件，其中所述多个底部浅插塞的宽度小于所述多个深插塞的宽度。
19.如权利要求16所述的半导体元件，其中该字元线结构的宽度与该第一内连接层的宽度不同。
20.如权利要求16所述的半导体元件，还包括：
一底部介电层，设置于该基底上；
一中间介电层，设置于该底部介电层上；
一顶部介电层，设置于该中间介电层上；
一第二内连接层，设置于顶部浅插塞上；及
多个第三内连接层，设置于所述多个深插塞上，
其中所述多个底部浅插塞沿该底部介电层设置，
其中该第一内连接层沿该中间介电层设置，并位于所述多个底部浅插塞上，
其中所述多个顶部浅插塞沿着该顶部介电层设置，并位于该第一内连接层上。
21.一种半导体元件的制备方法，包括：
提供一基底；
形成一字元线结构在该基底中，并形成多个杂质区域在该基底中且与该字元线结构相邻；
形成多个底部浅插塞在该字元线结构上；
形成一第一内连接层在所述多个底部浅插塞上；
形成多个顶部浅插塞在该第一内连接层上；及
形成多个深插塞在所述多个杂质区域上；
其中所述多个顶部浅插塞的顶面和多个深插塞的顶面实质上共面，及所述多个底部浅插塞的宽度小于所述多个深插塞的宽度，
其中形成该字元线结构在该基底中包括：
形成一字元线沟渠在该基底中；
共形地形成一字元线绝缘层在该字元线沟渠上，并具有U形横截面轮廓；
形成一字元线导电层在该字元线绝缘层上；及
形成一字元线覆盖层在该字元线绝缘层和该字元线导电层上。
CN202311498664.0A 2022-08-29 2023-04-18 具有浅插塞的半导体元件及其制备方法 Pending CN117637684A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/897,898 US20240072165A1 (en) 2022-08-29 2022-08-29 Semiconductor device with shallow contacts and method for fabricating the same
US17/897,898 2022-08-29
CN202310416167.5A CN117637680A (zh) 2022-08-29 2023-04-18 半导体元件及其制备方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN202310416167.5A Division CN117637680A (zh) 2022-08-29 2023-04-18 半导体元件及其制备方法

Publications (1)

Publication Number Publication Date
CN117637684A true CN117637684A (zh) 2024-03-01

Family

ID=89997948

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202310416167.5A Pending CN117637680A (zh) 2022-08-29 2023-04-18 半导体元件及其制备方法
CN202311498664.0A Pending CN117637684A (zh) 2022-08-29 2023-04-18 具有浅插塞的半导体元件及其制备方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202310416167.5A Pending CN117637680A (zh) 2022-08-29 2023-04-18 半导体元件及其制备方法

Country Status (3)

Country Link
US (2) US20240072165A1 (zh)
CN (2) CN117637680A (zh)
TW (1) TW202410308A (zh)

Also Published As

Publication number Publication date
US20240072165A1 (en) 2024-02-29
TW202410308A (zh) 2024-03-01
CN117637680A (zh) 2024-03-01
US20240072166A1 (en) 2024-02-29
TW202410303A (zh) 2024-03-01

Similar Documents

Publication Publication Date Title
TWI693689B (zh) 半導體裝置及其形成方法
US11616061B2 (en) Cut metal gate with slanted sidewalls
US11699621B2 (en) Method for patterning a lanthanum containing layer
TW202025494A (zh) 半導體結構
TW201637093A (zh) 用於圖案化的遮罩蝕刻
TW201701335A (zh) 半導體裝置及其製造方法
TW202008433A (zh) 半導體裝置的形成方法
CN112563243A (zh) 半导体装置
CN112490191A (zh) 半导体装置与其形成方法
TW201931576A (zh) 三維非揮發性記憶體及其製造方法
TW202207467A (zh) 半導體裝置及方法
US20230320063A1 (en) Memory device, semiconductor structure and method for manufacturing semiconductor structure
TWI841262B (zh) 具有淺插塞的半導體元件及其製備方法
TW201916121A (zh) 半導體裝置的形成方法
CN117637684A (zh) 具有浅插塞的半导体元件及其制备方法
US20220262649A1 (en) Semiconductor Device and Method
TW202207468A (zh) 半導體裝置及方法
KR20220109273A (ko) 트랜지스터 게이트 구조물 및 그 형성 방법
TW202117812A (zh) 半導體裝置的形成方法
TWI841426B (zh) 具有輔助層的半導體元件
US11916128B2 (en) Metal oxide interlayer structure for nFET and pFET
US20230105066A1 (en) Semiconductor device with uneven electrode surface and method for fabricating the same
US20230010717A1 (en) Structure and formation method of semiconductor device with nanosheet structure
TW202310003A (zh) 半導體裝置的製作方法
TW202129980A (zh) 互連結構

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination