TW202129980A - 互連結構 - Google Patents

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鍾良佐
李承遠
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Abstract

本揭露描述互連結構及其形成方法。一種互連結構可包含基底；導電材料層，位於基底上；金屬蓋層，位於導電材料層上；絕緣材料層，位於金屬蓋層的頂面與側面上以及溝槽導體層，形成於絕緣材料層與金屬蓋層中。

Description

互連結構
本揭露係關於一種互連結構。
半導體技術的進步增加了對具有更高存儲容量、更快製程系統、更高性能以及更低成本的半導體元件需求。 為了滿足這些需求，半導體產業繼續縮小半導體元件尺寸，例如平面金屬氧化物半導體場效應電晶體（MOSFET）、鰭式場效應電晶體（finFET）以及奈米片場效應電晶體（NSFET）。此種縮小規模已增加半導體元件製造製程的複雜度。
根據本揭露一實施方式，一種互連結構，包含：基底；導電材料層，位於基底上；金屬蓋層，位於導電材料層上；絕緣材料層，位於金屬蓋層的頂面與側面上以及溝槽導體層，形成於絕緣材料層與金屬蓋層中。
須注意的是，說明書中參考的「一個實施例」、「一實施例」、「一例示實施例」、「一例示」等，係指示所述之實施例可包含特定的特徵、結構或特性。而且，上述用語並非必要代表相同的實施例。再者，當一個特定的特徵、結構或特性的描述係連結一實施例，無論是否詳細地描述，本領域中具有通常知識者係可連結其他實施例而對前述的特徵、結構或特性造成影響。
須理解的是，這裡的用語或術語係為了進行描述，而無意構成限制，因此，本說明書中的用語或術語應被相關領域中具有通常知識者根據教義進行解讀。
諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」等等空間相對術語可在本文中為了便於描述之目的而使用，以描述如附圖中所示之一個元件或特徵與另一元件或特徵之關係。空間相對術語意欲涵蓋除了附圖中所示的定向之外的在使用或操作中的裝置的不同定向。裝置可經其他方式定向（旋轉90度或以其他定向）並且本文所使用的空間相對描述詞可同樣相應地解釋。
在此所使用的術語「標稱」是指在產品或過程的設計階段期間設定的部件或過程操作的特徵或參數的所需值或目標值，以及高於和/或低於所需值的值範圍。值的範圍通常是由於製造製程或公差的微小變化。
在一些實施例中，基於特定技術節點，術語「約」與「大致」可以指示給定量的值在目標值的±5%內變化(例如，目標值的±1%、±2%、±3%、±4%以及±5%)。
在此所使用的術語「垂直」意味著名義上垂直於基板表面。
在此所使用的術語「絕緣層」係表示用於電性絕緣的層(例如：介電層)。
在此所使用的術語「選擇性」係表示兩種材料在相同蝕刻條件下的蝕刻速率比。
在此所使用的術語「高k」係表示高介電係數。在半導體元件及製程的領域中，高k係代表介電係數大於二氧化矽的介電係數(亦即，大於3.9)。
可藉由任何合適方法圖案化與鰭式場效應電晶體(finFETs)以及環繞閘極電晶體(GAA FETs)相關的鰭片。例如，可使用一種或多種光刻製程圖案化鰭片，其製程包含雙圖案化或多圖案化製程。通常，雙圖案化或多圖案化製程將光刻與自校準過程相結合，從而使圖案產生間距，其間距小於使用單次直接光刻製程所獲得的間距。例如，在一實施例中，於基底上形成犧牲層並使用光刻製程圖案化犧牲層。間距藉由自校準過程形成於圖案化的犧牲層旁。然後去除犧牲層，接著可使用剩餘的間距以圖案化鰭片。
半導體工業的技術進步推動了積體電路（IC）對更高元件密度、更高性能以及更低成本的追求。在IC發展過程中，按規模縮小互連結構以實現具有更高元件密度的IC。隨著互連結構的微小化，互連結構中的金屬線增加電流密度。此增加電流密度會由於電子遷移而導致IC故障。為改善電子遷移，互連結構的每個金屬線可被金屬蓋層覆蓋以減少每個金屬線中金屬原子遷移。然而，此金屬蓋層會在互連結構不同層之間加入額外電阻，從而降低IC性能。
本揭露係關於一種提供低電阻並減少電子遷移之製造方法與互連結構。例如，互連結構可包含金屬線、形成於金屬線上的金屬蓋層以及藉由金屬蓋層所形成的通道導體層。金屬蓋層可改善金屬線相關的電子遷移。藉由去除金屬線與通道導體層之間的部分金屬蓋層，通道導體可接觸金屬線。由此，可減小通道導體層與金屬線之間的接觸電阻。在一些實施例中，互連結構可進一步包含形成於金屬線與金屬蓋層上的絕緣層，其中可藉由絕緣層與金屬蓋層形成通道導體層以接觸金屬線。本揭露之優點為可降低互連結構中的電阻和訊號延遲（例如RC延遲），從而提高IC整體性能與良率。
請參照第1A圖與第1B圖，根據一些實施例，描述半導體元件100具有多場效應電晶體（FETs）102與設置於FETs 102上的一或多個互連結構140（例如互連結構1401 與1402 ）。第1A圖繪示根據一些實施例之半導體元件100的等軸距圖。第1B圖繪示根據一些實施例之沿第1A圖中的半導體元件100之線B-B的剖面圖。半導體元件100可被包含於微處理器、記憶體單元或其他積體電路中。雖如第1A圖與第1B圖所示，FETs 102為鰭式場效應電晶體（finFETs），但根據一些實施例，每一FET 102可為環繞閘極（GAA）FET。
請參照第1A圖，每一FET 102可包含沿x軸延伸的鰭片結構108、沿y軸通過鰭片結構108的閘極結構112以及形成於部分鰭片結構108上的源極/汲極（S/D）區域110。雖第1A圖示出了容納兩個FETs 102的鰭片結構108，但可沿鰭片結構108設置任何數量的FET 102。每一FET 102可形成於基底106上。基底106可為半導體材料，例如矽。在一些實施例中，基底106可包含基本半導體，例如矽與鍺、化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦以及銻化銦或上述材料之組合。此外，可根據設計要求摻雜基底106（例如p型基底或n型基底）。在一些實施例中，基底106可摻雜p型摻雜劑（例如硼、銦、鋁或鎵）或n型摻雜劑（例如磷或砷）。
半導體元件100可進一步包含為鰭片結構108提供電性隔離的淺溝槽隔離（STI）區域138。例如，STI區域138可從形成於半導體元件100中的另一鰭片結構108（未於第1A圖示出）電性隔離鰭片結構108。STI區域138也可在FETs 102與整合或沉積於基底106上的鄰近主動或被動元件之間提供電性隔離。STI區域138可包含一或多層介電材料，例如氮化層、設置於氮化層上的氧化層以及設置於氮化層上的絕緣層。在一些實施例中，絕緣層可包含氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃（FSG）、低k介電材料和/或其他合適絕緣材料。
請參照第1A圖 與第1B圖，鰭片結構108可包含鰭片基部108A與設置於鰭片基部108A上的堆疊鰭片部108B。鰭片基部108A可包含與基底106相同或相似的材料，例如材料具有晶格常數，其大致相近於基底106的晶格常數（例如，晶格不匹配於5％以內）。堆疊鰭片部108B可包含半導體層122，其作為FET 102的通道層122與水平接觸(例如，在x方向上) 通道層122的S/D區域110。
請參照第1B圖，可在鰭片基部108A上生長S/D區110。在一對S/D區域110之間可置入FET 102的每一通道層122。S/D區域110可包含磊晶生長的半導體材料。在一些實施例中，磊晶生長的半導體材料可為與基底106材料相同的材料。例如，磊晶生長的半導體材料可具有一晶格常數，其大致相近於基底106的晶格常數（例如，晶格不匹配於5％以內）。在一些實施例中，磊晶生長的半導體材料可包含半導體材料，例如矽與鍺、化合物半導體材料，例如砷化鎵與砷化鋁鎵或者半導體合金，例如矽鍺與磷砷化鎵。 S/D區域110可摻雜p型摻雜劑或n型摻雜劑。p型摻雜劑可包含硼、銦、鋁或鎵。n型摻雜劑可包含磷或砷。在一些實施例中，S/D區域110可包矽化層（未於第1A圖與第1B圖示出）。矽化層可包含金屬矽化物，其可在其下方的S/D區域110與溝槽導體層130之間提供低電阻界面。
通道層122可包含類似於基底106的半導體材料。例如，通道層122可包含具有晶格常數的半導體材料，其晶格常數大致相近於基底106的晶格常數（例如，晶格不匹配於5％以內）。通道層122可包含矽或鍺。在一些實施例中，通道層122可包含矽鍺，其鍺濃度約25原子%至約50原子%，而任何剩餘原子%為矽或包含沒有任何鍺濃度的矽。在一些實施例中，通道層122可為非摻雜型、摻雜p型摻雜劑或摻雜n型摻雜劑。 p型摻雜劑可包含硼、銦、鋁或鎵。n型摻雜劑可包含磷或砷。
閘極結構112可為圍繞部分鰭片結構108的多層結構。例如，閘極結構112可包覆FET 102的通道層122（例如，半導體層122），以調節FET 102的通道層122的導電性。在一些實施例中，閘極結構112可稱為環繞閘極（GAA）結構，其中FET 102可稱為GAA FET 102。閘極結構112可包含閘極介電層112A、設置於閘極介電層112A上的閘極電極112B以及設置於閘極電極112B側壁上的閘極間隔件114。閘極介電層112A可纏繞於通道層122周圍，因此從閘極電極112B電性隔離通道層122。閘極介電層112A可設置於閘極電極112B與S/D區域110之間以防止它們之間電性短路。
閘極電極可包含氧化矽並且可藉由化學氣相沉積（CVD）、原子層沉積（ALD）、物理氣相沉積（PVD）、電子束蒸發或其他合適製程所形成。在一些實施例中，閘極介電層112A可包含氧化矽、氮化矽和/或氮氧化矽中的一層、高k介電材料，例如氧化鉿  （HfO2 ）、氧化鈦（TiO2 ）、氧化鉿鋯（HfZrO）、氧化鉭（Ta2 O3 ）、矽酸鉿（HfSiO4 ）、氧化鋯（ZrO2 ）以及矽酸鋯（ZrSiO2 ）或上述材料之組合。 高k介電層可藉由ALD和/或其他合適方法形成。在一些實施例中，閘極介電層112A可包含單層或絕緣材料層的堆疊。閘極介電層112A的厚度可在約1nm至約5nm的範圍內。閘極介電層112A的其他材料與形成方法皆在本揭露之精神與範圍內。
閘極電極112B可為FET 102的閘極端。閘極電極112B可包含金屬堆疊，其可包覆通道層122。在一些實施例中，閘極電極112B可包含閘極阻障層（未於第1A圖與第1B圖示出）、閘極功函數層（未於第1A圖與第1B圖示出）以及閘極金屬填充層（未於第1A圖與第1B圖示出）。閘極阻障層可作為晶核形成層，其用於隨後閘極功函數層的形成。閘極阻障層可包含鈦、鉭、氮化鈦、氮化鉭或其他合適擴散阻障材料。閘極功函數層可包含單一金屬層或金屬層堆疊。在一些實施例中，閘極功函數層可包含鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、銀、碳化鉭、氮化鉭矽、氮化鉭碳、鈦鋁、氮化鈦鋁、氮化鎢、金屬合金和/或上述材料之組合。閘極金屬填充層可包含單一金屬層或金屬層堆疊。在一些實施例中，閘極金屬填充層可包含合適導電材料，例如鈦、銀、鋁、氮化鋁鈦、碳化鉭、碳氮化鉭、鉭矽。氮化物、錳、鋯、氮化鈦、氮化鉭、釕、鉬、氮化鎢、銅、鎢、鈷、鎳、碳化鈦、碳化鈦鋁、碳化鉭鋁、金屬合金以及上述材料之組合。用於閘極阻障層、閘極功函數層以及閘極金屬填充層的其他材料皆在本揭露之精神與範圍內。
閘極間隔件114可物理性接觸閘極介電層112A。 閘極間隔件114可包含介電常數小於約3.9的低k材料。 例如，閘極間隔件114可包含如氧化矽、氮化矽、低k材料以及上述材料之組合的絕緣材料。在一些實施例中，閘極間隔件114的厚度可在約2nm至約10nm範圍內。閘極間隔件114的其他材料與厚度皆在本揭露之精神與範圍內。
請參照第1A圖與第1B圖，每一FET 102可進一步包含層間介電（ILD）層118與襯墊層126。ILD層118可設置於鰭片結構108上方，以在鰭片結構108與互連結構140之間提供電性絕緣。作為範例且不具限制，ILD層118可包含介電材料，其藉由使用適合可流動介電材料（例如，可流動氧化矽、可流動氮化矽、可流動氮氧化矽、可流動碳化矽或可流動碳氧化矽）之沉積方法所沉積。舉例來說，使用可流動CVD（FCVD）沉積可流動氧化矽。在一些實施例中，介電材料可為氧化矽或氮化矽。在一些實施例中，ILD層118可具有約50nm至約200nm的厚度。用於ILD層118的其他材料、厚度以及形成方法皆在本揭露之精神與範圍內。
襯墊層126可設置於閘極結構112上，以在閘極結構112與互連結構140之間提供電性絕緣。襯墊層126可由任何合適絕緣材料所製成。作為範例且不具限制，襯墊層126可由碳化矽、氧化鑭、氧化鋁、氧氮化鋁、氧化鋯、氧化鉿、氮化矽、矽、氧化鋅、氮化鋯、氧化鋁鋯、氧化鈦製成、氧化鉭、氧化釔、碳碳化鉭、矽化鋯、碳化氧氮化矽、碳氧化矽、碳氮化矽、矽化鉿、氧化矽或上述材料之組合所製成。 在一些實施例中，襯墊層126可具有約50nm至約200nm的厚度。襯墊層126的其他材料、厚度與形成方法皆在本揭露之精神與範圍內。
FET 102可進一步包含形成於S/D區域110和/或閘極結構112上的溝槽導體層130。例如，如第1B圖所示，可藉由ILD層118與襯墊層126形成溝槽導體層130以接觸其下方的S/D區域110。因此，溝槽導體層130可電性橋接互連結構140與其下方的S /D區域110。可藉由襯墊層126形成溝槽導體層130以接觸閘極電極112B，其中溝槽導體層130可電性橋接互連結構140與其下方的閘極電極112B。在一些實施例中，溝槽導體層130可大致共平面ILD層118和/或襯墊層126。溝槽導體層130可由任何合適導電材料如鎢、鋁、銅、鈷、鈦、鉭、釕、鉬、矽化物材料與導電氮化物材料所製成。溝槽導體層130可基於FET 102間距尺寸而具有平均水平維度（例如x方向上的寬度）與平均垂直維度（例如z方向上的高度）。例如，溝槽導體層130可具有於約15nm至約25nm範圍內的平均水平維度（例如在x方向上的寬度），並且可具有於約400 nm至約600 nm範圍內的平均垂直維度（例如在z方向上的高度）。在一些實施例中，溝槽導體層130可包含傾斜側壁，使得溝槽導體層130的頂面寬度可大於溝槽導體層130的底面寬度。基於本揭露，溝槽導體層130的其他材料與維度皆在本揭露之精神與範圍內。
請參照第1B圖，每一互連結構140(例如，互連結構1401 與1402 ) 可成為連接網絡，該連接網絡位於其在下方的FETs 102與整合或沉積於基底106上的鄰近主動或被動元件(未於第1A圖與第1B圖示出)之間。雖第1B圖示出兩個彼此堆疊的互連結構140（例如，互連結構1401 或1402 ），但在半導體元件100中可包含任意數量的互連結構140以彼此堆疊。互連結構140可包含導電材料層146、設置於導電材料層146上的絕緣材料層148以及藉由絕緣材料層148所形成並且接觸導電材料層146的溝槽導體層162。
導體材料層146可為用於互連結構140的迴路。在一些實施例中，導電材料層146可設置於溝槽導體層130上以電性連接FET 102的S/D區域110和/或FET 102的閘極結構112。在一些實施例中，互連結構140（例如互連結構1402 ）的導電材料層146可設置於垂直（例如沿z方向）相鄰互連結構140（例如，互連結構1401 ）的溝槽導體層162上，以電性連接垂直相鄰互連結構140（例如，互連結構1401 ）的導電材料層146。在一些實施例中，導電材料層146可為圖案層。例如，互連結構140可進一步包含絕緣材料層144，該絕緣材料層144可從互連結構140中的另一導電材料層146（未於第1B圖示出）電性隔離導電材料層146。在一些實施例中，絕緣材料144可側向（例如，在xy平面中）相鄰導電材料層146並且與其大致共平面。導電材料層146可包含任何合適導電材料。作為範例且不具限制，導電材料層146可包含銅、鈷、鎳、鋁、銦、鎢、釕、銠、銥、鋨、碳奈米管或上述材料之組合。在一些實施例中，導電材料層146可進一步包含阻障襯墊（未於第1B圖示出），例如氮化鈦、氮化鉭以及導電氮化物材料。用於導電材料層146的其他導電材料皆在本揭露之精神與範圍內。
絕緣材料層148可被夾在兩個垂直（例如在z方向上）相鄰互連結構140（例如，在互連結構1401 和互連結構1402 之間）的導電材料146層之間。在一些實施例中，絕緣材料層148可進一步設置於相鄰導電材料層146的絕緣材料層144上。絕緣材料層148與絕緣材料144層中的每一個可包含任何合適絕緣材料。作為範例且不具限制，絕緣材料層148與絕緣材料層144中的每一個可包含氧化矽、氮化矽、氮氧化矽、低k介電或高k介電。在一些實施例中，絕緣材料層148可包含具有彼此不同蝕刻選擇性的多介電層（未於第1B圖示出）。用於絕緣材料層148與絕緣材料層144的其他絕緣材料在本揭露之精神和範圍內。
溝槽導電層162層可在兩個垂直（例如沿z方向）相鄰互連結構140（例如，在互連結構1401 與互連結構1402 之間）的導電材料層146之間電性連接導電材料層146。例如，溝槽導體層162可包含底面161，其接觸互連結構1401 的導電層146以及包含頂面165，其接觸互連結構1402 的導電層146。溝槽導體層162可包含任何合適導電材料，其形成於導電材料層146的頂面上。在一些實施例中，溝槽導體層162可包含金屬導體層和設置於金屬層上的阻障層（皆未於第1B圖示出）。作為範例且不具限制，金屬導體層可包含鎢、鋁、銅、鈷、鈦、鉭、釕、鉬或碳奈米管。作為範例且不具限制，阻障層可包含金屬（例如鉭或鈦鎢）、金屬氧化物（例如氧化鋁、氧化錳、氧化鉻、氧化鈮或氧化鈦）或金屬氮化物（例如氮化鉭或氮化鈦）。在一些實施例中，阻障層的厚度可在約5埃米至約30埃米的範圍內。溝槽導體層162可基於FET 102的間距尺寸而具有水平維度（例如x方向上的寬度）與垂直維度（例如z方向上的高度）。例如，溝槽導體層162可具有約5nm至約1000nm的垂直（例如，在z方向上）的高度。在一些實施例中，溝槽導體層162的底面161可具有在約1nm至約80nm範圍內的水平（例如，在x方向上）寬度W161 。在一些實施例中，溝槽導體層162的頂面165可具有在約1nm至約80nm範圍內的水平（例如，在x方向上）寬度W165 。在一些實施例中，溝槽導體層162可包含傾斜側壁，使得溝槽導體層162的頂面寬度可大於溝槽導體層162的底面寬度。基於本揭露，溝槽導體層162的其他材料、寬度以及高度皆在本揭露之精神與範圍內。
在一些實施例中，互連結構140可進一步包含導電蓋層142，以抑制導電材料層146相關之電子遷移。例如，可在導電材料146的頂面上選擇性形成導電蓋層142，以阻止金屬原子從導電材料層146流出或向外擴散。導電蓋層142可藉由任何合適阻障材料所製成，其材料具有較小原子遷移率。在一些實施例中，導電蓋層142可藉由任何合適導電材料所製成，其材料具有較小原子遷移率。作為範例且不具限制，導電蓋層142可包含鈷、鎢、鉭、氮化鈦、氮化鉭或釕。如第1B圖所示，導電蓋層142可包含均接觸絕緣材料層148的頂面145與側壁143。導電蓋層142還可包含接觸導電材料層146的底面141。在一些實施例中，導電蓋層142可進一步包含下肩結構154，該下肩結構在導電蓋層142生長期間，由導電蓋層142側向（例如，在x方向上）延伸所引起。下肩結構154可藉由從側壁143至底面141逐漸變細以連接底面141與側壁143。例如，下肩結構154可具有從側壁143向底面141逐漸變細的曲線面、包覆面或圓面。在一些實施例中，導電蓋層142也可包含上肩結構152，該上肩結構152可藉由從側壁143至頂面145逐漸變細以連接頂面145與側壁143。例如，上肩結構152可具有從側壁143向頂面145逐漸變細的曲線面、包覆面或圓面。在一些實施例中，導電蓋層142可水平地（例如， X方向）從導電材料層146向絕緣材料層144延伸。導電蓋層142的底面141可覆蓋導電材料層146的頂面與絕緣材料層144頂面的邊緣部分。在一些實施例中，導電蓋層142可在絕緣材料層144上具有水平（例如在x方向上）延伸EXT142 ，其在約0.1nm至約10nm範圍內。延伸EXT142 的其他維度在本揭露之精神與範圍內。
進一步地，如第1B圖所示，可藉由絕緣材料層148與金屬蓋層142形成溝槽導體層162，以物理性接觸其下方的導電材料層146。例如，溝槽導體層162可進一步包含接觸絕緣材料層148的上側壁163A與接觸金屬蓋層142的下側壁163B。在兩相對(例如，在x方向)下側壁163B之間的溝槽導體層162底面161可物理性接觸導電材料層146。由於溝槽導體層162可藉由金屬蓋層142形成以直接接觸其下方的導電材料層146並且它們之間無任何中間層，因此可減小導電材料層146與溝槽導體層162之間的接觸電阻。由此，互連結構140可提供低電阻迴路網，其用於改善FET 102的電子遷移故障。
在一些實施例中，溝槽導體層162可藉由接觸面積物理性接觸導電材料層146，其接觸面積大致相同於底面161面積。在一些實施例中，溝槽導體層162可藉由接觸面積物理性接觸導電材料層146，其接觸面積大致相同於位於兩相對下側壁163B之間的水平（例如，平行於x-y平面）截面積A163B 。在一些實施例中，溝槽導體層162可藉由接觸面積物理性接觸導電材料層146，其接觸面積為截面積A163B 的約50％至約100％、截面積A163B 的約60％至約100％、截面積A163B 的約70％至約100％、截面積A163B 的約80％至約100％或截面積A163B 的約90％至約100％。在一些實施例中，溝槽導體層162可藉由接觸面積物理性接觸導電材料層146，其接觸面積大致相同於位於兩相對上側壁163A之間的水平（例如，平行於x-y平面）截面積A163A 。在一些實施例中，溝槽導體層162可藉由接觸面積物理性接觸導電材料層146，其接觸面積為截面積A163A 的約50％至約100％、截面積A163A 的約60％至約100％、截面積A163A 的約70％至約100％、截面積A163A 的約80％至約100％或截面積A163A 的約90％至約100％。在一些實施例中，上側壁163A可為傾斜面，使得截面積A163A 的範圍可為頂面165面積的約30％至約100％。在一些實施例中，下側壁163B可為傾斜面，使得截面積A163B 的範圍可為頂面165面積的約10％至約100％。在一些實施例中，上側壁163A與下側壁163B可為連續側面。在一些實施例中，上側壁163A與下側壁163B可彼此側向（例如，在x方向上）位移。
在一些實施例中，當藉由金屬蓋層142形成溝槽導體層162時，中間層(未於第1B圖示出)可形成於溝槽導體層162與導電材料層146之間。當底面161的第二部分可物理性接觸導電材料層146時，中間層(未於第1B圖示出)可形成於底面161的第一部分與導電材料層146之間。作為範例且不具限制，中間層可為殘留層(例如，後續討論的第7A圖至第7B圖中的相互混合層742)，該殘留層與金屬蓋層142相關。例如，中間層可為金屬層，其可包含鹵素化合物，例如氟與金屬蓋層142的混合物或氯與金屬蓋層142的混合物。在一些實施例中，中間層可為介電材料層、氧化材料層或絕緣材料層。當藉由導電蓋層142形成通道801(未於第1B圖示出，於第8B圖示出)時，可藉由蝕刻製程的蝕刻效率決定底面161上的中間層覆蓋率。對於底面161寬度W161 可在約1nm至約80nm的範圍內，當形成通道801時，可藉由蝕刻製程去除至少50％的中間層。於此，溝槽導體層162可藉由大於約50％的接觸面積接觸導電材料層146。 在一些實施例中，溝槽導體層162可藉由接觸面積部分接觸導電材料層146，其接觸面積為底面161面積的約50％至約100％、底面161面積的約60％至約100％、底面161面積的約70％至約100％、底面161面積的約80％至約100％或底面161面積的約90％至約100％。
根據一些實施例，第2圖為製造半導體元件100的範例方法200之流程圖。為說明目的，當結合第3A圖至第3B圖、第4圖至第6圖、第7A圖至第7C圖以及第8圖至第10圖以描述繪示於第2圖的操作。第3A圖繪示根據一些實施例之半導體元件100在製造過程中的其中一階段的等軸距圖。第3B圖、第4圖至第6圖、第7A圖至第7C圖以及第8圖至第10圖繪示根據一些實施例之沿第3A圖之B-B線之半導體元件100(例如，第3B圖、第4圖至第6圖、第7A圖至第7C圖以及第8圖至第9圖的半導體元件300至900可代表半導體元件100的不同製造階段)在製造過程中的不同階段的剖面圖。可根據特定應用執行不同順序之操作或不執行操作。方法200可不生產完整半導體元件100。於此應理解，可在方法200之前、之間以及之後提供額外製程並且本揭露僅簡要描述一些其他製程。此外， 除非另有說明，在第1A圖、第1B圖、第3A圖至第3B圖、第4圖至第6圖、第7A圖至第7C圖以及第8圖至第10圖中，相同標記元件之討論均適用彼此。
請參照第2圖，在操作205中，提供具有金屬接點的電晶體結構。例如，第3B圖繪示具有一或多個FETs 102的半導體元件300，其FETs 102具有溝槽導體層130。請參照第3A圖與第3B圖，半導體元件300可包含鰭片結構108，其被閘極結構112所通過並且被ILD層118與襯墊層126所封裝。作為範例且不具限制，半導體元件300的形成可包含形成鰭片結構108於基底106上、形成相鄰鰭片結構108的STI區域138、形成通過鰭片結構108的閘極結構112、形成S/D區域110、在部分鰭片結構108上形成ILD層118，其部分鰭片結構108未被閘極結構112所覆蓋以及在閘極結構112與ILD層118上形成襯墊層126。半導體元件300的形成可進一步包含藉由襯墊層126與ILD層118形成溝槽導體層130以接觸S/D區域110和/或閘極結構112。基於本揭露，其他半導體元件300的形成方法皆在本揭露之精神與範圍內。
請參照第2圖，在操作210中，導電材料層形成於至少一個金屬接點上。例如，如第4圖所示，導電材料層146可形成於其下方FET 102的溝槽導體層130上。在一些實施例中，導電材料層146可包含導線導體層146B與阻障襯墊層146A，其圍繞導線導體層146B的底部與側面。作為範例且不具限制，用於形成導電材料層146的製程可包含：形成絕緣材料圖案層144於第3A圖與第3B圖的半導體元件300上，藉由沉積製程、光刻製程以及蝕刻製程以暴露一或多個溝槽導體層130；毯式沉積阻障襯墊材料與導電材料於使用沉積製程的絕緣材料圖案層144上以及拋光沉積阻障襯墊材料與導電材料，其導電材料使用化學機械拋光（CMP）製程，以形成導電材料層146（例如，導線導體層146B與阻障襯墊層146A），其大致共平面絕緣材料層144。在一些實施例中，絕緣材料層144在覆蓋另一組溝槽導體層130時，可暴露一組溝槽導體層130。在一些實施例中，用於絕緣材料層144的沉積製程可包含沉積介電材料，其使用化學氣相沉積（CVD）、電漿增強型化學氣相沉積（PECVD）、旋塗製程、物理氣相沉積（PVD）或原子層沉積（ALD）。作為範例且不具限制，絕緣材料層144的介電材料可包含任何合適絕緣材料，例如氧化矽、氮化矽、氮氧化矽、矽酸鹽玻璃、氧化鋁、氧化鉿、氧化鋯、低 k介電材料以及高k介電材料。在一些實施例中，用於阻障襯墊材料和/或導電材料的沉積製程可包含CVD製程、PVD製程、ALD製程、電鍍製程或無電解沉積（ELD）製程。作為範例且不具限制，用於導電材料層146的阻障襯墊材料可包含金屬材料（例如，鉭或鎢化鈦）、金屬氧化物（例如，氧化鋁、氧化錳、氧化鉻、氧化鈮、氧化鈦或上述材料之組合）、金屬氮化物（例如氮化鉭或氮化鈦）、金屬化合物（例如氧化鋁、氧化錳、氧化鉻、氧化鈮、氧化鈦和/或上述材料之組合）、含碳材料或上述材料之組合。作為範例且不具限制，用於導電材料層146的導電材料可包含銅、鈷、鎳、釕、銠、銥、鋨、鋁、銦、銀、金、鎢或碳奈米管。
請參照第2圖，在操作215中，導電蓋層形成於導電材料層上以及介電材料堆疊形成於導電蓋層上。例如，如第6圖所示，導電蓋層142可形成於導電材料層146上以及絕緣材料層148可形成於導電蓋層142上，如第5圖與第6圖所述。
請參照第5圖，形成導電蓋層142的製程可包含當使用選擇性沉積製程暴露相鄰絕緣材料層144時，選擇性成長一或多種導電材料於導電材料層144上。例如，一或多種導電材料可選擇性成長於阻障襯墊層146A與導體層146B上。在一些實施例中，一或多種導電材料可在一或多種導電材料生長期間，側向延伸並且形成於相鄰導電材料層146的絕緣材料層144的邊緣部分上。於此，所得導電蓋層142可包含上肩結構152與下肩結構154。作為範例且不具限制，用於導電蓋層142的一或多種導電材料可包含鈷、鎢、鉭、氮化鈦或氮化鉭。在一些實施例中，用於形成導電蓋層142的選擇性沉積製程可包含ALD製程、CVD製程、電鍍製程或ELD製程。例如，CVD製程可藉由使用諸如釕之類合適前體選擇性沉積鈷於導電材料層146上，該前體可在導電材料層146上選擇性地成晶核。所得導電蓋層142可完全封裝其下方的導電材料層146，以抑制與其下方的導電材料層146相關的電子遷移。在一些實施例中，該導電蓋層142的厚度H142 可在約2nm至約5nm的範圍內。H142 的其他厚度在本揭露之精神與範圍內。
在一些實施例中，選擇性形成導電蓋層142於導電材料層146上的製程可包含選擇性形成抑制材料層(未於第5圖示出)於第4圖使用自組裝製程的半導體元件400的絕緣材料層144上以及毯式沉積一或多種使用沉積製程的導電材料(例如，鈷、鎢、鉭、氮化鈦或氮化鉭)，其中沉積製程可被延遲或被抑制於抑制材料層的表面上。於此，一或多種導電材料可被圖案化以選擇性形成導電蓋層142於導電材料層146上。
請參照第6圖，用於絕緣材料層148的製程可包含藉由沉積製程依序性毯式沉積一或多種介電層於第5圖的半導體元件500上。例如，如第6圖所示，沉積製程可沉積蝕刻停止層(ESL)148A於絕緣材料層144與導電蓋層142上並且沉積介電材料層148B於ESL 148A上。作為範例且不具限制，用於形成絕緣材料層148的沉積製程可包含CVD製程、ALD製程、PVD製程或高密度電漿(HDP)CVD製程。雖第6圖繪示沉積兩個介電層(例如，ESL 148A與介電材料層148B)以形成絕緣材料層148，但任意數量的介電層可依序性沉積以形成絕緣材料層148。在一些實施例中，一或多個介電層(例如，ESL 148A與介電材料層148B)彼此可具有不同蝕刻選擇性。於此，基於彼此兩者間的蝕刻選擇性，一或多個介電層中的每一個可具有不同厚度。如此，位於介電層148B至ESL 148A之間的厚度比(例如，厚度H148B 對比厚度H148A )可在約10至約150，基於兩者間的蝕刻選擇性。在一些實施例中，物理接觸導電蓋層142的一或多個介電層中的介電層(例如，ESL 148A)可封裝導電蓋層142的頂面145與側壁143。例如，ESL 148A的厚度H148A 可大於導電蓋層142的厚度H142 以封裝頂面145與側面143。一或多個介電層（例如，ESL 148A與介電材料層148B）中的每一個可包含合適絕緣材料。在一些實施例中，接觸導電蓋層142的一或多個介電層中的介電層（例如，ESL 148A）可包含催化劑材料，該催化劑材料在操作220中可輔助蝕刻製程以形成相互混合層742（例如，如第7A圖至第7C圖所示）於導電蓋層142中。在一些實施例中，用於形成絕緣材料層148的一或多個介電層中的每一個可包含催化劑材料。在一些實施例中，催化劑材料可包含氮化物材料，例如氮化鋁、氮化矽、摻雜氮的碳化矽、碳化矽或摻雜氧的碳化矽。在一些實施例中，一或多個介電層中的每一個（例如，ESL 148A與介電材料層148B）可包含氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、氧化鋁、氧氮化鋁、氧化鋯、氧化鋯鋁、鉿氧化物、低k介電材料或高k介電材料。
請參照第2圖，在操作220中，藉由介電材料與導電蓋層的堆疊形成溝槽導體層，以接觸導電材料層。例如，如第9圖所示，溝槽導體層162可藉由絕緣材料層148與導電蓋層142所形成，以物理性接觸導電材料層146，如第7A圖至第7C圖、第8圖以及第9圖所述。用於形成溝槽導體層162製程可包含：形成圖案化硬遮罩層772（如第7A圖所示）於第6圖所示的半導體元件600上；形成通道701於絕緣材料層148中(如第7A圖所示)；藉由導電蓋層142形成通道801，其通道801具有水平（例如，在x方向上）寬度W161 ，以暴露導電材料層146（如第8圖所示）以及填充一或多種導電材料於通道801中，以形成物理接觸導電材料層146的溝槽導體層162。
請參照第7A圖，形成硬遮罩層772的製程可包含毯式形成介電材料於絕緣材料層148上以及藉由光阻劑層（未於第7A圖示出）蝕刻介電材料，其光阻劑層藉由光刻製程圖案化。 作為範例且不具限制，用於硬遮罩層772的介電材料可包含氧化矽，其可藉由任何合適沉積方法（例如，CVD製程、PECVD製程、PVD製程與ALD製程）所沉積。在一些實施例中，用於硬遮罩層772的介電材料可為聚合物層，其聚合物層可使用旋塗方法所形成。在一些實施例中，所得硬遮罩層772可具有在約10nm至約50nm範圍內的厚度H772 。基於本揭露之內容，硬遮罩層772的其他材料與厚度皆在本揭露之範圍與精神內。
用於形成通道701的製程可包含藉由使用蝕刻製程的硬遮罩層772蝕刻絕緣材料層148。在一些實施例中，蝕刻製程可去除絕緣材料層148的上部，同時保留絕緣材料層148的下部。例如，如第7A圖所示，由於介電材料層148B與ESL 148A之間的蝕刻選擇性，蝕刻製程可去除介電材料層148B以形成位於ESL 148A上的通道701。在一些實施例中，蝕刻製程可去除絕緣材料層144以形成具有傾斜側壁的通道701。用於形成通道701的蝕刻製程可包含濕蝕刻製程、乾蝕刻製程或上述製程之組合。在一些實施例中，濕蝕刻製程可包含使用稀氫氟酸（DHF）處理、過氧化銨混合物（APM）、過氧化硫混合物（SPM）、熱去離子水（DI水）、四甲基氫氧化銨（TMAH）、或上述材料之組合。在一些實施例中，乾蝕刻製程可包含使用氣體混合物相關的電漿乾蝕刻，其氣體混合物具有八氟環丁烷（C4 F8 ）、三氟甲烷（CHF3 ）、四氟化碳（CF4 ）、二氟甲烷（CH2 F2 ）、氬氣（Ar）、氮氣（N2 ）、氧氣（O2）、氦氣（He）、氯氣（Cl2 ）、溴化氫（HBr）或上述材料之組合。在一些實施例中，通道701可具有水平（例如，在x方向上）寬度W701 ，其在約1nm至約80nm的範圍內。其他通道701的寬度W701 皆在本揭露之範圍與精神內。
進一步地，如第7A圖所示，形成通道701的製程也可引起在導電蓋層142中相互混合層742的形成。相互混合層742可由通道701下方的部分導電蓋層142之間的反應所引起以及用於形成通道701的蝕刻製程所引起。例如，用於形成通道701的蝕刻製程可包含使用含氟電漿的乾蝕刻，其含氟電漿去除介電材料層148B。基於含氟電漿相關的功率與偏壓，含氟電漿的離散（例如，電漿的漂移和/或擴散的標準差）可大於導電蓋層142上方的部分ESL 148A（例如， 分散率≥H148A 至H142 ）。因此，部分含氟電漿可穿透ESL 148A以與導電蓋層142反應，以形成包含氟化物與導電蓋層142材料的相互混合層742。在一些實施例中，導電蓋層142可包含鈷，其中相關的相互混合層742可包含鈷與氟的化合物（例如CoFx ）。基於與乾蝕刻製程相關的電漿物質，在一些實施例中，相互混合層742可包含導電蓋層142的材料、氯、溴、碳、氧、硫、磷或氮中的化合物。在一些實施例中，乾蝕刻製程的電漿離散可改變通道701下方的部分導電蓋層142的結晶度。因此，相互混合層742可為導電蓋層142的非晶對應物。在一些實施例中，乾蝕刻製程的電漿離散可從絕緣材料層148濺射材料，其中此濺射材料可為催化劑，以轉化其下方的導電蓋層142以形成相互混合層742。例如，ESL 148A可由氮化鋁所製成，其氮化鋁可藉由作為催化劑的電漿離散所濺射，以形成相互混合層742。在一些實施例中，與乾蝕刻製程相關的偏壓可在約10伏特至約1000伏特的範圍內，以提供可從ESL 148A穿透的離散，以形成相互混合層742。在一些實施例中，與乾蝕刻製程相關的射頻（RF）功率範圍可從約10瓦特至約1000瓦特，以提供可從ESL 148A穿透的離散，以形成相互混合層742。在一些實施例中，由於乾蝕刻製程的離散側面（例如，沿x-y平面），相互混合層742可具有水平（例如，在x方向上）寬度W742 ，其寬度大於通道701的底部寬度W701 。在一些實施例中，相互混合層742的寬度W742 可與通道701的底部寬度W701 大致相同。
在一些實施例中，形成通道701的蝕刻製程可從絕緣材料層148蝕刻。請參照第7B圖，蝕刻製程可去除每一ESL 148A與每一介電材料層148B。在一些實施例中，蝕刻製程可包含乾蝕刻製程，其可以進一步導致先前所述之通道701下方的相互混合層742。於此，可藉由絕緣材料層148形成通道701以暴露相互混合層742。
在一些實施例中，請參照第7C圖，在形成通道701於絕緣材料層148中後，可在通道701中進一步形成具有更窄底部寬度W703 （例如，寬度W703 ＜寬度W701 ）的通道703。作為範例且不具限制，用於形成通道703的製程可包含使用光刻製程在通道701中形成光阻劑層（未於第7C圖示出）以及藉由使用蝕刻製程的光阻劑去除絕緣材料層148。在一些實施例中，蝕刻製程可包含乾蝕刻製程，如先前所述，該乾蝕刻製程可進一步在通道703下方形成相互混合層742。
請參照第8圖，用於形成通道801的製程可包含使用蝕刻製程從導電蓋層142選擇性去除相互混合層742。在一些實施例中，在去除相互混合層742前，形成通道801的製程可進一步包含使用蝕刻製程去除通道701下方的部分絕緣材料層148。用於形成通道801的蝕刻製程可包含濕蝕刻製程、乾蝕刻製程或上述製程之組合。濕蝕刻製程可包含使用可溶解相互混合層742的濕蝕刻劑。在一些實施例中，濕蝕刻劑可包含氧化劑，例如過氧化氫。在一些實施例中，過氧化氫的濃度可為約0.5％至約8％。如果濃度大於8％，則會增加控制氧化反應的難度。如果濃度小於0.5％，則不足以去除相互混合層。例如，相互混合層742可包含氟與鈷的化合物（例如，CoFx ），其中濕蝕刻製程可使用過氧化氫溶解CoFx 化合物（例如，相互混合層742）以形成通道801，以暴露其下方的導電材料層146（例如，金屬層146B）。在一些實施例中，用於濕蝕刻製程的氧化劑可進一步包含硝酸、硫酸、溴或任何其他合適氧化劑。在一些實施例中，用於形成通道801的濕蝕刻製程還可包含使用去離子水以溶解相互混合層742。在一些實施例中，用於形成通道801的濕蝕刻製程還可包含使用DHF處理、APM處理、SPM處理或上述處理之組合。用於形成通道801的乾蝕刻製程可包含使用與氣體混合物相關的電漿乾蝕刻，其氣體混合物具有八氟環丁烷、三氟甲烷、四氟化碳、二氟甲烷、氬、氮氣、氧氣、臭氧、氦氣、氯氣或溴化氫。
在一些實施例中，在去除相互混合層742前，形成通道801的製程可進一步包含去吸盤製程，以增強去除相互混合層742的蝕刻製程的蝕刻效率。在一些實施例中，去吸盤製程可去除半導體元件700（如第7A圖至第7C圖所示）上的靜電荷，因此可改變通道701的表面疏水性。於此，用於去除相互混合層742的蝕刻製程的蝕刻劑（例如過氧化氫）可更有效地藉由通道701傳送以與相互混合層742反應。可使用低密度電漿執行去吸盤製程。作為範例且不具限制，可在約3m托爾至約200m托爾的壓力下產生用於去吸盤製程的低密度電漿。在一些實施例中，可以約10瓦特至約1000瓦特的功率產生用於去吸盤製程的低密度電漿。如果功率大於1000瓦特，則會對半導體元件700（如第7A圖至第7C圖所示）造成物理性損壞。如果功率小於10瓦特，則不足以去除靜電荷以改變通道701的表面疏水性。基於本揭露之內容，用於執行去吸盤製程的其他方法可在本揭露之精神與範圍內。
請參照第9圖，填充一或多個導電材料層可包含使用沉積製程毯式沉積一或多個導電材料層以及使用CMP製程拋光沉積的一或多個導電材料層以形成溝槽導體層162，其溝槽導體層162大致共平面絕緣材料層148。在一些實施例中，一或多個導電材料層可包含阻障襯墊層962A與通道導體層962B。作為範例且不具限制，阻障襯墊層962A可包含金屬材料（例如，鉭或鎢化鈦）、金屬氧化物（例如，氧化鋁、氧化錳、氧化鉻、氧化鈮、氧化鈦或上述材料之組合）、金屬氮化物（例如氮化鉭或氮化鈦）、金屬化合物（例如氧化鋁、氧化錳、氧化鉻、氧化鈮、氧化鈦和/或其組合）、含碳材料或上述材料之組合。作為範例且不具限制，通道導體層962B可包含銅、鈷、鎳、釕、銠、銥、鋨、鋁、銦、銀、金、鎢或碳奈米管。在一些實施例中，用於阻障襯墊層962A與通道導體層962B的沉積製程可包含CVD製程、PVD製程、ALD製程、電鍍製程或ELD製程。
請參照第2圖，在操作225中，另一導電材料層可形成於溝槽導體層上。例如，如第10圖所示，互連結構1402 的導電材料層146可形成於溝槽導體層162與絕緣材料層148上。形成互連結構1402 的導電材料層146的製程可類似於上述操作210。例如，用於形成互連結構1402 的製程可包含：藉由合適沉積製程於第9圖的半導體元件900上毯式沉積一或多個介電層（例如，互連結構1402 的絕緣材料層148），該合適沉積製程例如為 CVD製程、PECVD製程、PVD製程以及ALD製程；藉由沉積的介電層形成通道(未於第10圖示出)，以使用光刻製程與蝕刻製程暴露互連結構1401 的導電材料層146以及使用一或多種導電材料填充通道，並且使用CMP製程拋光一或多種導電材料。
進一步地，在操作225中，互連結構1402 的其他元件，例如互連結構1402 的導電蓋層142、溝槽導體層162與絕緣材料層148，可形成於互連結構1402 的導電材料層146上，藉由使用與先前所述操作210、215以及220相似的製造步驟。
本揭露提供範例性互連結構及其形成方法。互連結構可包含導線層、於導線層上的絕緣材料層以及嵌入於絕緣材料層中與導線層上的導電蓋層。互連結構可進一步包含溝槽導體層，溝槽導體層藉由絕緣材料層與導電蓋層所形成，以物理性接觸導線層。在一些實施例中，藉由絕緣材料層與導電蓋層形成溝槽導體層的方法可包含轉換部分導電蓋層為含氟化合物、去除含氟化合物以藉由導電蓋層形成通道以及使用一或多種導電材料填充通道。互連結構可提供低電阻迴路網之優點且同時避免電子遷移故障，從而提高積體電路的效能與良率。
在一些實施例中，一種形成互連結構之方法可包含：形成導電材料層於基底上；形成金屬蓋層於導電材料層上；形成絕緣材料層於金屬蓋層上；形成通道於絕緣材料層與金屬蓋層內以及以導電材料其他層填充通道。在一些實施例中，形成導電材料層包含形成與導電材料層大致共平面的絕緣材料其他層。形成金屬蓋層包含當暴露絕緣材料其他層，選擇性成長金屬蓋層於導電材料層上。在一些實施例中，選擇性成長導電材料層包含選擇性成長鈷、釕、鎢或上述材料之組合於導電材料層上。在一些實施例中，形成絕緣材料層包含沉積絕緣材料層於金屬蓋層的頂面與側面上。在一些實施例中，形成絕緣材料層包含沉積氮化鋁層於金屬蓋層上。在一些實施例中，形成通道包含形成含氟化合物層於金屬蓋層內。在一些實施例中，形成通道包含以氧化劑去除含氟化合物層。在一些實施例中，形成通道包含形成其他通道於絕緣材料層內以及以從約10瓦特至約1000瓦特之功率關聯的去吸盤製程去除在其他通道中的靜電荷。
在一些實施例中，一種形成互連結構之方法可包含：形成鰭片結構於基底上；形成金屬接點於鰭片結構上；形成導電材料層於金屬接點上；形成金屬蓋層於導電材料層上；形成絕緣材料層於金屬蓋層上；以及形成通道於絕緣材料層與金屬蓋層中以暴露導電材料層。在一些實施例中，包含形成絕緣材料其他層於鰭片結構上。形成金屬蓋層包含當暴露絕緣材料層，選擇性成長金屬蓋層於導電材料層上。在一些實施例中，形成絕緣材料層包含沉積絕緣材料層於金屬蓋層的頂面與側面上。在一些實施例中，形成通道包含形成其他通道於絕緣材料層中與於金屬蓋層的一部分上以及以氟相互混合金屬蓋層的該部分。在一些實施例中，形成通道包含當暴露金屬蓋層的其他部分，以氧化劑選擇性去除金屬蓋層的一部分。在一些實施例中，形成通道包含以從約10瓦特至約1000瓦特之功率關聯的去吸盤製程從其他通道放電電荷。在一些實施例中，包含形成導電材料其他層於通道中以接觸導電材料層與金屬蓋層。在一些實施例中，包含形成導電材料其他層於通道與絕緣材料層上。
在一些實施例中，一種互連結構可包含：基底；導電材料層，位於基底上；金屬蓋層，位於導電材料層上；絕緣材料層，位於金屬蓋層的頂面與側面上以及溝槽導體層，形成於絕緣材料層與金屬蓋層中。在一些實施例中，溝槽導體層接觸導電材料層。在一些實施例中，絕緣材料層位於導電材料層的側面上。在一些實施例中，包含導電材料其他層，其位於溝槽導體層與絕緣材料層上。
前述概述了幾個實施例的特徵，使得本領域技術人員可以更好地理解本揭露的樣態。本領域技術人員應當理解，他們可以容易地將本揭露用作設計或修改其他過程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員還應該認識到，這樣的等效構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以在這裡進行各種改變，替換和變更。
100:半導體元件 102:場效應電晶體,FET,FETs 106:基底 108:鰭片結構 108A:鰭片基部 108B:堆疊鰭片部 110:源極/汲極區域,S/D區域 112:閘極結構 112A:閘極介電層 112B:閘極電極 114:閘極間隔件 118:層間介電層,ILD層 122:半導體層,通道層 126:襯墊層 130:溝槽導體層 138:淺溝槽隔離區域,STI區域 140:互連結構 1401 :互連結構 1402 :互連結構 141:底面 142:導電蓋層,金屬蓋層 143:側壁 144:絕緣材料層,絕緣材料圖案層 145:頂面 146:導電材料層,導電層 146A:阻障襯墊層 146B:導線導體層,金屬層 148:絕緣材料層 148A:蝕刻停止層,ESL層 148B:介電材料層 152:上肩結構 154:下肩結構 161:底面 162:溝槽導體層 163A:上側壁 163B:下側壁 165:頂面 200:方法 205:操作 210:操作 215:操作 220:操作 225:操作 300:半導體元件 400:半導體元件 500:半導體元件 600:半導體元件 700:半導體元件 701:通道 703:通道 742:相互混合層 772:硬遮罩層 800:半導體元件 801:通道 900:半導體元件 962A:阻障襯墊層 962B:通道導體層 A163A :截面積 A163B :截面積 B-B:線 EXT142 :延伸 H142 :厚度 H148A :厚度 H148B :厚度 H772 :厚度 W161 :寬度 W165 :寬度 W701 :寬度 W703 :寬度 W742 :寬度
當結合隨附諸圖閱讀時，得自以下詳細描述最佳地理解本揭露之一實施例。 第1A圖繪示根據一些實施例之半導體元件的等軸距圖。 第1B圖繪示根據一些實施例之半導體元件的剖面圖。 第2圖為根據一些實施例之一種製造半導體元件之方法的流程圖。 第3A圖繪示根據一些實施例之半導體元件在製造過程中的其中一階段的等軸距圖。 第3B圖、第4圖至第6圖、第7A圖至第7C圖以及第8圖至第10圖繪示根據一些實施例之半導體元件在製造過程中的不同階段的剖面圖。 繪示實施例將結合隨附諸圖描述。在附圖中，如附圖數字通常為表示相同、功能相似和/或結構相似之元件。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:半導體元件
102:場效應電晶體，FET,FETs
106:基底
108:鰭片結構
108A:鰭片基部
108B:堆疊鰭片部
110:源極/汲極區域，S/D區域
112A:閘極介電層
112B:閘極電極
114:閘極間隔件
118:層間介電層，ILD層
126:襯墊層
130:溝槽導體層
1401 :互連結構
1402 :互連結構
142:導電蓋層，金屬蓋層
144:絕緣材料層，絕緣材料圖案層
146:導電材料層，導電層
146A:阻障襯墊層
146B:導線導體層，金屬層
148:絕緣材料層
148A:蝕刻停止層，ESL層
148B:介電材料層
962A:阻障襯墊層
962B:通道導體層
W161 :寬度

Claims (1)

  1. 一種互連結構，包含： 一基底； 導電材料的一層，位於該基底上； 一金屬蓋層，位於導電材料的該層上； 絕緣材料的一層，位於該金屬蓋層的頂面與側面上；以及 溝槽導體的一層，形成於絕緣材料的該層與該金屬蓋層中。
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