TW202404040A - 晶粒間具有內連的半導體封裝結構及其製備方法 - Google Patents

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Abstract

本申請提供一種晶粒間具有內連的半導體封裝結構及其製備方法。該半導體封裝結構包括：一第一中介層，其包括一第一基底和位於該第一基底上方的一第一內連層；一第二中介層，其設置在該第一中介層的上方，其中該第二中介層包括一第二基底和該第二基底的上方的一第二內連層；一第一晶粒，其設置在該第一中介層的上方並鄰近該第二中介層；一第二晶粒，其設置在該第二中介層的上方；一第一成型層，其設置在該第二中介層的上方並圍繞該第二晶粒；及一第二成型層，其設置在該第一中介層的上方並圍繞該第一晶粒和該第一成型層，其中，該第一內連層包括將該第一晶粒電連接到該第二中介層及該第二晶粒的一第一溝通組件。

Description

晶粒間具有內連的半導體封裝結構及其製備方法
本申請案主張美國第17/864,470號專利申請案之優先權（即優先權日為「2022年7月14日」），其內容以全文引用之方式併入本文中。
本揭露涉及一種半導體封裝結構及其製備方法。特別地，本揭露涉及一種在晶粒之間具有內連的半導體封裝結構，以及一種包括在晶粒之間形成內連的半導體封裝結構的製備方法。
半導體裝置用於各種電子應用，例如個人電腦、行動電話、數位相機、和其他電子設備。半導體裝置的製備涉及在半導體晶圓上順序沉積各種材料層，並使用光刻和蝕刻製程對材料層進行圖案化以在半導體晶圓上或半導體晶圓中形成微電子元件，包括晶體管、二極管、電阻器和/或電容器。
半導體行業通過不斷減小最小特徵尺寸來繼續提高微電子元件的集成密度，這允許將更多元件集成到給定的區域中。為了便於不同尺寸的組件的形成和集成，具有更小足跡的封裝結構被開發以封裝半導體裝置。然而，這樣的製備和集成將增加製備過程的複雜性。因此，希望開發解決上述挑戰的改進。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露的一方面提供一種半導體封裝結構。該半導體封裝結構包括：一第一中介層，其包括一第一基底和位於該第一基底上方的一第一內連層；一第二中介層，其設置在該第一中介層的上方，其中該第二中介層包括一第二基底和該第二基底的上方的一第二內連層；一第一晶粒，其設置在該第一中介層的上方並鄰近該第二中介層；一第二晶粒，其設置在該第二中介層的上方；一第一成型層，其設置在該第二中介層的上方並圍繞該第二晶粒；及一第二成型層，其設置在該第一中介層的上方並圍繞該第一晶粒和該第一成型層，其中，該第一內連層包括將該第一晶粒電連接到該第二中介層及該第二晶粒的一第一溝通組件。
在一些實施例中，該第一溝通組件設置於該第二成型層的下方。
在一些實施例中，該第二基底設置於該第二晶粒與該第二內連層之間。
在一些實施例中，該第一晶粒的厚度實質上等於該第二晶粒的厚度與該第二中介層的厚度的總和。
在一些實施例中，該第一中介層為非主動中介層，該第二中介層為主動中介層。
在一些實施例中，該第一晶粒為一邏輯晶粒，該第二晶粒為一DRAM晶粒。
在一些實施例中，該半導體封裝結構還包括一第三晶粒，其設置在該第二中介層的上方，被該第一成型層圍繞並設置為與該第二晶粒相鄰。
在一些實施例中，該第二中介層於該第二晶粒下方定義一第一控制區及一第二控制區，該第二控制區與該第一控制區相鄰且位於該第三晶粒的下方。
在一些實施例中，該第一內連層包括將該第一晶粒電連接到該第三晶粒的一第二溝通組件。
在一些實施例中，該第二溝通組件設置於該第二成型層的下方。
在一些實施例中，該第二內連層包括將該第二晶粒電連接到該第三晶粒的一第三溝通組件。
在一些實施例中，該第三溝通組件設置於該第一成型層的下方。
在一些實施例中，該第二晶粒與該第三晶粒為記憶體晶粒。
在一些實施例中，該第三晶粒為快閃記憶體晶粒。
本揭露的另一方面提供一種半導體封裝結構。該半導體封裝結構包括：一第一中介層，其包括一第一基底和位於該第一基底上方的一第一鍵結層、至少通過該第一鍵結層部分地暴露的一第一鍵結墊、設置在該第一鍵結層內的一第一溝通組件、以及設置在該第一鍵結層內的一第二溝通組件；一第二中介層設置在該第一中介層的上方，其中該第二中介層包括一第二基底、在該第二基底下方並鍵結到該第一鍵結層的一第二鍵結層、至少通過該第二介電層部分地暴露並鍵結到該第一鍵結墊的一第二鍵結墊、設置於該第二基底上方的一介電層、以及設置於該介電層內的一第三溝通組件；一第一晶粒，其設置於該第一鍵結層的上方且鄰近該第二中介層；一第二晶粒，其設置在該第二中介層的上方；及一第三晶粒，其設置在該第二中介層的上方並鄰近該第二晶粒，其中該第一溝通組件將該第一晶粒電連接到該第二中介層和該第二晶粒，該第二溝通組件將該第一晶粒電連接到該第三晶粒，且該第三溝通組件將該第二晶粒電連接到該第三晶粒。
在一些實施例中，該第一晶粒包括一第一晶粒墊，其鍵結至該第一中介層的一第三鍵結墊，且該第三鍵結墊至少通過該第一鍵結層部分地暴露。
在一些實施例中，該第二晶粒包括一第二晶粒墊，其鍵結至該第二中介層的一第四鍵結墊，該第四鍵結墊至少通過該介電層部分地暴露，該第三晶粒包括一第三晶粒墊，其鍵結至該第二中介層的一第五鍵結墊，其中該第五鍵結墊至少通過該介電層部分地暴露。
在一些實施例中，該第四鍵結墊經由該第三溝通組件電性連接至該第五鍵結墊。
在一些實施例中，該半導體封裝結構還包括一第一成型層，其設置於該介電層的上方且圍繞該第二晶粒與該第三晶粒；和一第二成型層，其設置在該第一鍵結層的上方並圍繞該第一晶粒、該第一成型層和該第二中介層。
在一些實施例中，該半導體封裝結構還包括一第一通孔，其延伸穿過該第一基底；一導電凸塊，其設置於該第一基底的下方且電性耦接至該第一通孔；及一第二通孔，其延伸穿過該第二基底，其中該第一晶粒經由該第一溝通組件和該第二通孔電連接到該第二晶粒。
本揭露的另一方面提供一種半導體封裝結構的製備方法。該方法包括以下步驟：提供一第一中介層，其包括一第一基底和該第一基底上方的一第一內連層，其中該第一內連層包括一第一溝通組件和一第二溝通組件；提供一第二中介層，其包括一第二基底和該第二基底上方的一第二內連層，其中該第二內連層包括一第三溝通組件；將一第一晶粒設置在該第一中介層的上方；形成一中間結構，其包括：將一第二晶粒設置在該第二中介層的上方；將一第三晶粒設置在該第二中介層的上方並與該第二晶粒相鄰；及形成一第一成型層，其設置在該第二中介層的上方並圍繞該第二晶粒和該第三晶粒；將該中間結構設置在該第一中介層上；及形成一第二成型層在該第一中介層的上方並圍繞該第一晶粒和該中間結構。
在一些實施例中，該第一內連層包括於該第一基底上方的一第一鍵結層和至少通過該第一鍵結層部分地暴露的一第一鍵結墊，並且該第二中介層包括形成在該第二基底下方的一第二鍵結層和至少通過該第二鍵結層部分地暴露的一第二鍵結墊。
在一些實施例中，通過將該第二鍵結層鍵結到該第一鍵結層並將該第一鍵結墊鍵結到該第二鍵結墊來設置該中間結構。
在一些實施例中，該中間結構通過混合鍵結設置。
在一些實施例中，該第二鍵結層和該第二鍵結墊在該第一成型層形成之後形成。
在一些實施例中，該第一內連層包括至少通過該第一鍵結層部分地暴露的一第三鍵結墊，且該第一晶粒包括一第一晶粒墊。
在一些實施例中，通過將該第一晶粒墊鍵結到該第三鍵結墊，以將該第一晶粒設置在該第一中介層的上方。
在一些實施例中，該第一晶粒通過混合鍵結設置在該第一中介層的上方。
在一些實施例中，該中間結構在設置該第一晶粒之前或之後形成。
在一些實施例中，該第一成型層在該第二成型層形成之前形成。
在一些實施例中，該第二晶粒的設置和該第三晶粒的設置是同時或分開實施的。
在一些實施例中，該第一成型層在設置該第二晶粒和設置該第三晶粒之後形成。
在一些實施例中，該第一晶粒的設置和該中間結構的設置是同時或分開實施的。
在一些實施例中，該方法還包括在形成該第二成型層之後將一導電凸塊設置在該第一中介層的下方。
在一些實施例中，該第二成型層的形成包括設置一成型材料以包圍該中間結構和該第一晶粒，及研磨該成型材料以暴露該第一晶粒的頂面和該第一成型層的頂面。
綜上所述，由於溝通組件被包括在半導體封裝結構的非活性中介層中，所以邏輯晶粒可以與多個記憶體晶粒溝通。此外，溝通組件被包括在半導體封裝結構的活性中介層中，使得記憶體晶粒間能夠相互溝通。因此，半導體封裝結構的操作速度將得以增加或改善。半導體封裝結構的整體尺寸將得以縮小。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
圖1為依據本揭露一些實施例的半導體封裝結構100的例示性俯視圖。圖2為圖1中半導體封裝結構100沿A-A線的例示性剖面圖。圖3為圖1中半導體封裝結構100沿B-B線的例示性剖面圖。圖4為圖1中半導體封裝結構100沿C-C線的例示性剖面圖。
在一些實施例中，半導體封裝結構100是封裝(package)或裝置(device)的一部分。在一些實施例中，半導體封裝結構100包括多個中介層(interposers)和設置在中介層上的多個晶粒(dies)。在一些實施例中，半導體封裝結構100為一鍵結的結構(bonded structure)。在一些實施例中，半導體封裝結構100包括一第一中介層101、一第二中介層102、一第一晶粒103、一第二晶粒104、一第一成型層107、和一第二成型層108。
參照圖1和圖2，第一中介層101被配置為中間基底(intermediate substrate)，以電連接設置在其上的多個晶粒。在一些實施例中，第一中介層101是非活性中介層(inactive interposer)；換言之，第一中介層101上沒有定義控制電路區域，或者在第一中介層101上沒有控制電路(control circuit) 。第一中介層101不包括任何在第一中介層101之中或上方的控制器。
在一些實施例中，第一中介層101包括一第一基底101a和第一基底101a上方的一第一內連層101h。在一些實施例中，第一基底101a是一半導體層。在一些實施例中，第一基底101a包括諸如矽、鍺、鎵、砷、或其組合的半導體材料。在一些實施例中，第一基底101a是矽基底。在一些實施例中，第一基底101a的頂面為矩形或多邊形、或任何其他合適的形狀。
在一些實施例中，第一基底101a定義有一第一表面101i以及與第一表面101i相對的一第二表面101j。在一些實施例中，第一內連層101h設置在第一基底101a的第一表面101i上。
在一些實施例中，第一通孔101b設置在第一基底101a內。在一些實施例中，第一通孔101b在第一基底101a的第一表面101i和第二表面101j之間延伸。在一些實施例中，第一通孔101b是基底穿孔(through substrate via)。在一些實施例中，第一通孔101b包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、和其合金等。在一些實施例中，第一通孔101b的橫截面為圓形或多邊形。在一些實施例中，第一通孔101b具有圓柱形狀。在一些實施例中，第一通孔101b電連接到第一內連層101h。
在一些實施例中，第一內連層101h設置在第一基底101a的第一表面101i的上方。在一些實施例中，第一內連層101h被配置為電連接設置在第一中介層101上方的多個晶粒，並將晶粒電連接到外部電路。在一些實施例中，第一內連層101h包括一第一鍵結層101c、一第一鍵結墊101d、一第三鍵結墊101e、和一第一溝通組件101f。
在一些實施例中，第一鍵結層101c設置在第一基底101a的第一表面101i的上方。在一些實施例中，第一鍵結層101c被配置為結合到另一介電層。在一些實施例中，第一鍵結層101c包括介電材料，例如氧化矽、氮氧化矽、氮化矽、或其類似物。
在一些實施例中，第一鍵結墊101d設置在第一鍵結層101c的上方。在一些實施例中，第一鍵結墊101d被第一鍵結層101c包圍。在一些實施例中，第一鍵結墊101d至少通過第一鍵結層101c部分地暴露。
在一些實施例中，第一鍵結墊101d被配置為鍵結到另一導電組件。在一些實施例中，第一鍵結墊101d包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。在一些實施例中，第一鍵結墊101d的橫截面為圓形或多邊形。
在一些實施例中，第三鍵結墊101e設置在第一鍵結層101c的上方。在一些實施例中，第三鍵結墊101e被第一鍵結層101c包圍。在一些實施例中，第三鍵結墊101e至少通過第一鍵結層101c部分地暴露。
在一些實施例中，第三鍵結墊101e被配置為鍵結到另一導電組件。在一些實施例中，第三鍵結墊101e包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。在一些實施例中，第三鍵結墊101e的橫截面為圓形或多邊形。在一些實施例中，第三鍵結墊101e類似於第一鍵結墊101d。
在一些實施例中，第一溝通組件101f設置在第一鍵結層101c內。在一些實施例中，第一溝通組件101f電耦合到第一鍵結墊101d和第三鍵結墊101e。第一鍵結墊101d經由第一溝通組件101f電連接至第三鍵結墊101e。在一些實施例中，第一溝通組件101f是第一鍵結層101c內的電佈線(electrical routing)。在一些實施例中，第一溝通組件101f包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。
在一些實施例中，第二中介層102設置在第一中介層101的上方。在一些實施例中，第二中介層102設置在第一中介層101的第一內連層101h的上方。在一些實施例中，第二中介層102設置在第一內連層101h的第一鍵結層101c的上方。
在一些實施例中，第二中介層102被配置為一中間基底，以電連接設置在其上的多個晶粒。在一些實施例中，第二中介層102是活性中介層(active interposer)；換言之，第二中介層102上定義有一控制電路區域、或者在第二中介層102上具有控制電路。第二中介層102包括在第二中介層102中或上方的多個控制器。
在一些實施例中，第二中介層102包括一第一控制區域102k和與第一控制區域102k相鄰的一第二控制區域102m。在一些實施例中，多個控制器設置於第一控制區域102k或第二控制區域102m內。在一些實施例中，第一控制區域102k或第二控制區域102m中設置有記憶體晶粒，其中記憶體晶粒由第一控制區域102k或第二控制區域102m中的對應控制器所控制。
在一些實施例中，第二中介層102包括一第二基底102a和第二基底102a上方的一第二內連層102g。在一些實施例中，第二基底102a是一半導體層。在一些實施例中，第二基底102a包括諸如矽、鍺、鎵、砷或其組合的半導體材料。在一些實施例中，第二基底102a是矽基底。在一些實施例中，第二基底102a的頂面具有矩形或多邊形、或任何其他合適的形狀。
在一些實施例中，第二基底102a定義有第三表面102i以及與第三表面102i相對的第四表面102j。在一些實施例中，第二內連層102g設置在第二基底102a的第三表面102i上。在一些實施例中，第二基底102a包括形成在其中或其上方的各種特徵(features)。在一些實施例中，第二基底102a包括適用於特定應用的各種電路。在一些實施例中，電子裝置或組件(例如，各種N型金屬氧化物半導體( N-type metal-oxide semiconductor，NMOS)和/或P型金屬氧化物半導體(P-type metal-oxide semiconductor，PMOS)裝置、電容器、電阻器、二極管、光電二極管、保險絲和/或其類似物等)隨後形成在第二基底102a中或上方形成，並且被配置為電連接到外部電路。
在一些實施例中，第二通孔102b設置在第二基底102a內。在一些實施例中，第二通孔102b在第二基底102a的第三表面102i和第四表面102j之間延伸。在一些實施例中，第二通孔102b是基底穿孔(TSV)。在一些實施例中，第二通孔102b包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。在一些實施例中，第二通孔102b的橫截面為圓形或多邊形。在一些實施例中，第二通孔102b具有圓柱形狀。在一些實施例中，第二通孔102b電連接到第二內連層102g。在一些實施例中，第二通孔102b類似於第一通孔101b。
在一些實施例中，第二內連層102g設置在第二基底102a的第三表面102i的上方。在一些實施例中，第二內連層102g被配置為電連接設置在第二中介層102上方的多個晶粒，並將晶粒電連接到外部電路。在一些實施例中，第二內連層102g包括一介電層102e和一第四鍵結墊102f。
在一些實施例中，介電層102e設置在第二基底102a的第三表面102i的上方。在一些實施例中，介電層102e被配置為鍵結到晶粒。在一些實施例中，介電層102e包括介電材料，例如氧化矽、氮氧化矽、氮化矽、或其類似物。
在一些實施例中，第四鍵結墊102f設置在介電層102e的上方。在一些實施例中，第四鍵結墊102f被介電層102e包圍。在一些實施例中，第四鍵結墊102f至少通過介電層102e部分地暴露。在一些實施例中，第四鍵結墊102f被配置為鍵結到另一導電組件。在一些實施例中，第四鍵結墊102f包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。在一些實施例中，第四鍵結墊102f的橫截面為圓形或多邊形。在一些實施例中，第四鍵結墊102f類似於第三鍵結墊101e。
在一些實施例中，第二中介層102包括一第二鍵結層102c和一第二鍵結墊102d。在一些實施例中，第二鍵結層102c設置在第一內連層101h的上方。在一些實施例中，第二鍵結層102c設置在第二基底102a下方。在一些實施例中，第二鍵結層102c被配置為鍵結到另一介電層。在一些實施例中，第二鍵結層102c包括介電材料，例如氧化矽、氮氧化矽、氮化矽、或其類似物。在一些實施例中，第二中介層102的第二鍵結層102c鍵結到第一中介層101的第一鍵結層101c，以形成介電到介電鍵結(dielectric-to-dielectric bonding)。
在一些實施例中，第二鍵結墊102d被第二鍵結層102c包圍。在一些實施例中，第二鍵結墊102d至少通過第二鍵結層102c部分地暴露。在一些實施例中，第二鍵結墊102d被配置為鍵結到另一導電組件。在一些實施例中，第二鍵結墊102d包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。在一些實施例中，第二鍵結墊102d的橫截面為圓形或多邊形。
在一些實施例中，第二鍵結墊102d鍵結到第一鍵結墊101d以形成金屬對金屬鍵結(metal-to-metal bonding)。在一些實施例中，第二鍵結墊102d與第一鍵結墊101d垂直地對齊。在一些實施例中，第一鍵結墊101d與第二鍵結墊102d的鍵結以及第一鍵結層101c與介電層102e的鍵結形成混合鍵結(hybrid bonding)。在一些實施例中，第三鍵結墊101e通過第一鍵結墊101d、第二鍵結墊102d和第一溝通組件101f電連接至第二通孔102b。
在一些實施例中，第一晶粒103設置在第一中介層101的上方。在一些實施例中，第一晶粒103設置在第一鍵結層101c的上方。在一些實施例中，第一晶粒103鄰近第二中介層102設置。在一些實施例中，第一晶粒103是邏輯晶粒(logic die)、中央處理單元(central processing unit，CPU)、或其類似物等。在一些實施例中，第一晶粒103包括一第一晶粒基底103a和一第一晶粒墊103b。
在一些實施例中，第一晶粒墊103b設置在第一晶粒基底103a的上方。在一些實施例中，第一晶粒基底103a包括適用於特定應用的各種電路和由電路連接的各種電子裝置或組件。在一些實施例中，第一晶粒墊103b被配置成將第一晶粒基底103a中的電路電連接到外部導電組件。在一些實施例中，第一晶粒墊103b包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。在一些實施例中，第一晶粒墊103為鋁(aluminum，Al)墊(pad)。在一些實施例中，第一晶粒墊103b的頂面為圓形或多邊形。
在一些實施例中，第一晶粒基底103a鍵結到第一鍵結層101c，並且第一晶粒墊103b鍵結到第三鍵結墊101e。在一些實施例中，第一晶粒墊103b與第三鍵結墊101e垂直地對齊。在一些實施例中，第一晶粒基底103a與第一鍵結層101c的鍵結以及第一晶粒墊103b與第三鍵結墊101e的鍵結形成熔合鍵結(fusion bonding)。在一些實施例中，第一晶粒103經由第一溝通組件101f電連接到第二中介層102。在一些實施例中，第一晶粒103通過第一晶粒墊103b、第三鍵結墊101e、第一溝通組件101f、第一鍵結墊101d及第二鍵結墊102d電性連接至第二通孔102b。
在一些實施例中，第二晶粒104設置在第二中介層102的上方。在一些實施例中，第二基底102a設置在第二晶粒104和第二內連層102g之間。在一些實施例中，第二晶粒104設置在第二中介層102的第一控制區域102k的上方。第一控制區域102k位於第二晶粒104的下方。在一些實施例中，第二晶粒104設置在介電層102e的上方。在一些實施例中，第二晶粒104是記憶體晶粒或其類似物等。在一些實施例中，第二晶粒104是DRAM晶粒。在一些實施例中，第二晶粒104包括一第二晶粒基底104a、一第二晶粒墊104b和一第二晶粒通孔104c。
在一些實施例中，第二晶粒基底104a包括適用於特定應用的各種電路和由電路連接的各種電子裝置或組件。在一些實施例中，第二晶粒墊104b被配置成將第二晶粒基底104a中的電路電連接到外部導電組件。在一些實施例中，第二晶粒墊104b包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。在一些實施例中，第二晶粒墊104b是鋁(Al)墊。在一些實施例中，第二晶粒墊104b的頂面為圓形或多邊形。
在一些實施例中，第二晶粒基底104a鍵結到介電層102e，並且第二晶粒墊104b鍵結到第四鍵結墊102f。在一些實施例中，第二晶粒墊104b與第四鍵結墊102f垂直地對齊。在一些實施例中，第二晶粒104經由第二晶粒墊104b和第二內連層102g電連接到第二中介層102。
在一些實施例中，第二晶粒104包括堆疊在第二晶粒基底104a上方的多個晶粒基底(die substrates)。在一些實施例中，第二晶粒104包括多個晶粒墊(die pads)堆疊在彼此的上方並且彼此接合以電連接晶粒基底。在一些實施例中，第二晶粒通孔104c設置在第二晶粒基底104a內並且電連接到第二晶粒墊104b，晶粒基底的晶粒墊堆疊在第二晶粒基底104a的上方。在一些實施例中，第一晶粒103的厚度T1基本上等於第二晶粒104的厚度T2和第二中介層102的厚度T3的總和。
在一些實施例中，第一內連層101h包括將第一晶粒103電連接到第二中介層102和第二晶粒104的第一溝通組件101f。在一些實施例中，第一晶粒103經由第一溝通組件101f和第二通孔102b電連接到第二晶粒104。
在一些實施例中，第一成型層107設置在第二中介層102的上方並且圍繞第二晶粒104。在一些實施例中，第一成型層107覆蓋整個第二晶粒104。在一些實施例中，第一成型層107與介電層102e接觸。在一些實施例中，第一成型層107包括諸如成型塑料(molding compound)、環氧樹脂(epoxy)、或其類似物等成型材料(molding material)。在一些實施例中，第一成型層107是單層膜或複合疊層。
在一些實施例中，第二成型層108設置在第一中介層101的上方並且圍繞第一晶粒103和第一成型層107。在一些實施例中，第一晶粒103的頂面103c和第一成型層107的頂面107a通過第二成型層108暴露。在一些實施例中，第二成型層108與第一鍵結層101c接觸。在一些實施例中，第二成型層108包括諸如成型塑料、環氧樹脂、或其類似物等成型材料。在一些實施例中，第二成型層108是單層膜或複合疊層。在一些實施例中，第一溝通組件101f設置在第二成型層108的下方。
在一些實施例中，第一中介層101還包括設置在第一基底101a下方並電耦合到第一通孔101b的導電凸塊101k。在一些實施例中，導電凸塊101k設置於第一基底101a的第二表面101j。在一些實施例中，導電凸塊101k電耦合到第一通孔101b。在一些實施例中，導電凸塊101k被配置為將第一內連層101h和第一通孔101b連接到外部電子組件或內連(interconnection)。
在一些實施例中，導電凸塊101k包括低溫可回流材料(low-temperature reflowable material)。在一些實施例中，導電凸塊101k包括諸如錫、鉛、銀、銅、鎳、鉍、或其組合等焊接材料。在一些實施例中，導電凸塊101k包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。在一些實施例中，導電凸塊101k是球柵陣列(ball grid array，BGA)、可掌控熔塌焊接高度之覆晶互連技術(controlled collapse chip connection，C4)凸塊、微凸塊、或其類似物等。
參照圖3，半導體封裝結構100還包括設置在第二中介層102上方的一第三晶粒105。在一些實施例中，第三晶粒105鄰近第二晶粒104設置。在一些實施例中，第三晶粒105被第一成型層107包圍。在一些實施例中，第三晶粒105類似於第二晶粒102。在一些實施例中，第三晶粒105是記憶體晶粒或其類似物。在一些實施例中，第三晶粒是快閃記憶體晶粒(flash memory die)。
在一些實施例中，第二基底102a設置在第三晶粒105和第二內連層102g之間。在一些實施例中，第二內連層102g包括至少通過介電層102e部分地暴露的一第五鍵結墊102h。在一些實施例中，第五鍵結墊102h被配置為鍵結到另一導電組件。在一些實施例中，第五鍵結墊102h包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。在一些實施例中，第五鍵結墊102h的橫截面為圓形或多邊形。在一些實施例中，第四鍵結墊102f類似於第五鍵結墊102h。
在一些實施例中，第三晶粒105設置在第二中介層102的第二控制區域102m的上方。第二控制區域102m位於第三晶粒105的下方。在一些實施例中，第三晶粒105設置在介電層102e的上方。在一些實施例中，第三晶粒105包括一第三晶粒基底105a、一第三晶粒墊105b和一第三晶粒通孔105c。
在一些實施例中，第三晶粒基底105a包括適用於特定應用的各種電路和由電路連接的各種電子裝置或組件。在一些實施例中，第三晶粒墊105b被配置為將第三晶粒基底105a中的電路電連接到外部導電組件。在一些實施例中，第三晶粒墊105b包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。在一些實施例中，第三晶粒墊105b是鋁(Al)墊。在一些實施例中，第三晶粒墊105b的頂面為圓形或多邊形。
在一些實施例中，第三晶粒基底105a鍵結到介電層102e，並且第三晶粒墊105b鍵結到第五鍵結墊102h。在一些實施例中，第三晶粒墊105b與第五鍵結墊102h垂直地對齊。在一些實施例中，第三晶粒105經由第三晶粒墊105b和第二內連層102g電連接到第二中介層102。
在一些實施例中，第三晶粒105包括堆疊在第三晶粒基底105a上方的多個晶粒基底。在一些實施例中，第三晶粒105包括多個晶粒墊堆疊在彼此的上方並且彼此鍵結以電連接到晶粒基底。在一些實施例中，第三晶粒通孔105c設置在第三晶粒基底105a內並且電連接到第三晶粒墊105b，晶粒基底的晶粒墊堆疊在第三晶粒基底105a的上方。在一些實施例中，第一晶粒103的厚度基本上等於第三晶粒105的厚度和第二中介層102的厚度的總和。
在一些實施例中，第一內連層101h還包括在第一中介層101的第一鍵結層101c內的一第二溝通組件101g。在一些實施例中，第二溝通組件101g電耦合到第一鍵結墊101d和第三鍵結墊101e。第一鍵結墊101d經由第二溝通組件101g電連接至第三鍵結墊101e。在一些實施例中，第二溝通組件101g是第一鍵結層101c內的電佈線。在一些實施例中，第二溝通組件101g包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。在一些實施例中，第二溝通組件101g類似於第一溝通組件101f。
在一些實施例中，第二溝通組件101g將第一晶粒103電連接到第二中介層102和第三晶粒105。在一些實施例中，第一晶粒103經由第二溝通組件101g和第二通孔102b電連接到第三晶粒105。在一些實施例中，第二溝通組件101g設置在第二成型層108的下方。
參照圖4，第二內連層102g還包括在第二中介層102的介電層102e內的一第三溝通組件102n。在一些實施例中，第三溝通組件102n電連接至第四鍵結墊102f和第五鍵結墊102h。第四鍵結墊102f經由第三溝通組件102n電連接至第五鍵結墊102h。在一些實施例中，第二晶粒104經由第三溝通組件102n電連接到第三晶粒105。在一些實施例中，第二晶粒104通過第三溝通組件102n、第四鍵結墊102f和第五鍵結墊102h電連接到第三晶粒105。
在一些實施例中，第三溝通組件102n是介電層102e內的電佈線。在一些實施例中，第三溝通組件102n包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。在一些實施例中，第三溝通組件102n設置在第一成型層107下方。
圖5為根據本揭露一些實施例的半導體封裝結構100的製備方法S200的流程圖，圖6至圖42為依據本揭露一些實施例中形成半導體封裝結構100的中間階段(intermediate stages)的剖面圖。
在圖6至圖42中所示的階段也在圖5的流程圖中示意性地示出。在下面的討論中，圖6至圖42所示的製備階段將參照圖5所示的處理步驟討論。製備方法S200包括多個操作，描述和圖示並不作為操作順序的限制。
方法S200包括多個步驟(S201、S202、S203、S204、S205、S206、S207和S208)。方法S200包括提供一第一中介層，其包括一第一基底和第一基底上方的一第一內連層，其中第一內連層包括一第一溝通組件和一第二溝通組件(S201)；提供一第二中介層，其包括一第二基底和第二基底上方的一第二內連層，其中第二內連層包括一第三溝通組件(S202)；在第一中介層上方設置一第一晶粒(S203)；形成一中間結構(intermediate structure)，其包括將一第二晶粒設置在第二中介層的上方(S204)；將一第三晶粒設置在第二中介層的上方並與第二晶粒相鄰(S205)；形成一第一成型層，其設置在第二中介層的上方並圍繞第二晶粒和第三晶粒(S206)；將中間結構設置在第一中介層上(S207)；形成一第二成型層，其形成於第一中介層的上方並圍繞第一晶粒和中間結構(S208)。
參照圖6至圖8，根據圖5中的步驟S201提供一第一中介層101。圖6是第一中介層101的俯視圖，圖7是沿圖6的A-A線的第一中介層101的剖面圖，及圖8是沿圖6的B-B線的第一中介層101的剖面圖。在一些實施例中，第一中介層101具有與圖1至圖4中所討論的第一中介層101類似的配置。1 to 4 and discussed above.
在一些實施例中，第一中介層101包括一第一基底101a和第一基底101a上方的一第一內連層101h。在一些實施例中，第一基底101a是半導體層。在一些實施例中，第一基底101a包括諸如矽、鍺、鎵、砷或其組合的半導體材料。在一些實施例中，第一基底101a是矽基底。
在一些實施例中，第一基底101a定義有第一表面101i和相對於第一表面101i的未處理的第二表面101j'。在一些實施例中，第一內連層101h設置在第一基底101a的第一表面101i上。在一些實施例中，第一通孔101b設置在第一基底101a內。在一些實施例中，第一通孔101b延伸到第一基底101a中。在一些實施例中，第一通孔101b是基底穿孔(TSV)。在一些實施例中，第一通孔101b包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。
在一些實施例中，第一內連層101h設置在第一基底101a的第一表面101i的上方。在一些實施例中，第一內連層101h包括一第一鍵結層101c、一第一鍵結墊101d、一第三鍵結墊101e、一第一溝通組件101f和一第二溝通組件101g。在一些實施例中，第一鍵結層101c設置在第一基底101a的第一表面101i的上方。在一些實施例中，第一鍵結層101c包括介電材料，例如氧化矽、氮氧化矽、氮化矽、或其類似物等。
在一些實施例中，第一鍵結墊101d和第三鍵結墊101e至少通過第一鍵結層101c部分地暴露。在一些實施例中，第一鍵結墊101d和第三鍵結墊101e包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。
在一些實施例中，第一溝通組件101f和第二溝通組件101g設置在第一鍵結層101c內。在一些實施例中，第一溝通組件101f電耦合到第一鍵結墊101d和第三鍵結墊101e。在一些實施例中，第一溝通組件101f包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。在一些實施例中，第二溝通組件101g電耦合到第一鍵結墊101d和第三鍵結墊101e。在一些實施例中，第二溝通組件101g包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。
參照圖9至圖10，根據圖5中的步驟S202提供一第二中介層102。圖9是第二中介層102的俯視圖，及圖10是第二中介層102沿圖9的C-C線的剖面圖。在一些實施例中，第二中介層102具有與圖1至圖4所討論的第二中介層102類似的配置。1 to 4 and discussed above.
在一些實施例中，第二中介層102包括一第一控制區域102k和與第一控制區域102k相鄰的一第二控制區域102m。在一些實施例中，第二中介層102包括一第二基底102a和第二基底102a上方的一第二內連層102g。在一些實施例中，第二基底102a是半導體層。在一些實施例中，第二基底102a包括諸如矽、鍺、鎵、砷或其組合的半導體材料。在一些實施例中，第二基底102a是矽基底。
在一些實施例中，第二基底102a定義有第三表面102i以及與第三表面102i相對的未處理的第四表面102j'。在一些實施例中，第二通孔102b設置在第二基底102a內。在一些實施例中，第二通孔102b延伸到第二基底102a中。在一些實施例中，第二通孔102b是基底穿孔(TSV)。在一些實施例中，第二通孔102b包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。
在一些實施例中，第二內連層102g包括一介電層102e、一第四鍵結墊102f和一第五鍵結墊102h。在一些實施例中，介電層102e設置在第二基底102a的第三表面102i的上方。在一些實施例中，介電層102e被配置為鍵結到晶粒。在一些實施例中，介電層102e包括介電材料，例如氧化矽、氮氧化矽、氮化矽等。
在一些實施例中，第四鍵結墊102f設置在介電層102e的上方。在一些實施例中，第四鍵結墊102f被介電層102e包圍。在一些實施例中，第四鍵結墊102f至少通過介電層102e部分地暴露。在一些實施例中，第四鍵結墊102f包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。在一些實施例中，第五鍵結墊102h至少通過介電層102e部分地暴露。在一些實施例中，第五鍵結墊102h包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。
在一些實施例中，第三溝通組件102n電連接至第四鍵結墊102f和第五鍵結墊102h。在一些實施例中，第三溝通組件102n包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。
參照圖11至13，根據圖5中的步驟S203將第一晶粒103設置在第一中介層101的上方。圖11是第一晶粒103和第一中介層101的俯視圖，圖12是沿圖11的A-A線的第一晶粒103和第一中介層101的剖面圖，及圖13是沿圖11的B-B線的第一晶粒103和第一中介層101的剖面圖。在一些實施例中，第一晶粒103具有與圖1至圖4所討論的第一晶粒103類似的配置。1 to 4 and discussed above.
在一些實施例中，第一晶粒103設置在第一鍵結層101c的上方。在一些實施例中，第一晶粒103通過混合鍵結設置在第一中介層101的上方。在一些實施例中，第一晶粒103是邏輯晶粒、中央處理單元(CPU)等。在一些實施例中，第一晶粒103包括一第一晶粒基底103a和一第一晶粒墊103b。
在一些實施例中，第一晶粒墊103b設置在第一晶粒基底103a的上方。在一些實施例中，通過將第一晶粒墊103b鍵結到第三鍵結墊101e，將第一晶粒103設置在第一中介層101上方。在一些實施例中，第一晶粒墊103b包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。在一些實施例中，第一晶粒墊103b是鋁(Al)墊。在一些實施例中，第一晶粒基底103a鍵結到第一鍵結層101c，並且第一晶粒墊103b鍵結到第三鍵結墊101e。在一些實施例中，第一晶粒墊103b與第三鍵結墊101e垂直地對齊。在一些實施例中，第一晶粒基底103a與第一鍵結層101c的鍵結以及第一晶粒墊103b與第三鍵結墊101e的鍵結形成第一晶粒103與第一中介層101之間的熔合鍵結。
參照圖14至圖27，形成一中間結構300。在一些實施例中，中間結構的形成包括將第二晶粒104設置在第二中介層102的上方，將第三晶粒105設置在第二中介層102的上方，以及形成設置在第二中介層102上方並圍繞第二晶粒104與第三晶粒105的一第一成型層107。在一些實施例中，中間結構300在設置第一晶粒103之前或之後形成。
參照圖14至15，根據圖5中的步驟S204將第二晶粒104設置在第二中介層102的上方。圖14是第二晶粒104和第二中介層102的俯視圖，及圖15是第二晶粒104和第二中介層102沿圖14的C-C線的剖面圖。在一些實施例中，第二晶粒104具有與圖1至圖4所討論的第二晶粒104類似的配置。1 to 4 and discussed above.
在一些實施例中，第二晶粒104設置在第二中介層102的第一控制區域102k的上方。在一些實施例中，第二晶粒104設置在介電層102e的上方。在一些實施例中，第二晶粒104是記憶體晶粒或其類似物。在一些實施例中，第二晶粒104是DRAM晶粒。在一些實施例中，第二晶粒104包括一第二晶粒基底104a、一第二晶粒墊104b和一第二晶粒通孔104c。
在一些實施例中，第二晶粒基底104a包括適用於特定應用的各種電路和由電路連接的各種電子裝置或組件。在一些實施例中，第二晶粒墊104b被配置成將第二晶粒基底104a中的電路電連接到外部導電組件。在一些實施例中，第二晶粒墊104b包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。在一些實施例中，第二晶粒墊104b是鋁(Al)墊。
在一些實施例中，第二晶粒基底104a鍵結到介電層102e，並且第二晶粒墊104b鍵結到第四鍵結墊102f。在一些實施例中，第二晶粒墊104b與第四鍵結墊102f垂直地對齊。
參照圖16至17，根據圖5中的步驟S205，將第三晶粒105設置在第二中介層102的上方並與第二晶粒104相鄰。圖16是第三晶粒105、第二晶粒104和第二中介層102的俯視圖，及圖17是第三晶粒105、第二晶粒104和第二中介層102沿圖16的C-C線的剖面圖。在一些實施例中，第三晶粒105具有與圖1至圖4所討論的第三晶粒105類似的配置。1 to 4 and discussed above.
在一些實施例中，第三晶粒105設置在第二中介層102的第二控制區域102m的上方。在一些實施例中，第三晶粒105設置在介電層102e的上方。在一些實施例中，第三晶粒105包括一第三晶粒基底105a、一第三晶粒墊105b和一第三晶粒通孔105c。
在一些實施例中，第三晶粒基底105a包括適用於特定應用的各種電路和由電路連接的各種電子裝置或組件。在一些實施例中，第三晶粒墊105b被配置為將第三晶粒基底105a中的電路電連接到外部導電組件。在一些實施例中，第三晶粒墊105b包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。在一些實施例中，第三晶粒墊105b是鋁(Al)墊。
在一些實施例中，第三晶粒基底105a鍵結到介電層102e，並且第三晶粒墊105b鍵結到第五鍵結墊102h。在一些實施例中，第三晶粒墊105b與第五鍵結墊102h垂直地對齊。在一些實施例中，第三晶粒105經由第二中介層102的第二內連層102g電連接到第二晶粒104。
替代地，在一些實施例中，第三晶粒105的設置(S205)係在第二晶粒104的設置(S204)之前實施，如圖18至圖19所示。18 to 19. 在一些實施例中，第三晶粒105如圖18至圖19所示設置，第二晶粒104如圖16至圖17所示設置。16 to 17.
參照圖20至圖23，根據圖5中的步驟S206，形成第一成型層107在第二中介層102的上方並圍繞第二晶粒104和第三晶粒105。圖20是第三晶粒105、第二晶粒104和第二中介層102的俯視圖，及圖21是沿圖20的C-C線的第三晶粒105、第二晶粒104和第二中介層102的剖面圖。圖22是第三晶粒105、第二晶粒104和第二中介層102的俯視圖，及圖23是沿圖22的C-C線的第三晶粒105、第二晶粒104和第二中介層102的剖面圖。在一些實施例中，第一成型層107具有與圖1至圖4所討論的第一成型層107類似的構造。1 to 4 and discussed above.
在一些實施例中，第一成型層107通過將第一成型材料107'設置在第二中介層102上並覆蓋第二晶粒104和第三晶粒105而形成，如圖21至圖22所示，然後，研磨第一成型材料107'以降低其高度並形成如圖22至圖23所示的第一成型層107。22 to 23. 在一些實施例中，在設置第二晶粒104和設置第三晶粒105之後形成第一成型層107。在一些實施例中，第一成型材料107'包括諸如成型塑料、環氧樹脂、或其類似物等成型材料。
在一些實施例中，在形成第一成型層107之後，未處理的第四表面102j'被處理成暴露第二通孔102b的第四表面102j，如圖24至25所示。24 to 25. 圖24是第一成型層107、第三晶粒105、第二晶粒104和第二中介層102的俯視圖，及圖25是沿圖24的C-C線的第一成型層107、第三晶粒105、第二晶粒104和第二中介層102的剖面圖。
在一些實施例中，在形成第四表面102j之後，在第二中介層102的第四表面102j的上方形成一第二鍵結層102c和一第二鍵結墊102d，如圖26及圖27所示。26 and 27. 在一些實施例中，第二鍵結層102c和第二鍵結墊102d在第一成型層107形成之後形成。在一些實施例中，第二鍵結層102c通過沉積或任何其他合適的製程形成。在一些實施例中，第二鍵結層102c包括介電材料，例如氧化矽、氮氧化矽、氮化矽等。在一些實施例中，第二鍵結墊102d通過電鍍或任何其他合適的製程形成。在一些實施例中，第二鍵結墊102d包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。在一些實施例中，中間結構300如圖26及圖27所示形成。26 and 27.
參照圖28至圖30，根據圖5中的步驟S207，中間結構300設置在第一中介層101的上方。圖28是中間結構300、第一晶粒103和第一中介層101的俯視圖，圖29是沿圖28的A-A線的中間結構300、第一晶粒103和第一中介層101的剖面圖，及圖30是沿圖28的B-B線的中間結構300、第一晶粒103和第一中介層101的剖面圖。
在一些實施例中，通過將第二鍵結層102c鍵結到第一鍵結層101c，及將第一鍵結墊101d鍵結到第二鍵結墊102d以設置中間結構300。在一些實施例中，中間結構300通過混合鍵結(hybrid bonding)設置。在一些實施例中，第一晶粒103的設置和中間結構300的設置是同時或分開進行的。在將中間結構300鍵結到第一中介層101之後，第一晶粒103通過第一溝通組件101f電連接到第二晶粒104並且通過第二溝通組件101g電連接到第三晶粒105。
參照圖31至圖36，根據圖5中的步驟S208，形成一第二成型層108，其在第一中介層101上方並圍繞第一晶粒103及中間結構300。圖31是中間結構300、第一晶粒103和第一中介層101的俯視圖，圖32是沿圖31的A-A線的中間結構300、第一晶粒103和第一中介層101的剖面圖，及圖33是沿圖31的B-B線的中間結構300、第一晶粒103和第一中介層101的剖面圖。在一些實施例中，第二成型層108具有與圖1至圖4所討論的第二成型層108類似的配置。1 to 4. 在一些實施例中，第一成型層107在第二成型層108形成之前形成。
在一些實施例中，第二成型層108通過將第二成型材料108'設置在第一中介層101上並覆蓋第一晶粒103和中間結構300而形成，如圖31至圖33所示，然後，研磨第二成型材料108'以降低其高度、暴露第一晶粒103的頂面103c和第一成型層107的頂面107a，並形成第二成型層108，如圖34至36所示。34 to 36. 在一些實施例中，第一成型層107的部分也在第二成型材料108'的研磨期間被移除。在一些實施例中，第二成型材料108'包括諸如成型塑料、環氧樹脂、或其類似物等成型材料。
在一些實施例中，在形成第二成型層108之後，未處理的第二表面101j'被處理成暴露第一通孔101b的第二表面101j，如圖37至圖39所示。37 to 39. 圖37是第二成型層108、第一成型層107、第一晶粒103和中間結構300的俯視圖。圖38是第二成型層108、第一成型層107、第一晶粒103和中間結構300沿圖37的A-A線的剖面圖，及圖39是沿圖38的C-C線的第二成型層108、第一成型層107、第一晶粒103和中間結構300的剖面圖。
在一些實施例中，在形成第二表面101j之後，導電凸塊101k設置在第一中介層101下方，如圖40和圖42所示。40 and 42. 在一些實施例中，導電凸塊101k電耦合到第一通孔101b。在一些實施例中，導電凸塊101k包括低溫可回流材料。在一些實施例中，導電凸塊101k包括諸如錫、鉛、銀、銅、鎳、鉍、或其組合等焊接材料。在一些實施例中，導電凸塊101k包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、與其合金等。在一些實施例中，導電凸塊101k是球柵陣列(BGA)、可掌控熔塌焊接高度之覆晶互連技術(C4)凸塊、微凸塊、或其類似物等。在一些實施例中，導電凸塊101k通過球安裝(ball mounting)、電鍍、或任何其他合適的製程設置。在一些實施例中，半導體封裝結構100如圖40至圖42所示形成。40 to 42.
綜上所述，由於溝通組件被包括在半導體封裝結構的非活性中介層中，所以邏輯晶粒可以與多個記憶體晶粒溝通。此外，溝通組件被包括在半導體封裝結構的活性中介層中，使得記憶體晶粒間能夠相互溝通。因此，半導體封裝結構的操作速度將得以增加或改善。半導體封裝結構的整體尺寸將得以縮小。
本揭露的一方面提供一種半導體封裝結構。該半導體封裝結構包括：一第一中介層，其包括一第一基底和位於該第一基底上方的一第一內連層；一第二中介層，其設置在該第一中介層的上方，其中該第二中介層包括一第二基底和該第二基底的上方的一第二內連層；一第一晶粒，其設置在該第一中介層的上方並鄰近該第二中介層；一第二晶粒，其設置在該第二中介層的上方；一第一成型層，其設置在該第二中介層的上方並圍繞該第二晶粒；及一第二成型層，其設置在該第一中介層的上方並圍繞該第一晶粒和該第一成型層，其中，該第一內連層包括將該第一晶粒電連接到該第二中介層及該第二晶粒的一第一溝通組件。
本揭露的另一方面提供一種半導體封裝結構。該半導體封裝結構，包括：一第一中介層，其包括一第一基底和位於該第一基底上方的一第一鍵結層、至少通過該第一鍵結層部分地暴露的一第一鍵結墊、設置在該第一鍵結層內的一第一溝通組件、以及設置在該第一鍵結層內的一第二溝通組件；一第二中介層設置在該第一中介層的上方，其中該第二中介層包括一第二基底、在該第二基底下方並鍵結到該第一鍵結層的一第二鍵結層、至少通過該第二介電層部分地暴露並鍵結到該第一鍵結墊的一第二鍵結墊、設置於該第二基底上方的一介電層、以及設置於該介電層內的一第三溝通組件；一第一晶粒，其設置於該第一鍵結層的上方且鄰近該第二中介層；一第二晶粒，其設置在該第二中介層的上方；及一第三晶粒，其設置在該第二中介層的上方並鄰近該第二晶粒，其中該第一溝通組件將該第一晶粒電連接到該第二中介層和該第二晶粒，該第二溝通組件將該第一晶粒電連接到該第三晶粒，且該第三溝通組件將該第二晶粒電連接到該第三晶粒。
本揭露的另一方面提供一種半導體封裝結構的製備方法。該方法包括以下步驟：提供一第一中介層，其包括一第一基底和該第一基底上方的一第一內連層，其中該第一內連層包括一第一溝通組件和一第二溝通組件；提供一第二中介層，其包括一第二基底和該第二基底上方的一第二內連層，其中該第二內連層包括一第三溝通組件；將一第一晶粒設置在該第一中介層的上方；形成一中間結構，其包括：將一第二晶粒設置在該第二中介層的上方；將一第三晶粒設置在該第二中介層的上方並與該第二晶粒相鄰；及形成一第一成型層，其設置在該第二中介層的上方並圍繞該第二晶粒和該第三晶粒；將該中間結構設置在該第一中介層上；及形成一第二成型層在該第一中介層的上方並圍繞該第一晶粒和該中間結構。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100:半導體封裝結構 101:第一中介層 101a:第一基底 101b:第一通孔 101c:第一鍵結層 101d:第一鍵結墊 101e:第三鍵結墊 101f:第一溝通組件 101g:第二溝通組件 101h:第一內連層 101i:第一表面 101j:第二表面 101j':未處理的第二表面 101k:導電凸塊 102:第二中介層 102a:第二基底 102b:第二通孔 102c:第二鍵結層 102d:第二鍵結墊 102e:介電層 102f:第四鍵結墊 102g:第二內連層 102h:第五鍵結墊 102i:第三表面 102j:第四表面 102j':未處理的第四表面 102k:第一控制區域 102m:第二控制區域 102n:第三溝通組件 103:第一晶粒 103a:第一晶粒基底 103b:第一晶粒墊 103c:頂面 104:第二晶粒 104a:第二晶粒基底 104b:第二晶粒墊 104c:第二晶粒通孔 105:第三晶粒 105a: 第三晶粒基底 105b:第三晶粒墊 105c:第三晶粒通孔 107:第一成型層 107':第一成型材料 107a:頂面 108:第二成型層 108':第二成型材料 300:中間結構 S200:方法 T1:厚度 T2:厚度 T3:厚度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據本揭露一些實施例的半導體封裝結構的俯視圖。 圖2為圖1中半導體封裝結構沿A-A線的剖面圖。 圖3為圖1中半導體封裝結構沿B-B線的剖面圖。 圖4為圖1中半導體封裝結構沿C-C線的剖面圖。 圖5為根據本揭露一些實施例的半導體封裝結構的製備方法的流程圖。 圖6至圖42為依據本揭露一些實施例中形成半導體封裝結構的中間階段的剖面圖。
100:半導體封裝結構
101:第一中介層
101f:第一溝通組件
101g:第二溝通組件
102:第二中介層
102k:第一控制區域
102m:第二控制區域
103:第一晶粒
104:第二晶粒
105:第三晶粒
107:第一成型層
108:第二成型層

Claims (20)

  1. 一種半導體封裝結構，包括： 一第一中介層，其包括一第一基底和位於該第一基底上方的一第一內連層； 一第二中介層，其設置在該第一中介層的上方，其中該第二中介層包括一第二基底和該第二基底的上方的一第二內連層； 一第一晶粒，其設置在該第一中介層的上方並鄰近該第二中介層； 一第二晶粒，其設置在該第二中介層的上方； 一第一成型層，其設置在該第二中介層的上方並圍繞該第二晶粒；及 一第二成型層，其設置在該第一中介層的上方並圍繞該第一晶粒和該第一成型層， 其中該第一內連層包括將該第一晶粒電連接到該第二中介層及該第二晶粒的一第一溝通組件。
  2. 如請求項1所述的半導體封裝結構，該第一溝通組件設置於該第二成型層的下方。
  3. 如請求項1所述的半導體封裝結構，該第二基底設置於該第二晶粒與該第二內連層之間。
  4. 如請求項1所述的半導體封裝結構，該第一晶粒的厚度實質上等於該第二晶粒的厚度與該第二中介層的厚度的總和。
  5. 如請求項1所述的半導體封裝結構，該第一中介層為非主動中介層，該第二中介層為主動中介層。
  6. 如請求項1所述的半導體封裝結構，該第一晶粒為一邏輯晶粒，該第二晶粒為一DRAM晶粒。
  7. 如請求項1所述的半導體封裝結構，還包括一第三晶粒，其設置在該第二中介層的上方，被該第一成型層圍繞並設置為與該第二晶粒相鄰。
  8. 如請求項7所述的半導體封裝結構，該第二中介層於該第二晶粒下方定義一第一控制區及一第二控制區，該第二控制區與該第一控制區相鄰且位於該第三晶粒的下方。
  9. 如請求項7所述的半導體封裝結構，該第一內連層包括將該第一晶粒電連接到該第三晶粒的一第二溝通組件。
  10. 如請求項9所述的半導體封裝結構，該第二溝通組件設置於該第二成型層的下方。
  11. 如請求項7所述的半導體封裝結構，該第二內連層包括將該第二晶粒電連接到該第三晶粒的一第三溝通組件。
  12. 如請求項11所述的半導體封裝結構，該第三溝通組件設置於該第一成型層的下方。
  13. 如請求項7所述的半導體封裝結構，該第二晶粒與該第三晶粒為記憶體晶粒。
  14. 如請求項7所述的半導體封裝結構，該第三晶粒為快閃記憶體晶粒。
  15. 一種半導體封裝結構，包括： 一第一中介層，其包括一第一基底和位於該第一基底上方的一第一鍵結層、至少通過該第一鍵結層部分地暴露的一第一鍵結墊、設置在該第一鍵結層內的一第一溝通組件、以及設置在該第一鍵結層內的一第二溝通組件； 一第二中介層設置在該第一中介層的上方，其中該第二中介層包括一第二基底、在該第二基底下方並鍵結到該第一鍵結層的一第二鍵結層、至少通過該第二介電層部分地暴露並鍵結到該第一鍵結墊的一第二鍵結墊、設置於該第二基底上方的一介電層、以及設置於該介電層內的一第三溝通組件； 一第一晶粒，其設置於該第一鍵結層的上方且鄰近該第二中介層； 一第二晶粒，其設置在該第二中介層的上方；及 一第三晶粒，其設置在該第二中介層的上方並鄰近該第二晶粒， 其中該第一溝通組件將該第一晶粒電連接到該第二中介層和該第二晶粒，該第二溝通組件將該第一晶粒電連接到該第三晶粒，且該第三溝通組件將該第二晶粒電連接到該第三晶粒。
  16. 如請求項15所述的半導體封裝結構，該第一晶粒包括一第一晶粒墊，其鍵結至該第一中介層的一第三鍵結墊，且該第三鍵結墊至少通過該第一鍵結層部分地暴露。
  17. 如請求項15所述的半導體封裝結構，該第二晶粒包括一第二晶粒墊，其鍵結至該第二中介層的一第四鍵結墊，該第四鍵結墊至少通過該介電層部分地暴露，該第三晶粒包括一第三晶粒墊，其鍵結至該第二中介層的一第五鍵結墊，且該第五鍵結墊至少通過該介電層部分地暴露；其中，該第四鍵結墊經由該第三溝通組件電性連接至該第五鍵結墊。
  18. 如請求項15所述的半導體封裝結構，還包括： 一第一成型層，其設置於該介電層的上方且圍繞該第二晶粒與該第三晶粒；和 一第二成型層，其設置在該第一鍵結層的上方並圍繞該第一晶粒、該第一成型層和該第二中介層。
  19. 如請求項15所述的半導體封裝結構，還包括： 一第一通孔，其延伸穿過該第一基底； 一導電凸塊，其設置於該第一基底的下方且電性耦接至該第一通孔；及 一第二通孔，其延伸穿過該第二基底，其中該第一晶粒經由該第一溝通組件和該第二通孔電連接到該第二晶粒。
  20. 一種半導體封裝結構的製備方法，包括： 提供一第一中介層，其包括一第一基底和該第一基底上方的一第一內連層，其中該第一內連層包括一第一溝通組件和一第二溝通組件； 提供一第二中介層，其包括一第二基底和該第二基底上方的一第二內連層，其中該第二內連層包括一第三溝通組件； 將一第一晶粒設置在該第一中介層的上方； 形成一中間結構，其包括： 將一第二晶粒設置在該第二中介層的上方； 將一第三晶粒設置在該第二中介層的上方並與該第二晶粒相鄰；及 形成一第一成型層，其設置在該第二中介層的上方並圍繞該第二晶粒和該第三晶粒； 將該中間結構設置在該第一中介層上；及 形成一第二成型層在該第一中介層的上方並圍繞該第一晶粒和該中間結構。
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