TWI738689B - 晶片封裝體及其形成方法 - Google Patents

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Abstract

本揭露提供了一種晶片封裝體的結構和形成方法。晶片封裝體包括第一晶片結構和第二晶片結構。第一晶片結構的高度與第二晶片結構高度不同。晶片封裝體也包括封裝層，其覆蓋第一晶片結構的側壁和第二晶片結構的側壁的。封裝層不覆蓋第一晶片結構的頂表面和第二晶片結構的頂表面。

Description

晶片封裝體及其形成方法
本揭露書係有關於晶片封裝體及其形成方法，且特別是有關於多晶片封裝體。
半導體元件用於例如是個人電腦、手機、數位相機、及其他電子設備的各種電子應用中。通常通過在半導體基底之上依次沉積絕緣或介電層、導電層、及半導體層，以及使用微影和蝕刻製程圖案化各個材料層，以在半導體基底之上形成電路元件和元件來製造半導體元件。
通過不斷減小最小部件尺寸，半導體工業不斷提高各種電子元件(例如，電晶體、二極體、電阻器、電容器等)的集成密度，這允許更多組件整合到給定面積中。在一些應用中，這些更小的電子部件還需要使用更小面積或更小高度的更小的封裝體。
已經開發新的封裝製程以提高半導體元件的密度和功能。這些相對新穎的半導體封裝製程面臨著製造挑戰。
本揭露書之實施例提供一種晶片封裝體，包括：一第一晶片結構；一第二晶片結構，其中該第一晶片結構的高度與該第二晶片結構的高度不同；以及一封裝層，覆蓋該第一晶片結構的側壁和該第二晶片結構的側壁，其中該封裝層不覆 蓋該第一晶片結構的頂表面和該第二晶片結構的頂表面。
本揭露書之實施例提供一種晶片封裝件，包括：一第一晶片結構；一第二晶片結構，其中該第一晶片結構的一頂表面高於該第二晶片結構的一頂表面；以及一模塑膠層，環繞該第一晶片結構和該第二晶片結構，其中該模塑膠層不覆蓋該第一晶片結構的該頂表面和該第二晶片結構的該頂表面。
本揭露書之實施例提供一種用於形成晶片封裝件的方法，包括：在一基底之上接合一第一晶片結構和一第二晶片結構；形成一離型膜以覆蓋該第一晶片結構的一頂表面和該第二晶片結構的一頂表面；在形成該離型膜之後，形成一封裝層以環繞該第一晶片結構和該第二晶片結構；移除該離型膜使得暴該第一晶片結構的該頂表面、該第二晶片結構的該頂表面、及該封裝層的一頂表面露出。
10、10’、20:晶片結構
100、100’:半導體基底
102:金屬柱凸塊
104:焊料構件
106:導電接合結構
108:底部填充層
109:離型膜
110:封裝層
112:緩衝層
114:金屬柱
116:焊料構件
118:基底
120、124:導電構件
122:底部填充層
180:基底
182:導電部件
184:金屬柱凸塊
200、202A、202B、202C、202D、202E、202F、202G、202H:半導體晶粒
206:導電接合結構
208:底部填充構件
210:模塑化合物層
282:導電部件
300:載體基底
309:阻擋膜
310:封裝層
314:金屬柱
316:焊料構件
318:基底
320、324:導電構件
322:底部填充層
S1、S2、S1’、S2’:傾斜面
第1A-1F圖是根據一些實施例之晶片封裝體的數個階段的製程剖面圖。
第2圖是根據一些實施例之晶片封裝體的剖面圖。
第3A-3E圖是根據一些實施例之晶片封裝體的數個階段的製程剖面圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本案的不同特徵。而本揭露書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化說明。當然，這些 特定的範例並非用以限定。例如，若是本揭露書以下的內容敘述了將一第一特徵形成於一第二特徵之上或上方，即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。再者，在以下敘述提及在第二製程前進行第一製程，可包括第二製程於第一製程之後立刻進行之實施例，且亦可包括附加製程於第一製程與第二製程之間進行的實施例。另外，本揭露書中不同範例可能使用重複的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在。。。之下”、“下方”、“較下部”、“上方”、“較上部”及類似的用語等。除了圖式所繪示的方位之外，空間相關用語用以涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
本揭露書之一些實施例敘述如下。可於這些實施例中所述的步驟之前、期間、及/或之後進行其他附加的處理。所敘述之一些步驟可在不同的實施例中被置換或排除。可於半導體元件結構中增加附加的構件。以下所述之一些構件，可於不同的實施例中被置換或排除。雖然，所敘述之一些實施例係具有特定的處理順序，然而這些處理亦可改以其他符合邏輯的 順序進行。
描述了本揭露的一些實施例。第1A-1F圖是根據一些實施例之晶片封裝體的數個階段的製程剖面圖。可在第1A-1F圖描述的階段之前、期間及/或之後提供額外的操作。對於不同的實施例，描述的一些階段可被替換或消除。可將額外的部件添加至半導體元件結構。對於不同的實施例，可替換或消除下面所描述的一些部件。雖然一些實施例描述為按照特定的順序實施操作，但這些操作也可以任何合理的順序來實施。
如第1A圖所示，根據一些實施例，在基底180之上接合晶片結構10、10’、及20。在一些實施例中，晶片結構10’高於晶片結構10，且晶片結構10高於晶片結構20。如第1A圖所示，在一些實施例中，晶片結構10’的頂表面高於晶片結構10的頂表面。在一些實施例中，晶片結構10的頂表面高於晶片結構20的頂表面。
在一些實施例中，晶片結構10是單個半導體晶片。在一些實施例中，晶片結構10包括半導體基底100和形成在半導體基底100上的內連線結構(interconnection structure)(未顯示)。例如，內連線結構形成在面向基底180的底面上。內連線結構包括多個層間介電層和形成在層間介電層中的多個導電部件(conductive features)。這些導電部件包括導電線路(conductive lines)、導電插塞(conductive vias)、及導電接觸(conductive contacts)。導電部件的一些部分可用作導電接墊(conductive pads)。
在一些實施例中，各個元件構件(device elements) 形成在半導體基底100中。各個元件構件的實施例包括電晶體(例如，金屬氧化物半導體場效應電晶體(MOSFET)、互補金屬氧化物半導體(CMOS)電晶體、雙載子接面電晶體(bipolar junction transistors，BJT)、高壓電晶體、高頻電晶體、p通道及/或n通道場效應電晶體(PFET/NFET)等)、二極體、或其他適用的元件。
元件構件通過內連線結構連通以形成積體電路元件。積體電路元件包括邏輯元件、記憶體元件(例如，靜態隨機存取記憶體，SRAMs)、無線射頻元件(RF)、輸入/輸出(I/O)元件、單晶片系統(system-on-chip，SoC)元件、其他合適類型的元件、或前述之組合。在一些實施例中，晶片結構10是包括多個功能的單晶片系統(SoC)晶片。
在一些實施例中，晶片結構10’類似於晶片結構10。晶片結構10’包括半導體基底100’和形成在半導體基底100’上的內連線結構(未顯示)。例如，內連線結構形成在面向基底180的底面上。在一些實施例中，晶片結構10’是包括多個功能的單晶片系統(SoC)晶片。在一些實施例中，晶片結構10和晶片結構10’的多種功能中的一些或全部係互不相同。
在一些實施例中，晶片結構20包括堆疊的多個半導體晶粒(semiconductor dies)。如第1A圖所示，晶片結構20包括半導體晶粒200、半導體晶粒202A、半導體晶粒202B、半導體晶粒202C、半導體晶粒202D、半導體晶粒202E、半導體晶粒202F、半導體晶粒202G、及半導體晶粒202H。在一些實施 例中，晶片結構20包括包覆和保護這些半導體晶粒的模塑化合物層210。模塑化合物層210可包括具有填充料(fillers)分散在其中的環氧基樹脂(epoxy-based resin)。填充料可包括絕緣纖維、絕緣粒子、其他合適的構件、或前述之組合。
在一些實施例中，半導體晶粒202A、半導體晶粒202B、半導體晶粒202C、半導體晶粒202D、半導體晶粒202E、半導體晶粒202F、半導體晶粒202G、及半導體晶粒202H是記憶體晶粒(memory dies)。記憶體晶粒可包括例如是靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)、其他合適的元件、或前述之組合的記憶體元件。在一些實施例中，半導體晶粒200是電性連接至堆疊於其上之記憶體晶粒的控制晶粒(control die)。晶片結構20可用作高頻寬記憶體(high bandwidth memory，HBM)。
可對本揭露的實施例作出許多改變及/或調整。在一些實施例中，晶片結構20包括單個半導體晶片。半導體晶片可為單晶片系統晶片。
如第1A圖所示，在一些實施例中，於這些半導體晶粒200、半導體晶粒202A、半導體晶粒202B、半導體晶粒202C、半導體晶粒202D、半導體晶粒202E、半導體晶粒202F、半導體晶粒202G和半導體晶粒202H之間形成導電接合結構206，以將這些晶粒接合在一起。在一些實施例中，每一導電接合結構206均包括金屬柱(metal pillars)及/或焊料凸塊(solder bumps)。在一些實施例中，於這些半導體晶粒之間形成底部填充構件(underfill elements)208，以圍繞和保護導電接合結構206。在 一些實施例中，底部填充構件208包括具有填充料分散其中的環氧基樹脂(epoxy-based resin)。填充料可包括絕緣纖維、絕緣粒子、其他合適的構件、或前述之組合。在一些實施例中，分散於底部填充構件208中的填充料的尺寸及/或密度小於分散於模塑化合物層210中的填充物的尺寸及/或密度。
如第1A圖所示，在一些實施例中，在晶粒結構20中的半導體晶粒的一些中形成多個導電部件(conductive features)282。每一導電部件282穿透半導體晶粒200、半導體晶粒202A、半導體晶粒202B、半導體晶粒202C、半導體晶粒202D、半導體晶粒202E、半導體晶粒202F、半導體晶粒202G、及半導體晶粒202H中的其中之一，且電性連接至其中一導電接合結構206。可將導電部件282用作穿基底導電插塞(through substrate vias，TSV)。電性訊號能夠通過導電部件282而在這些垂直堆疊的半導體晶粒之間傳輸。
如第1A圖所示，根據一些實施例，晶片結構10、晶片結構10’、及晶片結構20通過導電接合結構(conductive bonding structures)106而接合在基底180上。在一些實施例中，導電接合結構106包括焊料凸塊、金屬柱凸塊、其他合適的結構、或前述之組合。如第1A圖所示，在一些實施例中，每一導電接合結構106均包括金屬柱凸塊(metal pillar bump)102、焊料構件(solder element)104、及金屬柱凸塊184。例如，金屬柱凸塊102和金屬柱凸塊184大抵由銅製成。
在一些實施例中，許多金屬柱凸塊102形成在晶粒結構10、晶粒結構10’、及晶粒結構20的底面之上。在一些實 施例中，在與晶粒結構10、晶粒結構10’和晶粒結構20接合之前，在基底180之上形成許多金屬柱凸塊184。
在一些實施例中，在接合製程之前，將例如是焊膏(solder paste)的焊料材料塗在金屬柱凸塊102和金屬柱凸塊184其中一個或者兩者上。然後，將金屬柱凸塊102和金屬柱凸塊184通過焊料材料接合在一起。焊料材料在金屬柱凸塊102和金屬柱凸塊184之間形成了焊料構件104。因此，如第1A圖所示，形成了導電接合結構106。在一些實施例中，焊料材料是含錫(Sn)合金材料。焊料材料也包括其他元素。元素可包括鉛、銀、銅、鎳、鉍、其他合適的元素、或前述之組合。在一些實施例中，焊料材料不包括鉛。
在一些實施例中，基底180包括半導體材料、陶瓷材料、絕緣材料、高分子材料、其他合適的材料、或前述之組合。在一些實施例中，基底180是半導體基底。半導體基底可為例如是矽晶圓的半導體晶圓。
如第1A.圖所示，根據一些實施例，在基底180中形成多個導電部件182。在一些實施例中，導電部件182是在形成金屬柱凸塊184之前形成。在一些實施例中，每一導電部件182電性連接至隨後形成的其中一個金屬柱凸塊184。內連線結構(未顯示)例如包括重布線層(redistribution layer)，其可用於在導電部件182和金屬柱凸塊184之間形成電性連接。在一些實施例中，在導電部件182和基底180之間形成絕緣構件(未顯示)，以防止不同的導電部件182之間短路。在其他一些實施例中，基底180是絕緣基底。在這些情形中，可不形成絕緣構件。
在一些實施例中，導電部件182是由銅、鋁、鈦、鎢、鈷、金、鉑、其他合適的導電材料、或前述之組合所製成。在一些實施例中，絕緣構件由氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、其他合適的材料、或前述之組合所製成。在一些實施例中，使用一個或更多的微影和蝕刻製程來形成定義導電部件182之位置的多個開口。然後，在基底180之上按順序沉積絕緣層和導電層以填充開口。隨後進行平坦化製程以移除絕緣層和導電層之位於開口外的部分。因此，開口中之絕緣層和導電層的剩餘部分分別形成了絕緣構件和導電部件182。
如第1B圖所示，根據一些實施例，形成底部填充層(underfill layer)108以圍繞和保護導電接合結構106。在一些實施例中，底部填充層108與導電接合結構106直接接觸。在一些實施例中，液態的底部填充材料通過毛細管作用而分配，並將之固化以形成底部填充層108。在一些實施例中，底部填充層108包括具有填充料分散其中的環氧基樹脂(epoxy-based resin)。填充料可包括纖維、粒子、其他合適的構件、或前述之組合。
如第1C圖所示，根據一些實施例，形成離型膜109以覆蓋晶片結構10、晶片結構10’、及晶片結構20的頂表面。在一些實施例中，離型膜109黏貼在晶片結構10、晶片結構10’、及晶片結構20的頂表面上。在一些實施例中，離型膜109能夠容易地從晶片結構10、晶片結構10’、及晶片結構20上移除。在一些實施例中，離型膜109可通過光照射(例如是紫外線照射或雷射照射)而從晶片結構10、晶片結構10’、及晶片結構20 上移除。
如第1D圖所示，根據一些實施例，在離型膜109和基底180之間形成封裝層(package layer)110以圍繞及/或包覆晶片結構10、晶片結構10’、及晶片結構20。在一些實施例中，封裝層110填充由晶片結構10、晶片結構10’、晶片結構20、離型膜109、及基底180所圍繞的空間。在一些實施例中，封裝層110和底部填充層108直接接觸。在一些實施例中，封裝層110和導電接合結構106不直接接觸。在一些實施例中，封裝層110和晶粒結構20的模塑化合物層210直接接觸。
在一些實施例中，封裝層110包括高分子材料。在一些實施例中，封裝層110是模塑化合物層(molding compound layer)。模塑化合物層可包括具有填充料分散在其中的環氧基樹脂。填充料可包括絕緣纖維、絕緣粒子、其他合適的構件、或前述之組合。在一些實施例中，分散於封裝層110中的填充物的尺寸及/或密度大於分散於底部填充層108中的填充物的尺寸及/或密度。
在一些實施例中，將液態的模塑化合物材料分配在離型膜109和基底180之間的空間內。例如，液態的模塑化合物材料通過毛細管作用分配。隨後，實施熱處理以固化液態的模塑化合物材料。因而使液態的模塑化合物材料變硬，並轉變成封裝層110。在一些實施例中，在介於約200℃至約230℃範圍內的溫度下實施熱處理。熱處理的操作時間可介於約1小時至約3小時的範圍內。
如第1D圖所示，在一些實施例中，封裝層110覆蓋 晶片結構10、晶片結構10’、及晶片結構20的側壁。在一些實施例中，封裝層110不覆蓋晶片結構10、晶片結構10’、及晶片結構20的頂表面。由於離型膜109之存在，阻止了液態的模塑化合物材料覆蓋在晶片結構10、晶片結構10’、及晶片結構20的頂表面上。因此，如第1D圖所示，在一些實施例中，封裝層110不覆蓋晶片結構10、晶片結構10’、及晶片結構20的頂表面。
如第1D圖所示，在一些實施例中，封裝層110具有傾斜面S1和傾斜面S2(例如，相對於晶粒結構10的頂表面)。在一些實施例中，傾斜面S1連接晶片結構10’和晶片結構10的頂表面。在一些實施例中，傾斜面S2連接晶片結構10和晶片結構20的頂表面。在一些實施例中，傾斜面S1和傾斜面S2是平坦表面。在其他一些實施例中，傾斜面S1和傾斜面S2包括彎曲的部分。
如第1E圖所示，根據一些實施例，從晶片結構10、晶片結構10’、晶片結構20、及封裝層110移除或分離離型膜109。之後，如圖1G所示，根據一些實施例，薄化基底180以露出導電部件182。在一些實施例中，每一導電部件182都穿過基底180。在一些實施例中，每一導電部件182電性連接至其中一導電接合結構106。
在一些實施例中，翻轉並且倒置第1E圖所示的結構。在一些實施例中，在晶片結構10、晶片結構10’、晶片結構20、及封裝層110的頂表面上塗上載體膠(carrier glue)(未顯示)以提供一個大抵平坦的表面。具有大抵平坦表面的載體膠 可利於後續基底180的薄化製程。隨後，使用平坦化製程薄化基底180以露出導電部件182。平坦化製程可包括化學機械研磨(CMP)製程、研磨(grinding)製程、蝕刻製程、其他適用的製程、或前述之組合。
之後，如第1E圖所示，根據一些實施例，在基底180之上形成導電構件。如第1E圖所示，在一些實施例中，導電構件包括金屬柱114和焊料構件116。然而，可對本揭露的實施例作出許多改變及/或調整。在一些其他實施例中，導電構件具有不同的結構。例如，導電構件不包括金屬柱。導電構件可僅僅包括焊料凸塊。在一些實施例中，形成緩衝層112以保護導電構件。在一些實施例中，每一金屬柱114電性連接至其中一個導電部件182。之後，在一些實施例中，移除載體膠。
如第1F圖所示，根據一些實施例，將第1E圖所示的結構接合到基底118上。在一些實施例中，基底118為例如是印刷電路板的電路板。在其他一些實施例中，基底118是陶瓷基底。如第1F圖所示，在一些實施例中，在基底118的相對的表面上形成導電構件120和導電構件124。在一些實施例中，導電構件120和導電構件124為焊料凸塊(例如是控制晶片坍塌連接(C4)凸塊及/或球柵陣列(BGA)凸塊)。如第1F圖所示，在一些實施例中，將導電構件120和焊料構件116迴焊而使之接合在一起。
在一些實施例中，每一導電構件120通過形成在基底118中的導電部件(未顯示)而電性連接至其中一個導電構件124。導電部件可包括導電線路和導電插塞。在一些實施例 中，接著於基底118和基底180之間形成底部填充層122以保護它們之間的導電接合結構。
在一些實施例中，在形成封裝層110過程中，不對晶片結構10、晶片結構10’、及晶片結構20的頂表面實施平坦化製程。由於沒有對晶片結構10、晶片結構10’、及晶片結構20的頂表面實施平坦化製程，因此晶片結構10、晶片結構10’、及晶片結構20免受損傷。顯著地增進了晶片封裝體的可靠度和品質。
可對本揭露的實施例作出許多改變及/或調整。第2圖是根據一些實施例之晶片封裝體的剖面圖。在一些實施例中，沒有形成底部填充層108。在一些實施例中，將封裝層110填充在基底180和晶片結構10、晶片結構180’、晶片結構20之間的空間。封裝層110圍繞導電接合結構106。在一些實施例中，由於沒有形成底部填充層108，因此封裝層110和導電接合結構106直接接觸。
在一些實施例中，將基底180用作中介基板(interposer)。基底180可用於增進晶片封裝體結構的強度和可靠度。然而，本揭露的實施例不限制於此。可對本揭露的實施例作出許多改變及/或調整。在一些實施例中，沒有形成基底180。
第3A-3E圖是根據一些實施例之晶片封裝體的數個階段的製程剖面圖。如第3A圖所示，根據一些實施例，將晶片結構10、晶片結構10’、及晶片結構20黏貼在載體基底(carrier substrate)300上。可使用粘附層(未顯示)將晶片結構 10、晶片結構10’、及晶片結構20黏貼在載體基底300上。在一些實施例中，載體基底300包括玻璃基底、陶瓷基底、半導體基底、高分子基底、其他合適的基底、或前述之組合。在一些實施例中，在隨後的製程中，載體基底300是用作臨時基底以支撐晶片結構10、晶片結構10’、及晶片結構20。隨後，可移除載體基底300。
如第3B圖所示，根據一些實施例，形成阻擋膜(blocking film)309以覆蓋晶粒結構10、晶粒結構10’、及晶粒結構20的頂表面。在一些實施例中，將阻擋膜309黏貼在晶片結構10、晶片結構10’、及晶片結構20的頂表面上。在一些實施例中，阻擋膜309能夠容易地從晶片結構10、晶片結構10’、及晶片結構20上移除。在一些實施例中，阻擋膜309可通過光照射(例如是紫外線照射或雷射照射)而從晶片結構10、晶片結構10’、及晶片結構20上移除。
如第3C圖所示，根據一些實施例，在載體基底300和阻擋膜310之間形成封裝層310，以包覆晶片結構10、晶片結構10’、及晶片結構20。在一些實施例中，封裝層310填充晶片結構10、晶片結構10’、及晶片結構20之間的空隙。在一些實施例中，封裝層310和晶片結構20的模塑化合物層210直接接觸。在一些實施例中，封裝層310的材料及形成方法類似於封裝層110的材料及形成方法。之後，在一些其他實施例中，移除阻擋層309。
如第3C圖所示，在一些實施例中，封裝層310覆蓋晶片結構10、晶片結構10’、及晶片結構20的側壁。在一些實 施例中，由於阻擋層310之存在，封裝層310不覆蓋晶片結構10、晶片結構10’、及晶片結構20的頂表面。如第3C圖所示，在一些實施例中，與封裝層110相似，封裝層310具有傾斜面S1’和傾斜面S2’。
如第3D圖所示，根據一些實施例，移除載體基底300以露出晶片結構10、晶片結構10’、及晶片結構20的底面。在一些實施例中，晶片結構10、晶片結構10’、晶片結構20、及封裝層310的底面是大抵彼此共面。
隨後，如第3D圖所示，根據一些實施例，在晶片結構10、晶片結構10’、晶片結構20底面的之上形成導電構件。如第3D圖所示，在一些實施例中，導電構件包括金屬柱314和焊料構件316。在一些其他實施例中，導電構件包括其他的配置。在一些實施例中，形成緩衝層(未顯示)以保護導電構件。
如第3E圖所示，根據一些實施例，將第3D圖所示的結構接合到基底318上。在一些實施例中，基底318為例如是印刷電路板的電路板。在其他一些實施例中，基底318是陶瓷基底。在一些實施例中，在基底318的相對的表面上形成導電構件320和導電構件324，如第3E圖所示。在一些實施例中，導電構件320和導電構件324為例如是控制晶片坍塌連接(C4)凸塊及/或球柵陣列(BGA)凸塊的焊料凸塊。如第3E圖所示，在一些實施例中，迴焊導電構件320和焊料構件316以使之接合在一起。
在一些實施例中，每一導電構件320通過形成在基底318中的導電部件(未顯示)而電性連接至其中一個導電構 件324。導電部件可包括導電線路和導電插塞。在一些實施例中，接著在基底318和包括晶片結構10、晶片結構10’、及晶片結構20的晶片之間形成底部填充層322，以保護他們之間的導電接合結構。在一些實施例中，封裝層310和其間的導電接合結構不直接接觸。
在一些實施例中，在形成封裝層310過程中，不對晶片結構10、晶片結構10’、及晶片結構20的頂表面實施平坦化製程。由於沒有對晶片結構10、晶片結構10’、及晶片結構20的頂表面實施平坦化製程，因此晶片結構10、晶片結構10’、及晶片結構20免受損傷。顯著地增進了晶片封裝體的可靠度和品質。
本揭露的實施例形成包括具有不同高度的晶片結構的晶片封裝體。離型膜(或阻擋膜)黏貼在晶片結構的頂表面上。然後，形成例如是模塑化合物層的封裝層以封裝晶片結構。由於離型膜，封裝層不覆蓋晶片結構的頂表面。在形成封裝層過程中，不對晶片結構的表面實施平坦化製程。因此，顯著地增進了晶片封裝體的性能和可靠度。
根據一些實施例，提供了晶片封裝體。晶片封裝體包括第一晶片結構和第二晶片結構。第一晶片結構的高度與第二晶片結構高度不同。晶片封裝體也包括封裝層，其覆蓋第一晶片結構的側壁和第二晶片結構的側壁的。封裝層不覆蓋第一晶片結構的頂表面和第二晶片結構的頂表面。
根據一些實施例，提供了晶片封裝體。晶片封裝體包括第一晶片結構和第二晶片結構。第一晶片結構的頂表面 高於第二晶片結構的頂表面。晶片封裝體也包括圍繞第一晶片結構和第二晶片結構的模塑化合物層。模塑化合物層不覆蓋第一晶片結構和第二晶片結構的頂表面。
根據一些實施例，提供了一種晶片封裝體的形成方法。方法包括在基底之上接合第一晶片結構和第二晶片結構。方法也包括形成離型膜以覆蓋第一晶片結構和第二晶片結構的頂表面。方法還包括在形成離型膜之後，形成封裝層以圍繞第一晶片結構及第二晶片結構。此外，方法包括移除離型膜以露出第一晶片結構的頂表面、第二晶片結構的頂表面、及封裝層的頂表面。
根據本揭露的一些實施例，提供了一種晶片封裝體，包括：第一晶片結構；第二晶片結構，其中所述第一晶片結構的高度與所述第二晶片結構的高度不同；以及封裝層，覆蓋所述第一晶片結構的側壁和所述第二晶片結構的側壁，其中所述封裝層不覆蓋所述第一晶片結構的頂表面和所述第二晶片結構的頂表面。
在上述晶片封裝體中，所述封裝層具有連接所述第一晶片結構的所述頂表面和所述第二晶片結構的所述頂表面的傾斜面。
在上述晶片封裝體中，所述第二晶片結構包括多個堆疊的記憶體晶粒。
在上述晶片封裝體中，進一步包括基底，其中所述第一晶片結構和所述第二晶片結構通過導電接合結構而接合在所述基底上。
在上述晶片封裝體中，所述基底是半導體基底。
在上述晶片封裝體中，進一步包括穿透所述基底並且電性連接至其中一所述導電接合結構的導電部件。
在上述晶片封裝體中，所述封裝層圍繞所述導電接合結構，並且與所述導電接合結構直接接觸。
在上述晶片封裝體中，進一步包括圍繞所述導電接合結構並與所述導電接合結構直接接觸的底部填充層，其中所述底部填充層在所述基底和所述封裝層之間。
在上述晶片封裝體中，所述底部填充層與所述封裝層直接接觸。
在上述晶片封裝體中，所述第二晶片結構包括圍繞至少一個半導體晶粒的模塑化合物層，並且所述模塑化合物層與所述封裝層直接接觸。
根據本揭露的另一些實施例，提供了一種晶片封裝體，包括：第一晶片結構；第二晶片結構，其中所述第一晶片結構的頂表面高於所述第二晶片結構的頂表面；以及模塑化合物層，圍繞所述第一晶片結構和所述第二晶片結構，其中所述模塑化合物層不覆蓋所述第一晶片結構的所述頂表面和所述第二晶片結構的所述頂表面。
在上述晶片封裝體中，進一步包括基底，其中所述第一晶片結構和所述第二晶片結構通過導電接合結構而接合在所述基底上。
在上述晶片封裝體中，進一步包括穿透所述基底並且電性連接至所述導電接合結構的導電部件。
在上述晶片封裝體中，所述模塑化合物層圍繞所述導電接合結構，並且與所述導電接合結構直接接觸。
在上述晶片封裝體中，進一步包括第三晶片結構，其中所述模塑化合物層圍繞所述第三晶片結構，所述模塑化合物層不覆蓋所述第三晶片結構的頂表面，以及所述第三晶片結構包括多個堆疊的記憶體晶粒。
根據本揭露的又另一些實施例，提供了一種晶片封裝體的形成方法，包括：在基底之上接合第一晶片結構和第二晶片結構；形成離型膜以覆蓋所述第一晶片結構的頂表面和所述第二晶片結構的頂表面；在形成所述離型膜之後，形成封裝層以圍繞所述第一晶片結構和所述第二晶片結構；移除所述離型膜使得所述第一晶片結構的所述頂表面、所述第二晶片結構的所述頂表面和所述封裝層的頂表面露出。
在上述用於形成晶片封裝體的方法其中，所述第一晶片結構和所述第二晶片結構通過多個導電接合結構而接合在所述基底上。
在上述用於形成晶片封裝體的方法其中，進一步包括在形成所述封裝層之前，形成底部填充層以圍繞所述導電接合結構。
在上述用於形成晶片封裝體的方法其中，所述封裝層填充位於所述導電接合結構之間的空間。
在上述用於形成晶片封裝體的方法其中，進一步包括：在接合所述第一晶片結構和所述第二晶片結構之前，在所述基底中形成導電部件；以及在形成所述封裝層之後，從所 述基底的表面薄化所述基底以露出所述導電部件。
前述內文概述了許多實施例的特徵，以使本技術領域中具有通常知識者可從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
雖然本揭露已以數個較佳實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作任意之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
10、10’、20:晶片結構
100、100’:半導體基底
102:金屬柱凸塊
104:焊料構件
106:導電接合結構
108:底部填充層
110:封裝層
112:緩衝層
114:金屬柱
116:焊料構件
118:基底
120、124:導電構件
122:底部填充層
180:基底
182:導電部件
184:金屬柱凸塊
200、202A、202B、202C、202D、202E、202F、202G、202H:半導體晶粒
206:導電接合結構
208:底部填充構件
210:模塑化合物層
282:導電部件
S1、S2:傾斜面

Claims (10)

  1. 一種晶片封裝體，包括：一第一晶片結構；一第二晶片結構，其中該第一晶片結構的高度與該第二晶片結構的高度不同；以及一封裝層，覆蓋該第一晶片結構的側壁和該第二晶片結構的側壁，其中該封裝層不覆蓋該第一晶片結構的一頂表面和該第二晶片結構的一頂表面，該第一晶片結構的底表面與該第二晶片的底表面大抵共平面，且該封裝層具有一傾斜表面，連接該第一晶片結構的該頂表面及該第二晶片結構的該頂表面。
  2. 如申請專利範圍第1項所述之晶片封裝體，其中該第二晶片結構包括一模塑化合物層，圍繞至少一半導體晶粒，且該模塑化合物層直接接觸該封裝層。
  3. 一種晶片封裝體，包括：一第一晶片結構；一第二晶片結構，其中該第一晶片結構之一頂表面高於該第二晶片結構之一頂表面；以及一模塑化合物層，圍繞該第一晶片結構及該第二晶片結構，其中該模塑化合物層不覆蓋該第一晶片結構之該頂表面及該第二晶片結構之該頂表面，該第一晶片結構之一底表面與該第二晶片結構之一底表面大抵共平面，該模塑化合物層具有一傾斜表面，連接該第一晶片結構之該頂表面及該第二晶片結構之該頂表面，且該模塑化合物層之一最頂表 面不高於該第一晶片結構之該頂表面。
  4. 如申請專利範圍第3項所述之晶片封裝體，更包括一第三晶片結構，其中該模塑化合物層圍繞該第三晶片結構，該模塑化合物層不覆蓋該第三晶片結構之一頂表面，且該第三晶片結構包括複數個堆疊的記憶體晶粒。
  5. 一種晶片封裝體，包括：一第一晶片結構；一第二晶片結構，其中該第一晶片結構之一頂表面高於該第二晶片結構之一頂表面；以及一封裝層，圍繞該第一晶片結構及該第二晶片結構，其中該封裝層不覆蓋該第一晶片結構之該頂表面及該第二晶片結構之該頂表面，該第一晶片結構之一底表面與該第二晶片結構之一底表面大抵共平面，該封裝層具有一傾斜表面，連接該第一晶片結構之該頂表面及該第二晶片結構之該頂表面，且該封裝層之一頂表面與該第一晶片結構之該頂表面共平面。
  6. 如申請專利範圍第5項所述之晶片封裝體，其中該第一晶片結構具有一第一側表面，延伸自該第一晶片結構之該頂表面，該第二晶片結構具有一第二側表面，延伸自該第二晶片結構之該頂表面，且該封裝層直接接觸該第一側表面之整體與該第二側表面之整體。
  7. 一種晶片封裝體的形成方法，包括：於一基底上接合一第一晶片結構及一第二晶片結構；形成一離型膜以覆蓋該第一晶片結構之一頂表面及該第二 晶片結構之一頂表面，其中該離型膜具有位於該第一晶片結構上之一第一部份、位於該第二晶片結構上之一第二部份、及連接該第一部分與該第二部分之一第三部分，其中該第三部分自一較高高度向下延伸至一較低高度；在形成該離型膜之後，形成一封裝層以圍繞該第一晶片結構及該第二晶片結構；以及移除該離型膜以露出該第一晶片結構之該頂表面、該第二晶片結構之該頂表面、及該封裝層之一頂表面。
  8. 一種晶片封裝體的形成方法，包括：於一基底上設置一第一晶片結構及一第二晶片結構；於該第一晶片結構及該第二晶片結構之上貼合一離型膜，其中該離型膜具有一頂表面及一底表面，且該離型膜之該底表面位於該離型膜之該頂表面與該第一晶片結構之間；於該離型膜與該基底之間形成一封裝層以圍繞該第一晶片結構及該第二晶片結構，其中該封裝層之一頂表面位於該離型膜之該底表面與該基底之間；以及在形成該封裝層之後，移除該離型膜。
  9. 如申請專利範圍第8項所述之晶片封裝體的形成方法，其中該離型膜完全覆蓋該第一晶片結構之一頂表面及該第二晶片結構之一頂表面。
  10. 一種晶片封裝體的形成方法，包括：於一基底上設置一第一晶片結構及一第二晶片結構；於該第一晶片結構之一頂表面及該第二晶片結構之一頂表面上直接放置一離型膜，其中該第一晶片結構之該頂表面 及該第二晶片結構之該頂表面位於不同的高度；於該離型膜與該基底之間形成一模塑化合物層以圍繞該第一晶片結構及該第二晶片結構；以及在形成該模塑化合物層之後，移除該離型膜以露出該第一晶片結構之該頂表面及該第二晶片結構之該頂表面。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI824467B (zh) 2016-12-14 2023-12-01 成真股份有限公司 標準大宗商品化現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯驅動器
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10957672B2 (en) * 2017-11-13 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
TWI631676B (zh) * 2017-12-08 2018-08-01 矽品精密工業股份有限公司 電子封裝件及其製法
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10892011B2 (en) 2018-09-11 2021-01-12 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US11616046B2 (en) 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US10985154B2 (en) 2019-07-02 2021-04-20 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge
US11978729B2 (en) 2021-07-08 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package having warpage control and method of forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200729420A (en) * 2005-10-05 2007-08-01 Sony Corp Semiconductor apparatus and its manufacturing method
TW201135984A (en) * 2010-04-11 2011-10-16 Achrolux Inc Method for transferring a uniform phosphor layer on an article and light-emitting structure fabricated by the method
US20120273964A1 (en) * 2011-04-08 2012-11-01 Fujitsu Limited Manufacturing method of semiconductor device and semiconductor device
US20140131753A1 (en) * 2012-11-09 2014-05-15 Nichia Corporation Method for manufacturing light emitting device and light emitting device
US20140191363A1 (en) * 2009-12-15 2014-07-10 Renesas Electronics Corporation External storage device and method of manufacturing external storage device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6269866B1 (en) * 1997-02-13 2001-08-07 The Furukawa Electric Co., Ltd. Cooling device with heat pipe
JP2007173431A (ja) * 2005-12-21 2007-07-05 Epson Toyocom Corp 圧電デバイス
JP4559993B2 (ja) * 2006-03-29 2010-10-13 株式会社東芝 半導体装置の製造方法
TW200743190A (en) * 2006-05-10 2007-11-16 Chung-Cheng Wang A heat spreader for electrical device
US8254134B2 (en) * 2007-05-03 2012-08-28 Super Talent Electronics, Inc. Molded memory card with write protection switch assembly
US20090212420A1 (en) * 2008-02-22 2009-08-27 Harry Hedler integrated circuit device and method for fabricating same
US7838967B2 (en) * 2008-04-24 2010-11-23 Powertech Technology Inc. Semiconductor chip having TSV (through silicon via) and stacked assembly including the chips
KR101719636B1 (ko) * 2011-01-28 2017-04-05 삼성전자 주식회사 반도체 장치 및 그 제조 방법
JP5779042B2 (ja) * 2011-08-18 2015-09-16 新光電気工業株式会社 半導体装置
US8796741B2 (en) * 2011-10-04 2014-08-05 Qualcomm Incorporated Semiconductor device and methods of making semiconductor device using graphene
US8866274B2 (en) * 2012-03-27 2014-10-21 Infineon Technologies Ag Semiconductor packages and methods of formation thereof
US8866290B2 (en) * 2013-03-15 2014-10-21 Intel Corporation Molded heat spreaders
US9583415B2 (en) * 2013-08-02 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with thermal interface material on the sidewalls of stacked dies

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200729420A (en) * 2005-10-05 2007-08-01 Sony Corp Semiconductor apparatus and its manufacturing method
US20140191363A1 (en) * 2009-12-15 2014-07-10 Renesas Electronics Corporation External storage device and method of manufacturing external storage device
TW201135984A (en) * 2010-04-11 2011-10-16 Achrolux Inc Method for transferring a uniform phosphor layer on an article and light-emitting structure fabricated by the method
US20120273964A1 (en) * 2011-04-08 2012-11-01 Fujitsu Limited Manufacturing method of semiconductor device and semiconductor device
US20140131753A1 (en) * 2012-11-09 2014-05-15 Nichia Corporation Method for manufacturing light emitting device and light emitting device

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Publication number Publication date
US10163853B2 (en) 2018-12-25
US20170005071A1 (en) 2017-01-05
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