CN117542816A - 晶粒间具有内连的半导体封装结构的制备方法 - Google Patents

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Abstract

本申请提供一种半导体封装结构的制备方法，包括：提供第一中介层，包括第一基底和第一内连层；提供第二中介层，包括第二基底和第二内连层；将第一晶粒设置在第一中介层的上方；形成中间结构，包括：将第二晶粒设置在第二中介层的上方；将第三晶粒设置在第二中介层的上方并与第二晶粒相邻；及形成第一成型层，其设置在第二中介层的上方并围绕第二和第三晶粒；将中间结构设置在第一中介层上；及形成第二成型层在第一中介层的上方并围绕第一晶粒和中间结构。

Description

晶粒间具有内连的半导体封装结构的制备方法
本申请案是2023年3月2日申请的题为“晶粒间具有内连的半导体封装结构及其制备方法”的中国发明专利申请第202310190022.8号申请案的分案，第202310190022.8号申请案主张2022年7月14日申请的美国正式申请案第17/864,470号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
技术领域
本公开涉及一种半导体封装结构及其制备方法。特别地，本公开涉及一种在晶粒之间具有内连的半导体封装结构，以及一种包括在晶粒之间形成内连的半导体封装结构的制备方法。
背景技术
半导体装置用于各种电子应用，例如个人电脑、移动电话、数码相机、和其他电子设备。半导体装置的制备涉及在半导体晶圆上顺序沉积各种材料层，并使用光刻和蚀刻工艺对材料层进行图案化以在半导体晶圆上或半导体晶圆中形成微电子元件，包括晶体管、二极管、电阻器和/或电容器。
半导体行业通过不断减小最小特征尺寸来继续提高微电子元件的集成密度，这允许将更多元件集成到给定的区域中。为了便于不同尺寸的组件的形成和集成，具有更小足迹的封装结构被开发以封装半导体装置。然而，这样的制备和集成将增加制备过程的复杂性。因此，希望开发解决上述挑战的改进。
上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一方面提供一种半导体封装结构的制备方法。该方法包括以下步骤：提供一第一中介层，其包括一第一基底和该第一基底上方的一第一内连层，其中该第一内连层包括一第一沟通组件和一第二沟通组件；提供一第二中介层，其包括一第二基底和该第二基底上方的一第二内连层，其中该第二内连层包括一第三沟通组件；将一第一晶粒设置在该第一中介层的上方；形成一中间结构，其包括：将一第二晶粒设置在该第二中介层的上方；将一第三晶粒设置在该第二中介层的上方并与该第二晶粒相邻；及形成一第一成型层，其设置在该第二中介层的上方并围绕该第二晶粒和该第三晶粒；将该中间结构设置在该第一中介层上；及形成一第二成型层在该第一中介层的上方并围绕该第一晶粒和该中间结构。形成该第二成型层的步骤包括：设置一成型材料以包围该中间结构和该第一晶粒；及研磨该成型材料以暴露该第一晶粒的顶面和该第一成型层的顶面。
综上所述，由于沟通组件被包括在半导体封装结构的非活性中介层中，所以逻辑晶粒可以与多个存储器晶粒沟通。此外，沟通组件被包括在半导体封装结构的活性中介层中，使得存储器晶粒间能够相互沟通。因此，半导体封装结构的操作速度将得以增加或改善。半导体封装结构的整体尺寸将得以缩小。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本申请案的揭示内容，附图中相同的元件符号是指相同的元件。
图1为依据本公开一些实施例的半导体封装结构的俯视图。
图2为图1中半导体封装结构沿A-A线的剖面图。
图3为图1中半导体封装结构沿B-B线的剖面图。
图4为图1中半导体封装结构沿C-C线的剖面图。
图5为根据本公开一些实施例的半导体封装结构的制备方法的流程图。
图6至图42为依据本公开一些实施例中形成半导体封装结构的中间阶段的剖面图。
附图标记说明：
100：半导体封装结构
101：第一中介层
101a：第一基底
101b：第一通孔
101c：第一键结层
101d：第一键结垫
101e：第三键结垫
101f：第一沟通组件
101g：第二沟通组件
101h：第一内连层
101i：第一表面
101j：第二表面
101j'：未处理的第二表面
101k：导电凸块
102：第二中介层
102a：第二基底
102b：第二通孔
102c：第二键结层
102d：第二键结垫
102e：介电层
102f：第四键结垫
102g：第二内连层
102h：第五键结垫
102i：第三表面
102j：第四表面
102j'：未处理的第四表面
102k：第一控制区域
102m：第二控制区域
102n：第三沟通组件
103：第一晶粒
103a：第一晶粒基底
103b：第一晶粒垫
103c：顶面
104：第二晶粒
104a：第二晶粒基底
104b：第二晶粒垫
104c：第二晶粒通孔
105：第三晶粒
105a：第三晶粒基底
105b：第三晶粒垫
105c：第三晶粒通孔
107：第一成型层
107'：第一成型材料
107a：顶面
108：第二成型层
108'：第二成型材料
300：中间结构
S200：方法
T1：厚度
T2：厚度
T3：厚度
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
图1为依据本公开一些实施例的半导体封装结构100的例示性俯视图。图2为图1中半导体封装结构100沿A-A线的例示性剖面图。图3为图1中半导体封装结构100沿B-B线的例示性剖面图。图4为图1中半导体封装结构100沿C-C线的例示性剖面图。
在一些实施例中，半导体封装结构100是封装(package)或装置(device)的一部分。在一些实施例中，半导体封装结构100包括多个中介层(interposers)和设置在中介层上的多个晶粒(dies)。在一些实施例中，半导体封装结构100为一键结的结构(bondedstructure)。在一些实施例中，半导体封装结构100包括一第一中介层101、一第二中介层102、一第一晶粒103、一第二晶粒104、一第一成型层107、和一第二成型层108。
参照图1和图2，第一中介层101被配置为中间基底(intermediate substrate)，以电连接设置在其上的多个晶粒。在一些实施例中，第一中介层101是非活性中介层(inactive interposer)；换言之，第一中介层101上没有定义控制电路区域，或者在第一中介层101上没有控制电路(control circuit)。第一中介层101不包括任何在第一中介层101之中或上方的控制器。
在一些实施例中，第一中介层101包括一第一基底101a和第一基底101a上方的一第一内连层101h。在一些实施例中，第一基底101a是一半导体层。在一些实施例中，第一基底101a包括诸如硅、锗、镓、砷、或其组合的半导体材料。在一些实施例中，第一基底101a是硅基底。在一些实施例中，第一基底101a的顶面为矩形或多边形、或任何其他合适的形状。
在一些实施例中，第一基底101a定义有一第一表面101i以及与第一表面101i相对的一第二表面101j。在一些实施例中，第一内连层101h设置在第一基底101a的第一表面101i上。
在一些实施例中，第一通孔101b设置在第一基底101a内。在一些实施例中，第一通孔101b在第一基底101a的第一表面101i和第二表面101j之间延伸。在一些实施例中，第一通孔101b是基底穿孔(through substrate via)。在一些实施例中，第一通孔101b包括导电材料，例如金、银、铜、镍、钨、铝、锡、和其合金等。在一些实施例中，第一通孔101b的横截面为圆形或多边形。在一些实施例中，第一通孔101b具有圆柱形状。在一些实施例中，第一通孔101b电连接到第一内连层101h。
在一些实施例中，第一内连层101h设置在第一基底101a的第一表面101i的上方。在一些实施例中，第一内连层101h被配置为电连接设置在第一中介层101上方的多个晶粒，并将晶粒电连接到外部电路。在一些实施例中，第一内连层101h包括一第一键结层101c、一第一键结垫101d、一第三键结垫101e、和一第一沟通组件101f。
在一些实施例中，第一键结层101c设置在第一基底101a的第一表面101i的上方。在一些实施例中，第一键结层101c被配置为结合到另一介电层。在一些实施例中，第一键结层101c包括介电材料，例如氧化硅、氮氧化硅、氮化硅、或其类似物。
在一些实施例中，第一键结垫101d设置在第一键结层101c的上方。在一些实施例中，第一键结垫101d被第一键结层101c包围。在一些实施例中，第一键结垫101d至少通过第一键结层101c部分地暴露。
在一些实施例中，第一键结垫101d被配置为键结到另一导电组件。在一些实施例中，第一键结垫101d包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。在一些实施例中，第一键结垫101d的横截面为圆形或多边形。
在一些实施例中，第三键结垫101e设置在第一键结层101c的上方。在一些实施例中，第三键结垫101e被第一键结层101c包围。在一些实施例中，第三键结垫101e至少通过第一键结层101c部分地暴露。
在一些实施例中，第三键结垫101e被配置为键结到另一导电组件。在一些实施例中，第三键结垫101e包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。在一些实施例中，第三键结垫101e的横截面为圆形或多边形。在一些实施例中，第三键结垫101e类似于第一键结垫101d。
在一些实施例中，第一沟通组件101f设置在第一键结层101c内。在一些实施例中，第一沟通组件101f电耦合到第一键结垫101d和第三键结垫101e。第一键结垫101d经由第一沟通组件101f电连接至第三键结垫101e。在一些实施例中，第一沟通组件101f是第一键结层101c内的电布线(electrical routing)。在一些实施例中，第一沟通组件101f包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。
在一些实施例中，第二中介层102设置在第一中介层101的上方。在一些实施例中，第二中介层102设置在第一中介层101的第一内连层101h的上方。在一些实施例中，第二中介层102设置在第一内连层101h的第一键结层101c的上方。
在一些实施例中，第二中介层102被配置为一中间基底，以电连接设置在其上的多个晶粒。在一些实施例中，第二中介层102是活性中介层(active interposer)；换言之，第二中介层102上定义有一控制电路区域、或者在第二中介层102上具有控制电路。第二中介层102包括在第二中介层102中或上方的多个控制器。
在一些实施例中，第二中介层102包括一第一控制区域102k和与第一控制区域102k相邻的一第二控制区域102m。在一些实施例中，多个控制器设置于第一控制区域102k或第二控制区域102m内。在一些实施例中，第一控制区域102k或第二控制区域102m中设置有存储器晶粒，其中存储器晶粒由第一控制区域102k或第二控制区域102m中的对应控制器所控制。
在一些实施例中，第二中介层102包括一第二基底102a和第二基底102a上方的一第二内连层102g。在一些实施例中，第二基底102a是一半导体层。在一些实施例中，第二基底102a包括诸如硅、锗、镓、砷或其组合的半导体材料。在一些实施例中，第二基底102a是硅基底。在一些实施例中，第二基底102a的顶面具有矩形或多边形、或任何其他合适的形状。
在一些实施例中，第二基底102a定义有第三表面102i以及与第三表面102i相对的第四表面102j。在一些实施例中，第二内连层102g设置在第二基底102a的第三表面102i上。在一些实施例中，第二基底102a包括形成在其中或其上方的各种特征(features)。在一些实施例中，第二基底102a包括适用于特定应用的各种电路。在一些实施例中，电子装置或组件(例如，各种N型金属氧化物半导体(N-type metal-oxide semiconductor，NMOS)和/或P型金属氧化物半导体(P-type metal-oxide semiconductor，PMOS)装置、电容器、电阻器、二极管、光电二极管、保险丝和/或其类似物等)随后形成在第二基底102a中或上方形成，并且被配置为电连接到外部电路。
在一些实施例中，第二通孔102b设置在第二基底102a内。在一些实施例中，第二通孔102b在第二基底102a的第三表面102i和第四表面102j之间延伸。在一些实施例中，第二通孔102b是基底穿孔(TSV)。在一些实施例中，第二通孔102b包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。在一些实施例中，第二通孔102b的横截面为圆形或多边形。在一些实施例中，第二通孔102b具有圆柱形状。在一些实施例中，第二通孔102b电连接到第二内连层102g。在一些实施例中，第二通孔102b类似于第一通孔101b。
在一些实施例中，第二内连层102g设置在第二基底102a的第三表面102i的上方。在一些实施例中，第二内连层102g被配置为电连接设置在第二中介层102上方的多个晶粒，并将晶粒电连接到外部电路。在一些实施例中，第二内连层102g包括一介电层102e和一第四键结垫102f。
在一些实施例中，介电层102e设置在第二基底102a的第三表面102i的上方。在一些实施例中，介电层102e被配置为键结到晶粒。在一些实施例中，介电层102e包括介电材料，例如氧化硅、氮氧化硅、氮化硅、或其类似物。
在一些实施例中，第四键结垫102f设置在介电层102e的上方。在一些实施例中，第四键结垫102f被介电层102e包围。在一些实施例中，第四键结垫102f至少通过介电层102e部分地暴露。在一些实施例中，第四键结垫102f被配置为键结到另一导电组件。在一些实施例中，第四键结垫102f包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。在一些实施例中，第四键结垫102f的横截面为圆形或多边形。在一些实施例中，第四键结垫102f类似于第三键结垫101e。
在一些实施例中，第二中介层102包括一第二键结层102c和一第二键结垫102d。在一些实施例中，第二键结层102c设置在第一内连层101h的上方。在一些实施例中，第二键结层102c设置在第二基底102a下方。在一些实施例中，第二键结层102c被配置为键结到另一介电层。在一些实施例中，第二键结层102c包括介电材料，例如氧化硅、氮氧化硅、氮化硅、或其类似物。在一些实施例中，第二中介层102的第二键结层102c键结到第一中介层101的第一键结层101c，以形成介电到介电键结(dielectric-to-dielectric bonding)。
在一些实施例中，第二键结垫102d被第二键结层102c包围。在一些实施例中，第二键结垫102d至少通过第二键结层102c部分地暴露。在一些实施例中，第二键结垫102d被配置为键结到另一导电组件。在一些实施例中，第二键结垫102d包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。在一些实施例中，第二键结垫102d的横截面为圆形或多边形。
在一些实施例中，第二键结垫102d键结到第一键结垫101d以形成金属对金属键结(metal-to-metal bonding)。在一些实施例中，第二键结垫102d与第一键结垫101d垂直地对齐。在一些实施例中，第一键结垫101d与第二键结垫102d的键结以及第一键结层101c与介电层102e的键结形成混合键结(hybrid bonding)。在一些实施例中，第三键结垫101e通过第一键结垫101d、第二键结垫102d和第一沟通组件101f电连接至第二通孔102b。
在一些实施例中，第一晶粒103设置在第一中介层101的上方。在一些实施例中，第一晶粒103设置在第一键结层101c的上方。在一些实施例中，第一晶粒103邻近第二中介层102设置。在一些实施例中，第一晶粒103是逻辑晶粒(logic die)、中央处理单元(centralprocessing unit，CPU)、或其类似物等。在一些实施例中，第一晶粒103包括一第一晶粒基底103a和一第一晶粒垫103b。
在一些实施例中，第一晶粒垫103b设置在第一晶粒基底103a的上方。在一些实施例中，第一晶粒基底103a包括适用于特定应用的各种电路和由电路连接的各种电子装置或组件。在一些实施例中，第一晶粒垫103b被配置成将第一晶粒基底103a中的电路电连接到外部导电组件。在一些实施例中，第一晶粒垫103b包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。在一些实施例中，第一晶粒垫103为铝(aluminum，Al)垫(pad)。在一些实施例中，第一晶粒垫103b的顶面为圆形或多边形。
在一些实施例中，第一晶粒基底103a键结到第一键结层101c，并且第一晶粒垫103b键结到第三键结垫101e。在一些实施例中，第一晶粒垫103b与第三键结垫101e垂直地对齐。在一些实施例中，第一晶粒基底103a与第一键结层101c的键结以及第一晶粒垫103b与第三键结垫101e的键结形成熔合键结(fusion bonding)。在一些实施例中，第一晶粒103经由第一沟通组件101f电连接到第二中介层102。在一些实施例中，第一晶粒103通过第一晶粒垫103b、第三键结垫101e、第一沟通组件101f、第一键结垫101d及第二键结垫102d电性连接至第二通孔102b。
在一些实施例中，第二晶粒104设置在第二中介层102的上方。在一些实施例中，第二基底102a设置在第二晶粒104和第二内连层102g之间。在一些实施例中，第二晶粒104设置在第二中介层102的第一控制区域102k的上方。第一控制区域102k位于第二晶粒104的下方。在一些实施例中，第二晶粒104设置在介电层102e的上方。在一些实施例中，第二晶粒104是存储器晶粒或其类似物等。在一些实施例中，第二晶粒104是DRAM晶粒。在一些实施例中，第二晶粒104包括一第二晶粒基底104a、一第二晶粒垫104b和一第二晶粒通孔104c。
在一些实施例中，第二晶粒基底104a包括适用于特定应用的各种电路和由电路连接的各种电子装置或组件。在一些实施例中，第二晶粒垫104b被配置成将第二晶粒基底104a中的电路电连接到外部导电组件。在一些实施例中，第二晶粒垫104b包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。在一些实施例中，第二晶粒垫104b是铝(Al)垫。在一些实施例中，第二晶粒垫104b的顶面为圆形或多边形。
在一些实施例中，第二晶粒基底104a键结到介电层102e，并且第二晶粒垫104b键结到第四键结垫102f。在一些实施例中，第二晶粒垫104b与第四键结垫102f垂直地对齐。在一些实施例中，第二晶粒104经由第二晶粒垫104b和第二内连层102g电连接到第二中介层102。
在一些实施例中，第二晶粒104包括堆叠在第二晶粒基底104a上方的多个晶粒基底(die substrates)。在一些实施例中，第二晶粒104包括多个晶粒垫(die pads)堆叠在彼此的上方并且彼此接合以电连接晶粒基底。在一些实施例中，第二晶粒通孔104c设置在第二晶粒基底104a内并且电连接到第二晶粒垫104b，晶粒基底的晶粒垫堆叠在第二晶粒基底104a的上方。在一些实施例中，第一晶粒103的厚度T1基本上等于第二晶粒104的厚度T2和第二中介层102的厚度T3的总和。
在一些实施例中，第一内连层101h包括将第一晶粒103电连接到第二中介层102和第二晶粒104的第一沟通组件101f。在一些实施例中，第一晶粒103经由第一沟通组件101f和第二通孔102b电连接到第二晶粒104。
在一些实施例中，第一成型层107设置在第二中介层102的上方并且围绕第二晶粒104。在一些实施例中，第一成型层107覆盖整个第二晶粒104。在一些实施例中，第一成型层107与介电层102e接触。在一些实施例中，第一成型层107包括诸如成型塑料(moldingcompound)、环氧树脂(epoxy)、或其类似物等成型材料(molding material)。在一些实施例中，第一成型层107是单层膜或复合叠层。
在一些实施例中，第二成型层108设置在第一中介层101的上方并且围绕第一晶粒103和第一成型层107。在一些实施例中，第一晶粒103的顶面103c和第一成型层107的顶面107a通过第二成型层108暴露。在一些实施例中，第二成型层108与第一键结层101c接触。在一些实施例中，第二成型层108包括诸如成型塑料、环氧树脂、或其类似物等成型材料。在一些实施例中，第二成型层108是单层膜或复合叠层。在一些实施例中，第一沟通组件101f设置在第二成型层108的下方。
在一些实施例中，第一中介层101还包括设置在第一基底101a下方并电耦合到第一通孔101b的导电凸块101k。在一些实施例中，导电凸块101k设置于第一基底101a的第二表面101j。在一些实施例中，导电凸块101k电耦合到第一通孔101b。在一些实施例中，导电凸块101k被配置为将第一内连层101h和第一通孔101b连接到外部电子组件或内连(interconnection)。
在一些实施例中，导电凸块101k包括低温可回流材料(low-temperaturereflowable material)。在一些实施例中，导电凸块101k包括诸如锡、铅、银、铜、镍、铋、或其组合等焊接材料。在一些实施例中，导电凸块101k包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。在一些实施例中，导电凸块101k是球栅阵列(ball grid array，BGA)、可掌控熔塌焊接高度的覆晶互连技术(controlled collapse chip connection，C4)凸块、微凸块、或其类似物等。
参照图3，半导体封装结构100还包括设置在第二中介层102上方的一第三晶粒105。在一些实施例中，第三晶粒105邻近第二晶粒104设置。在一些实施例中，第三晶粒105被第一成型层107包围。在一些实施例中，第三晶粒105类似于第二晶粒102。在一些实施例中，第三晶粒105是存储器晶粒或其类似物。在一些实施例中，第三晶粒是快闪存储器晶粒(flash memory die)。
在一些实施例中，第二基底102a设置在第三晶粒105和第二内连层102g之间。在一些实施例中，第二内连层102g包括至少通过介电层102e部分地暴露的一第五键结垫102h。在一些实施例中，第五键结垫102h被配置为键结到另一导电组件。在一些实施例中，第五键结垫102h包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。在一些实施例中，第五键结垫102h的横截面为圆形或多边形。在一些实施例中，第四键结垫102f类似于第五键结垫102h。
在一些实施例中，第三晶粒105设置在第二中介层102的第二控制区域102m的上方。第二控制区域102m位于第三晶粒105的下方。在一些实施例中，第三晶粒105设置在介电层102e的上方。在一些实施例中，第三晶粒105包括一第三晶粒基底105a、一第三晶粒垫105b和一第三晶粒通孔105c。
在一些实施例中，第三晶粒基底105a包括适用于特定应用的各种电路和由电路连接的各种电子装置或组件。在一些实施例中，第三晶粒垫105b被配置为将第三晶粒基底105a中的电路电连接到外部导电组件。在一些实施例中，第三晶粒垫105b包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。在一些实施例中，第三晶粒垫105b是铝(Al)垫。在一些实施例中，第三晶粒垫105b的顶面为圆形或多边形。
在一些实施例中，第三晶粒基底105a键结到介电层102e，并且第三晶粒垫105b键结到第五键结垫102h。在一些实施例中，第三晶粒垫105b与第五键结垫102h垂直地对齐。在一些实施例中，第三晶粒105经由第三晶粒垫105b和第二内连层102g电连接到第二中介层102。
在一些实施例中，第三晶粒105包括堆叠在第三晶粒基底105a上方的多个晶粒基底。在一些实施例中，第三晶粒105包括多个晶粒垫堆叠在彼此的上方并且彼此键结以电连接到晶粒基底。在一些实施例中，第三晶粒通孔105c设置在第三晶粒基底105a内并且电连接到第三晶粒垫105b，晶粒基底的晶粒垫堆叠在第三晶粒基底105a的上方。在一些实施例中，第一晶粒103的厚度基本上等于第三晶粒105的厚度和第二中介层102的厚度的总和。
在一些实施例中，第一内连层101h还包括在第一中介层101的第一键结层101c内的一第二沟通组件101g。在一些实施例中，第二沟通组件101g电耦合到第一键结垫101d和第三键结垫101e。第一键结垫101d经由第二沟通组件101g电连接至第三键结垫101e。在一些实施例中，第二沟通组件101g是第一键结层101c内的电布线。在一些实施例中，第二沟通组件101g包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。在一些实施例中，第二沟通组件101g类似于第一沟通组件101f。
在一些实施例中，第二沟通组件101g将第一晶粒103电连接到第二中介层102和第三晶粒105。在一些实施例中，第一晶粒103经由第二沟通组件101g和第二通孔102b电连接到第三晶粒105。在一些实施例中，第二沟通组件101g设置在第二成型层108的下方。
参照图4，第二内连层102g还包括在第二中介层102的介电层102e内的一第三沟通组件102n。在一些实施例中，第三沟通组件102n电连接至第四键结垫102f和第五键结垫102h。第四键结垫102f经由第三沟通组件102n电连接至第五键结垫102h。在一些实施例中，第二晶粒104经由第三沟通组件102n电连接到第三晶粒105。在一些实施例中，第二晶粒104通过第三沟通组件102n、第四键结垫102f和第五键结垫102h电连接到第三晶粒105。
在一些实施例中，第三沟通组件102n是介电层102e内的电布线。在一些实施例中，第三沟通组件102n包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。在一些实施例中，第三沟通组件102n设置在第一成型层107下方。
图5为根据本公开一些实施例的半导体封装结构100的制备方法S200的流程图，图6至图42为依据本公开一些实施例中形成半导体封装结构100的中间阶段(intermediatestages)的剖面图。
在图6至图42中所示的阶段也在图5的流程图中示意性地示出。在下面的讨论中，图6至图42所示的制备阶段将参照图5所示的处理步骤讨论。制备方法S200包括多个操作，描述和图示并不作为操作顺序的限制。
方法S200包括多个步骤(S201、S202、S203、S204、S205、S206、S207和S208)。方法S200包括提供一第一中介层，其包括一第一基底和第一基底上方的一第一内连层，其中第一内连层包括一第一沟通组件和一第二沟通组件(S201)；提供一第二中介层，其包括一第二基底和第二基底上方的一第二内连层，其中第二内连层包括一第三沟通组件(S202)；在第一中介层上方设置一第一晶粒(S203)；形成一中间结构(intermediate structure)，其包括将一第二晶粒设置在第二中介层的上方(S204)；将一第三晶粒设置在第二中介层的上方并与第二晶粒相邻(S205)；形成一第一成型层，其设置在第二中介层的上方并围绕第二晶粒和第三晶粒(S206)；将中间结构设置在第一中介层上(S207)；形成一第二成型层，其形成于第一中介层的上方并围绕第一晶粒和中间结构(S208)。
参照图6至图8，根据图5中的步骤S201提供一第一中介层101。图6是第一中介层101的俯视图，图7是沿图6的A-A线的第一中介层101的剖面图，及图8是沿图6的B-B线的第一中介层101的剖面图。在一些实施例中，第一中介层101具有与图1至图4中所讨论的第一中介层101类似的配置。1to 4and discussed above.
在一些实施例中，第一中介层101包括一第一基底101a和第一基底101a上方的一第一内连层101h。在一些实施例中，第一基底101a是半导体层。在一些实施例中，第一基底101a包括诸如硅、锗、镓、砷或其组合的半导体材料。在一些实施例中，第一基底101a是硅基底。
在一些实施例中，第一基底101a定义有第一表面101i和相对于第一表面101i的未处理的第二表面101j'。在一些实施例中，第一内连层101h设置在第一基底101a的第一表面101i上。在一些实施例中，第一通孔101b设置在第一基底101a内。在一些实施例中，第一通孔101b延伸到第一基底101a中。在一些实施例中，第一通孔101b是基底穿孔(TSV)。在一些实施例中，第一通孔101b包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。
在一些实施例中，第一内连层101h设置在第一基底101a的第一表面101i的上方。在一些实施例中，第一内连层101h包括一第一键结层101c、一第一键结垫101d、一第三键结垫101e、一第一沟通组件101f和一第二沟通组件101g。在一些实施例中，第一键结层101c设置在第一基底101a的第一表面101i的上方。在一些实施例中，第一键结层101c包括介电材料，例如氧化硅、氮氧化硅、氮化硅、或其类似物等。
在一些实施例中，第一键结垫101d和第三键结垫101e至少通过第一键结层101c部分地暴露。在一些实施例中，第一键结垫101d和第三键结垫101e包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。
在一些实施例中，第一沟通组件101f和第二沟通组件101g设置在第一键结层101c内。在一些实施例中，第一沟通组件101f电耦合到第一键结垫101d和第三键结垫101e。在一些实施例中，第一沟通组件101f包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。在一些实施例中，第二沟通组件101g电耦合到第一键结垫101d和第三键结垫101e。在一些实施例中，第二沟通组件101g包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。
参照图9至图10，根据图5中的步骤S202提供一第二中介层102。图9是第二中介层102的俯视图，及图10是第二中介层102沿图9的C-C线的剖面图。在一些实施例中，第二中介层102具有与图1至图4所讨论的第二中介层102类似的配置。1to 4and discussed above.
在一些实施例中，第二中介层102包括一第一控制区域102k和与第一控制区域102k相邻的一第二控制区域102m。在一些实施例中，第二中介层102包括一第二基底102a和第二基底102a上方的一第二内连层102g。在一些实施例中，第二基底102a是半导体层。在一些实施例中，第二基底102a包括诸如硅、锗、镓、砷或其组合的半导体材料。在一些实施例中，第二基底102a是硅基底。
在一些实施例中，第二基底102a定义有第三表面102i以及与第三表面102i相对的未处理的第四表面102j'。在一些实施例中，第二通孔102b设置在第二基底102a内。在一些实施例中，第二通孔102b延伸到第二基底102a中。在一些实施例中，第二通孔102b是基底穿孔(TSV)。在一些实施例中，第二通孔102b包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。
在一些实施例中，第二内连层102g包括一介电层102e、一第四键结垫102f和一第五键结垫102h。在一些实施例中，介电层102e设置在第二基底102a的第三表面102i的上方。在一些实施例中，介电层102e被配置为键结到晶粒。在一些实施例中，介电层102e包括介电材料，例如氧化硅、氮氧化硅、氮化硅等。
在一些实施例中，第四键结垫102f设置在介电层102e的上方。在一些实施例中，第四键结垫102f被介电层102e包围。在一些实施例中，第四键结垫102f至少通过介电层102e部分地暴露。在一些实施例中，第四键结垫102f包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。在一些实施例中，第五键结垫102h至少通过介电层102e部分地暴露。在一些实施例中，第五键结垫102h包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。
在一些实施例中，第三沟通组件102n电连接至第四键结垫102f和第五键结垫102h。在一些实施例中，第三沟通组件102n包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。
参照图11至13，根据图5中的步骤S203将第一晶粒103设置在第一中介层101的上方。图11是第一晶粒103和第一中介层101的俯视图，图12是沿图11的A-A线的第一晶粒103和第一中介层101的剖面图，及图13是沿图11的B-B线的第一晶粒103和第一中介层101的剖面图。在一些实施例中，第一晶粒103具有与图1至图4所讨论的第一晶粒103类似的配置。1to 4and discussed above.
在一些实施例中，第一晶粒103设置在第一键结层101c的上方。在一些实施例中，第一晶粒103通过混合键结设置在第一中介层101的上方。在一些实施例中，第一晶粒103是逻辑晶粒、中央处理单元(CPU)等。在一些实施例中，第一晶粒103包括一第一晶粒基底103a和一第一晶粒垫103b。
在一些实施例中，第一晶粒垫103b设置在第一晶粒基底103a的上方。在一些实施例中，通过将第一晶粒垫103b键结到第三键结垫101e，将第一晶粒103设置在第一中介层101上方。在一些实施例中，第一晶粒垫103b包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。在一些实施例中，第一晶粒垫103b是铝(Al)垫。在一些实施例中，第一晶粒基底103a键结到第一键结层101c，并且第一晶粒垫103b键结到第三键结垫101e。在一些实施例中，第一晶粒垫103b与第三键结垫101e垂直地对齐。在一些实施例中，第一晶粒基底103a与第一键结层101c的键结以及第一晶粒垫103b与第三键结垫101e的键结形成第一晶粒103与第一中介层101之间的熔合键结。
参照图14至图27，形成一中间结构300。在一些实施例中，中间结构的形成包括将第二晶粒104设置在第二中介层102的上方，将第三晶粒105设置在第二中介层102的上方，以及形成设置在第二中介层102上方并围绕第二晶粒104与第三晶粒105的一第一成型层107。在一些实施例中，中间结构300在设置第一晶粒103之前或之后形成。
参照图14至15，根据图5中的步骤S204将第二晶粒104设置在第二中介层102的上方。图14是第二晶粒104和第二中介层102的俯视图，及图15是第二晶粒104和第二中介层102沿图14的C-C线的剖面图。在一些实施例中，第二晶粒104具有与图1至图4所讨论的第二晶粒104类似的配置。1to 4and discussed above.
在一些实施例中，第二晶粒104设置在第二中介层102的第一控制区域102k的上方。在一些实施例中，第二晶粒104设置在介电层102e的上方。在一些实施例中，第二晶粒104是存储器晶粒或其类似物。在一些实施例中，第二晶粒104是DRAM晶粒。在一些实施例中，第二晶粒104包括一第二晶粒基底104a、一第二晶粒垫104b和一第二晶粒通孔104c。
在一些实施例中，第二晶粒基底104a包括适用于特定应用的各种电路和由电路连接的各种电子装置或组件。在一些实施例中，第二晶粒垫104b被配置成将第二晶粒基底104a中的电路电连接到外部导电组件。在一些实施例中，第二晶粒垫104b包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。在一些实施例中，第二晶粒垫104b是铝(Al)垫。
在一些实施例中，第二晶粒基底104a键结到介电层102e，并且第二晶粒垫104b键结到第四键结垫102f。在一些实施例中，第二晶粒垫104b与第四键结垫102f垂直地对齐。
参照图16至17，根据图5中的步骤S205，将第三晶粒105设置在第二中介层102的上方并与第二晶粒104相邻。图16是第三晶粒105、第二晶粒104和第二中介层102的俯视图，及图17是第三晶粒105、第二晶粒104和第二中介层102沿图16的C-C线的剖面图。在一些实施例中，第三晶粒105具有与图1至图4所讨论的第三晶粒105类似的配置。1to 4anddiscussed above.
在一些实施例中，第三晶粒105设置在第二中介层102的第二控制区域102m的上方。在一些实施例中，第三晶粒105设置在介电层102e的上方。在一些实施例中，第三晶粒105包括一第三晶粒基底105a、一第三晶粒垫105b和一第三晶粒通孔105c。
在一些实施例中，第三晶粒基底105a包括适用于特定应用的各种电路和由电路连接的各种电子装置或组件。在一些实施例中，第三晶粒垫105b被配置为将第三晶粒基底105a中的电路电连接到外部导电组件。在一些实施例中，第三晶粒垫105b包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。在一些实施例中，第三晶粒垫105b是铝(Al)垫。
在一些实施例中，第三晶粒基底105a键结到介电层102e，并且第三晶粒垫105b键结到第五键结垫102h。在一些实施例中，第三晶粒垫105b与第五键结垫102h垂直地对齐。在一些实施例中，第三晶粒105经由第二中介层102的第二内连层102g电连接到第二晶粒104。
替代地，在一些实施例中，第三晶粒105的设置(S205)是在第二晶粒104的设置(S204)之前实施，如图18至图19所示。18to 19.在一些实施例中，第三晶粒105如图18至图19所示设置，第二晶粒104如图16至图17所示设置。16to 17.
参照图20至图23，根据图5中的步骤S206，形成第一成型层107在第二中介层102的上方并围绕第二晶粒104和第三晶粒105。图20是第三晶粒105、第二晶粒104和第二中介层102的俯视图，及图21是沿图20的C-C线的第三晶粒105、第二晶粒104和第二中介层102的剖面图。图22是第三晶粒105、第二晶粒104和第二中介层102的俯视图，及图23是沿图22的C-C线的第三晶粒105、第二晶粒104和第二中介层102的剖面图。在一些实施例中，第一成型层107具有与图1至图4所讨论的第一成型层107类似的构造。1to 4and discussed above.
在一些实施例中，第一成型层107通过将第一成型材料107'设置在第二中介层102上并覆盖第二晶粒104和第三晶粒105而形成，如图21至图22所示，然后，研磨第一成型材料107'以降低其高度并形成如图22至图23所示的第一成型层107。22to 23.在一些实施例中，在设置第二晶粒104和设置第三晶粒105之后形成第一成型层107。在一些实施例中，第一成型材料107'包括诸如成型塑料、环氧树脂、或其类似物等成型材料。
在一些实施例中，在形成第一成型层107之后，未处理的第四表面102j'被处理成暴露第二通孔102b的第四表面102j，如图24至25所示。24to 25.图24是第一成型层107、第三晶粒105、第二晶粒104和第二中介层102的俯视图，及图25是沿图24的C-C线的第一成型层107、第三晶粒105、第二晶粒104和第二中介层102的剖面图。
在一些实施例中，在形成第四表面102j之后，在第二中介层102的第四表面102j的上方形成一第二键结层102c和一第二键结垫102d，如图26及图27所示。26and 27.在一些实施例中，第二键结层102c和第二键结垫102d在第一成型层107形成之后形成。在一些实施例中，第二键结层102c通过沉积或任何其他合适的工艺形成。在一些实施例中，第二键结层102c包括介电材料，例如氧化硅、氮氧化硅、氮化硅等。在一些实施例中，第二键结垫102d通过电镀或任何其他合适的工艺形成。在一些实施例中，第二键结垫102d包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。在一些实施例中，中间结构300如图26及图27所示形成。26and 27.
参照图28至图30，根据图5中的步骤S207，中间结构300设置在第一中介层101的上方。图28是中间结构300、第一晶粒103和第一中介层101的俯视图，图29是沿图28的A-A线的中间结构300、第一晶粒103和第一中介层101的剖面图，及图30是沿图28的B-B线的中间结构300、第一晶粒103和第一中介层101的剖面图。
在一些实施例中，通过将第二键结层102c键结到第一键结层101c，及将第一键结垫101d键结到第二键结垫102d以设置中间结构300。在一些实施例中，中间结构300通过混合键结(hybrid bonding)设置。在一些实施例中，第一晶粒103的设置和中间结构300的设置是同时或分开进行的。在将中间结构300键结到第一中介层101之后，第一晶粒103通过第一沟通组件101f电连接到第二晶粒104并且通过第二沟通组件101g电连接到第三晶粒105。
参照图31至图36，根据图5中的步骤S208，形成一第二成型层108，其在第一中介层101上方并围绕第一晶粒103及中间结构300。图31是中间结构300、第一晶粒103和第一中介层101的俯视图，图32是沿图31的A-A线的中间结构300、第一晶粒103和第一中介层101的剖面图，及图33是沿图31的B-B线的中间结构300、第一晶粒103和第一中介层101的剖面图。在一些实施例中，第二成型层108具有与图1至图4所讨论的第二成型层108类似的配置。1to4.在一些实施例中，第一成型层107在第二成型层108形成之前形成。
在一些实施例中，第二成型层108通过将第二成型材料108'设置在第一中介层101上并覆盖第一晶粒103和中间结构300而形成，如图31至图33所示，然后，研磨第二成型材料108'以降低其高度、暴露第一晶粒103的顶面103c和第一成型层107的顶面107a，并形成第二成型层108，如图34至36所示。34to 36.在一些实施例中，第一成型层107的部分也在第二成型材料108'的研磨期间被移除。在一些实施例中，第二成型材料108'包括诸如成型塑料、环氧树脂、或其类似物等成型材料。
在一些实施例中，在形成第二成型层108之后，未处理的第二表面101j'被处理成暴露第一通孔101b的第二表面101j，如图37至图39所示。37to39.图37是第二成型层108、第一成型层107、第一晶粒103和中间结构300的俯视图。图38是第二成型层108、第一成型层107、第一晶粒103和中间结构300沿图37的A-A线的剖面图，及图39是沿图38的C-C线的第二成型层108、第一成型层107、第一晶粒103和中间结构300的剖面图。
在一些实施例中，在形成第二表面101j之后，导电凸块101k设置在第一中介层101下方，如图40和图42所示。40and 42.在一些实施例中，导电凸块101k电耦合到第一通孔101b。在一些实施例中，导电凸块101k包括低温可回流材料。在一些实施例中，导电凸块101k包括诸如锡、铅、银、铜、镍、铋、或其组合等焊接材料。在一些实施例中，导电凸块101k包括导电材料，例如金、银、铜、镍、钨、铝、锡、与其合金等。在一些实施例中，导电凸块101k是球栅阵列(BGA)、可掌控熔塌焊接高度的覆晶互连技术(C4)凸块、微凸块、或其类似物等。在一些实施例中，导电凸块101k通过球安装(ball mounting)、电镀、或任何其他合适的工艺设置。在一些实施例中，半导体封装结构100如图40至图42所示形成。40to 42.
综上所述，由于沟通组件被包括在半导体封装结构的非活性中介层中，所以逻辑晶粒可以与多个存储器晶粒沟通。此外，沟通组件被包括在半导体封装结构的活性中介层中，使得存储器晶粒间能够相互沟通。因此，半导体封装结构的操作速度将得以增加或改善。半导体封装结构的整体尺寸将得以缩小。
本公开的一方面提供一种半导体封装结构的制备方法。该方法包括以下步骤：提供一第一中介层，其包括一第一基底和该第一基底上方的一第一内连层，其中该第一内连层包括一第一沟通组件和一第二沟通组件；提供一第二中介层，其包括一第二基底和该第二基底上方的一第二内连层，其中该第二内连层包括一第三沟通组件；将一第一晶粒设置在该第一中介层的上方；形成一中间结构，其包括：将一第二晶粒设置在该第二中介层的上方；将一第三晶粒设置在该第二中介层的上方并与该第二晶粒相邻；及形成一第一成型层，其设置在该第二中介层的上方并围绕该第二晶粒和该第三晶粒；将该中间结构设置在该第一中介层上；及形成一第二成型层在该第一中介层的上方并围绕该第一晶粒和该中间结构。形成该第二成型层的步骤包括：设置一成型材料以包围该中间结构和该第一晶粒；及研磨该成型材料以暴露该第一晶粒的顶面和该第一成型层的顶面。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本申请案的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本申请案的权利要求内。

Claims (14)

1.一种半导体封装结构的制备方法，包括：
提供一第一中介层，其包括一第一基底和该第一基底上方的一第一内连层，其中该第一内连层包括一第一沟通组件和一第二沟通组件；
提供一第二中介层，其包括一第二基底和该第二基底上方的一第二内连层，其中该第二内连层包括一第三沟通组件；
将一第一晶粒设置在该第一中介层的上方；
形成一中间结构，其包括：
将一第二晶粒设置在该第二中介层的上方；
将一第三晶粒设置在该第二中介层的上方并与该第二晶粒相邻；及
形成一第一成型层，其设置在该第二中介层的上方并围绕该第二晶粒和该第三晶粒；
将该中间结构设置在该第一中介层上；及
形成一第二成型层在该第一中介层的上方并围绕该第一晶粒和该中间结构，
其中形成该第二成型层的步骤包括：
设置一成型材料以包围该中间结构和该第一晶粒；及
研磨该成型材料以暴露该第一晶粒的顶面和该第一成型层的顶面。
2.如权利要求1所述的制备方法，其中该第一内连层包括于该第一基底上方的一第一键结层和至少通过该第一键结层部分地暴露的一第一键结垫，并且该第二中介层包括形成在该第二基底下方的一第二键结层和至少通过该第二键结层部分地暴露的一第二键结垫。
3.如权利要求2所述的制备方法，其中通过将该第二键结层键结到该第一键结层并将该第一键结垫键结到该第二键结垫来设置该中间结构。
4.如权利要求2所述的制备方法，其中该中间结构通过混合键结设置。
5.如权利要求2所述的制备方法，其中该第二键结层和该第二键结垫在该第一成型层形成之后形成。
6.如权利要求2所述的制备方法，其中该第一内连层包括至少通过该第一键结层部分地暴露的一第三键结垫，且该第一晶粒包括一第一晶粒垫。
7.如权利要求6所述的制备方法，其中通过将该第一晶粒垫键结到该第三键结垫，以将该第一晶粒设置在该第一中介层的上方。
8.如权利要求6所述的制备方法，其中该第一晶粒通过混合键结设置于该第一中介层的上方。
9.如权利要求1所述的制备方法，其中该中间结构在设置该第一晶粒之前或之后形成。
10.如权利要求1所述的制备方法，其中该第一成型层在该第二成型层形成之前形成。
11.如权利要求1所述的制备方法，其中该第二晶粒的设置和该第三晶粒的设置是同时或分开实施的。
12.如权利要求1所述的制备方法，其中该第一成型层在设置该第二晶粒和设置该第三晶粒之后形成。
13.如权利要求1所述的制备方法，其中该第一晶粒的设置和该中间结构的设置是同时或分开实施的。
14.如权利要求1所述的制备方法，还包括：
在形成该第二成型层之后将一导电凸块设置在该第一中介层的下方。
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KR20120039142A (ko) * 2010-10-15 2012-04-25 에스케이하이닉스 주식회사 반도체 패키지
US10770430B1 (en) * 2019-03-22 2020-09-08 Xilinx, Inc. Package integration for memory devices
KR102545168B1 (ko) * 2019-03-26 2023-06-19 삼성전자주식회사 인터포저 및 이를 포함하는 반도체 패키지
KR20200138493A (ko) * 2019-05-30 2020-12-10 삼성전자주식회사 반도체 패키지
US11309291B2 (en) * 2020-09-20 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Die stack structure and manufacturing method thereof
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