TW202347529A - 半導體裝置 - Google Patents

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朴碩漢
李基碩
申碩浩
崔賢根
劉寶元
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南韓商三星電子股份有限公司
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Abstract

一種半導體裝置包括位於基板上的位元線結構。每一位元線結構在第二方向上延伸，且位元線結構在第一方向上彼此間隔開。半導體裝置更包括半導體圖案、層間絕緣圖案及字元線，半導體圖案在位元線結構中的每一者上在第二方向上彼此間隔開，層間絕緣圖案位於半導體圖案中的在第一方向上鄰近的半導體圖案之間，字元線在位元線結構上在第二方向上彼此間隔開。每一字元線相鄰於半導體圖案在第一方向上延伸。半導體裝置更包括分別設置於半導體圖案上且電性連接至半導體圖案的電容器。在層間絕緣圖案中的每一者中形成有在第二方向上延伸的接縫。

Description

半導體裝置及其製造方法
[相關申請案的交叉參考]
本申請案主張於2022年5月27日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0065188號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
本揭露的實例性實施例是有關於一種半導體裝置及其製造方法。更具體而言，本揭露的實例性實施例是有關於一種包括垂直通道的半導體裝置及其製造方法。
已開發出一種包括垂直通道電晶體（vertical channel transistor，VCH）的記憶體裝置以提高記憶體裝置的積體度（integration degree），且所述記憶體裝置包括在彼此交叉的方向上延伸的位元線及字元線。然而，由於記憶體裝置的積體度提高，因此鄰近的字元線或位元線之間的干擾可能增加。
根據本揭露的實例性實施例，一種半導體裝置包括設置於基板上的多個位元線結構，位元線結構中的每一者在實質上平行於基板的上表面的第二方向上延伸，且位元線結構在實質上平行於基板的上表面且與第二方向交叉的第一方向上彼此間隔開。所述半導體裝置更包括多個半導體圖案、多個層間絕緣圖案、多個字元線及多個電容器，所述多個半導體圖案在位元線結構中的每一者上在第二方向上彼此間隔開，所述多個層間絕緣圖案設置於半導體圖案中的在第一方向上鄰近的半導體圖案之間，所述多個字元線在位元線結構上在第二方向上彼此間隔開，字元線中的每一者相鄰於半導體圖案在第一方向上延伸，所述多個電容器分別設置於半導體圖案上且電性連接至半導體圖案。在層間絕緣圖案中的每一者中形成有在第二方向上延伸的接縫（seam）。
根據本揭露的實例性實施例，一種半導體裝置包括設置於基板上的多個位元線結構，位元線結構中的每一者在實質上平行於基板的上表面的第二方向上延伸，且位元線結構在實質上平行於基板的上表面且與第二方向交叉的第一方向上彼此間隔開。所述半導體裝置更包括多個半導體圖案、多個層間絕緣圖案、多個閘極絕緣圖案、多個字元線及多個電容器，所述多個半導體圖案在位元線結構中的每一者上在第二方向上彼此間隔開，所述多個層間絕緣圖案設置於半導體圖案中的在第一方向上鄰近的半導體圖案之間，所述多個閘極絕緣圖案各自在第一方向上延伸且接觸在第一方向上進行設置的半導體圖案及層間絕緣圖案的側壁，所述多個字元線設置於位元線結構上，字元線中的每一者在閘極絕緣圖案的側壁上在第一方向上延伸，所述多個電容器分別設置於半導體圖案上且電性連接至半導體圖案。閘極絕緣圖案中的每一者包括第一部分及第二部分，所述第一部分接觸半導體圖案的側壁，所述第二部分接觸層間絕緣圖案的側壁，且第一部分在第二方向上的寬度大於第二部分在第二方向上的寬度。
根據本揭露的實例性實施例，一種半導體裝置包括多個位元線結構、多個半導體圖案、多個字元線、多個後閘電極（back gate electrode）及多個電容器，所述多個位元線結構設置於基板上，位元線結構中的每一者在實質上平行於基板的上表面的第二方向上延伸，且位元線結構在實質上平行於基板的上表面且與第二方向交叉的第一方向上彼此間隔開，所述多個半導體圖案在位元線結構中的每一者上在第二方向上彼此間隔開，半導體圖案中的每一者具有在第二方向上彼此相對地設置的第一側壁與第二側壁，所述多個字元線設置於位元線結構上，字元線中的每一者在半導體圖案的第一側壁上在第一方向上延伸，所述多個後閘電極設置於位元線結構上，後閘電極中的每一者相鄰於半導體圖案的第二側壁在第一方向上延伸，所述多個電容器分別設置於半導體圖案上且電性連接至半導體圖案。後閘電極中的每一者在第二方向上的寬度在第一方向上週期性地變化。
根據本揭露的實例性實施例，一種半導體裝置包括設置於基板上的多個位元線結構，位元線結構中的每一者在實質上平行於基板的上表面的第二方向上延伸，且位元線結構在實質上平行於基板的上表面且與第二方向交叉的第一方向上彼此間隔開。所述半導體裝置更包括多個第一屏蔽圖案、多個半導體圖案、多個層間絕緣圖案、多個第一閘極絕緣圖案、多個第二閘極絕緣圖案、多個字元線、多個後閘電極、多個接觸插塞結構及多個電容器，所述多個第一屏蔽圖案設置於位元線結構中的在第一方向上鄰近的位元線結構之間，第一屏蔽圖案中的每一者在第二方向上延伸，所述多個半導體圖案在位元線結構中的每一者上在第二方向上彼此間隔開，半導體圖案中的每一者具有在第二方向上彼此相對地設置的第一側壁與第二側壁，所述多個層間絕緣圖案設置於半導體圖案中的在第一方向上鄰近的半導體圖案之間，層間絕緣圖案中的每一者具有在第二方向上彼此相對地設置的第三側壁與第四側壁，所述多個第一閘極絕緣圖案各自在第一方向上延伸且共同地接觸在第一方向上進行設置的半導體圖案的第一側壁及層間絕緣圖案的第三側壁，所述多個第二閘極絕緣圖案各自在第一方向上延伸且共同地接觸在第一方向上進行設置的半導體圖案的第二側壁及層間絕緣圖案的第四側壁，所述多個字元線設置於位元線結構及第一屏蔽圖案上，字元線中的每一者在第一方向上延伸且接觸第一閘極絕緣圖案的側壁，所述多個後閘電極設置於位元線結構及第一屏蔽圖案上，後閘電極中的每一者在第一方向上延伸且接觸第二閘極絕緣圖案的側壁，所述多個接觸插塞結構分別設置於半導體圖案的上表面上，所述多個電容器分別設置於接觸插塞結構的上表面上。
根據本揭露的實例性實施例，一種製造半導體裝置的方法包括：製備第一基板結構，所述第一基板結構包括依序堆疊的第一基板、隱埋式絕緣結構及半導體層；對半導體層進行圖案化以形成初步半導體圖案，所述初步半導體圖案各自在實質上平行於第一基板的上表面的第二方向上延伸；經由初步半導體圖案形成初步後閘電極，初步後閘電極在實質上平行於第一基板的上表面且與第二方向交叉的第一方向上延伸；對初步半導體圖案進行圖案化，以在初步後閘電極在第二方向上的相對的側上形成半導體圖案；移除初步後閘電極的上部部分以形成後閘電極；形成相鄰於半導體圖案中的每一者的側壁在第一方向上延伸的字元線；在半導體圖案上形成位元線結構，位元線結構中的每一者在第二方向上延伸；移除第一基板及隱埋式絕緣結構，以暴露出半導體圖案；以及形成分別電性連接至半導體圖案的多個電容器。
在所述製造半導體裝置的方法中，可在形成後閘電極之前形成通道。如此一來，製造製程的效率可提高。在所述半導體裝置中，一個後閘電極可形成於兩個字元線之間，且可在所述一個後閘電極的相對的側處向通道共同地施加電壓。如此一來，半導體裝置的積體可提高。另外，後閘電極可使垂直通道電晶體的臨限電壓增大，以減少由於臨限電壓的降低而導致的漏電流（leakage current）。
在下文中將參照附圖更全面地闡述本揭露的實施例。在所有附圖中，相同的參考編號可指代相同的元件。
應理解，儘管本文中可能使用用語「第一（first）」、「第二（second）」、「第三（third）」等來闡述各種元件、組件、區、層及/或區段，然而該些元件、組件、區、層及/或區段不應受該些用語所限制。該些用語僅用於區分各個元件、組件、區、層或區段。因此，在不背離本揭露的教示內容的情況下，可將下文所論述的第一元件、第一組件、第一區、第一層或第一區段稱為第二元件、第二組件、第二區、第二層或第二區段或者第三元件、第三組件、第三區、第三層或第三區段。
在下文中，實質上平行於第一基板或第二基板的上表面的兩個水平方向可分別被稱為第一方向D1及第二方向D2，且實質上垂直於第一基板或第二基板的上表面的垂直方向可被稱為第三方向D3。在實例性實施例中，第一方向與第二方向彼此實質上垂直。
為易於說明，本文中可能使用例如「在...下面（beneath）」、「在...下方（below）」、「下部（lower）」、「在...之下（under）」、「在...上方（above）」、「上部（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的「關係」。應理解，除了圖中所繪示的定向以外，空間相對性用語旨在囊括裝置在使用或操作中的不同定向。舉例而言，若圖中的裝置被翻轉，則被闡述為位於其他元件或特徵「下方」、「下面」或「之下」的元件此時將被定向成位於所述其他元件或特徵「上方」。因此，示例性用語「在...下方」及「在...之下」可囊括上方與下方兩種定向。
應理解，當一組件（例如膜、區、層等）被稱為「位於」另一組件「上（on）」、「連接至（connected to）」、「耦合至（coupled to）」或「相鄰於（adjacent to）」另一組件時，所述組件可直接位於所述另一組件上、直接連接至、直接耦合至或直接相鄰於所述另一組件，或者亦可存在中間組件。亦應理解，當一組件被稱為「位於」兩個組件「之間（between）」時，所述組件可為所述兩個組件之間的唯一組件，或者亦可存在一或多個中間組件。亦應理解，當一組件被稱為「覆蓋（covering）」另一組件時，所述組件可為覆蓋所述另一組件的唯一組件，或者一或多個中間組件亦可覆蓋所述另一組件。用於闡述組件之間的關係的其他詞語應以類似的方式解釋。
在本文中，如此項技術中具有通常知識者所將理解，當二或更多個元件或值被闡述為彼此實質上相同或約相等時，應理解，所述元件或值彼此相同，所述元件或值在量測誤差內彼此相等，或者若在量測上不相等，則在值上足夠接近，從而在功能上彼此相等。舉例而言，本文中所使用的用語「約（about）」包括所陳述的值，且意味著在所述特定值的如此項技術中具有通常知識者在慮及所論述的量測及與特定量的量測相關聯的誤差（例如，量測系統的限制）的情況下確定的可接受偏差範圍內。舉例而言，如此項技術中具有通常知識者所理解，「約」可意味著在一或多個標準偏差內。此外，應理解，儘管參數在本文中可被闡述為具有「約」一特定值，然而如此項技術中具有通常知識者所將理解，根據示例性實施例，所述參數可精確地為所述特定值或者在量測誤差內近似為所述特定值。
圖1至圖4是示出根據實例性實施例的半導體裝置的立體圖、平面圖及剖視圖。舉例而言，圖1是立體圖，圖2是平面圖，且圖3及圖4是剖視圖。圖3包括沿圖2所示的線A-A’、B-B’及C-C’分別截取的剖視圖，且圖4包括沿圖2所示的線D-D’及E-E’分別截取的剖視圖。
為了避免圖式存在不必要的複雜性，圖1未示出一些元件。
參照圖1至圖4，半導體裝置可包括設置於第二基板500上的位元線結構、第一屏蔽圖案400、半導體圖案137、第一閘電極215及第二閘電極305、第一閘極絕緣圖案207及第二閘極絕緣圖案297、接觸插塞結構及電容器700。
半導體裝置可更包括第一黏合層520及第二黏合層510、第三間隔件395、第一層間絕緣圖案185、第二層間絕緣層310及第三層間絕緣層560、第三絕緣層270、第四絕緣圖案至第七絕緣圖案330、410、540及545、第一蝕刻終止層550及第二蝕刻終止層620、頂蓋層570以及第一支撐層640及第二支撐層660。
第二基板500可包含例如半導體材料、絕緣材料或導電材料。
第二黏合層510及第一黏合層520可在第三方向D3上進行堆疊，且可包含絕緣材料（例如，碳氮化矽）。
位元線結構可包括在第三方向D3上依序堆疊的第二導電圖案360、障壁圖案350及第一導電圖案340。
在實例性實施例中，第一導電圖案340可包含摻雜有n型雜質或p型雜質的複晶矽，障壁圖案350可包含金屬氮化物（例如，氮化鈦、氮化鉭、氮化鎢等），且第二導電圖案360可包含金屬（例如，鎢、鈦、鉭等）。
在實例性實施例中，多個位元線結構可在第一方向D1上彼此間隔開，且所述多個位元線結構中的每一者可在第一黏合層520的上表面上且與第一黏合層520的上表面相接觸地在第二方向D2上延伸。
第一屏蔽圖案400可在位元線結構中的在第一方向D1上鄰近的位元線結構之間在第二方向D2上延伸。在實例性實施例中，第一屏蔽圖案400的上表面及側壁可由在第二方向D2上延伸的第三間隔件395覆蓋，且第一屏蔽圖案400的下表面可由在第二方向D2上延伸的第五絕緣圖案410覆蓋。由於形成第一屏蔽圖案400，因此位元線結構之間的干擾及寄生電容可減小，且因此，電阻器-電容器（Resistor-Capacitor，RC）延遲可減小，此可提高半導體裝置的運作速度。
第五絕緣圖案410的側壁可由第三間隔件395覆蓋。第三間隔件395的下表面及第五絕緣圖案410的下表面可接觸第一黏合層520的上表面。
在實例性實施例中，第三間隔件395可接觸位元線結構的側壁。第三間隔件395的上表面及下表面可與位元線結構的上表面及下表面分別實質上共面。
第一屏蔽圖案400可包含金屬氮化物（例如，氮化鈦、氮化鉭等），且第三間隔件395及第五絕緣圖案410可包含氧化物（例如，氧化矽）。
在實例性實施例中，多個半導體圖案137可在位元線結構中的每一者上在第二方向D2上彼此間隔開，且所述多個半導體圖案137中的每一者可接觸位元線結構中的每一者中所包括的第一導電圖案340。由於位元線結構在第一方向D1上彼此間隔開，因此多個半導體圖案137可在第一方向D1及第二方向D2上彼此間隔開。
在實例性實施例中，半導體圖案137可包含單晶半導體材料（例如，單晶矽、單晶鍺等）或複晶半導體材料（例如，複晶矽、複晶鍺（polygermanium）等），且可用作半導體裝置的通道。然而，與半導體圖案137的用作通道的中心部分不同，半導體圖案137的上部部分及下部部分可摻雜有n型雜質或p型雜質，且可用作半導體裝置的源極/汲極區。因此，電流可在半導體圖案137中在垂直方向上（即，在第三方向D3上）流動，且因此半導體裝置可包括具有垂直通道的垂直通道電晶體（VCT）。
作為另外一種選擇，半導體圖案137可包含摻雜有n型雜質或p型雜質的單晶半導體材料或複晶半導體材料。在此種情形中，半導體圖案137的用作通道的中心部分中的雜質的濃度可分別低於半導體圖案137的用作源極/汲極區的上部部分及下部部分中的雜質的濃度。
在實例性實施例中，p型雜質可以相對低的濃度摻雜至半導體圖案137的中心部分中，且n型雜質可分別以相對高的濃度摻雜至半導體圖案137的上部部分及下部部分中。
第一層間絕緣圖案185可形成於半導體圖案137中的在第一方向D1上鄰近的半導體圖案137之間。因此，半導體圖案137與第一層間絕緣圖案185可在第一方向D1上交替地且重複地進行設置。
第一層間絕緣圖案185的下表面可接觸第三間隔件395的上表面。在實例性實施例中，第一層間絕緣圖案185在第二方向D2上的寬度可大於半導體圖案137在第二方向D2上的寬度。第一層間絕緣圖案185可包含氧化物（例如，氧化矽）。
在實例性實施例中，第一層間絕緣圖案185的第一方向D1的中心部分中可形成有接縫181或空隙。
第二閘電極305可在半導體圖案137及第一層間絕緣圖案185在第二方向D2上的多個側處在第一方向D1上延伸，且第一閘電極215可在半導體圖案137及第一層間絕緣圖案185在第二方向D2上的其他側處在第一方向D1上延伸。
舉例而言，半導體圖案137中的每一者可包括在第二方向D2上彼此相對地設置的第一側壁與第二側壁，第一層間絕緣圖案185中的每一者可包括在第二方向D2上彼此相對地設置的第三側壁與第四側壁，第二閘電極305可與半導體圖案137的第一側壁及第一層間絕緣圖案185的第三側壁相鄰地設置，且第一閘電極215可與半導體圖案137的第二側壁及第一層間絕緣圖案185的第四側壁相鄰地設置。
第一閘電極215及第二閘電極305可包含金屬（例如，鉬、釕、鎢等）、金屬氮化物（例如，氮化鈦、氮化鉭、氮化鎢等）或金屬矽化物。
在實例性實施例中，相對於半導體圖案137中的每一者而言，第二閘電極305可為前閘電極（front gate electrode），且可用作半導體裝置中的字元線。相對於半導體圖案137中的每一者而言，第一閘電極215可為後閘電極。
在實例性實施例中，半導體圖案137可包括第一半導體圖案及第二半導體圖案，所述第一半導體圖案在第一方向D1上進行設置，所述第二半導體圖案在第一方向D1上進行設置且在第二方向D2上與所述第一半導體圖案間隔開。
在實例性實施例中，字元線305可包括第一字元線及第二字元線，所述第一字元線相鄰於第一半導體圖案的第一側壁在第一方向D1上延伸，所述第二字元線相鄰於第二半導體圖案的第一側壁在第一方向D1上延伸，且第一半導體圖案的第二側壁與第二半導體圖案的第二側壁可在第二方向D2上彼此面對。後閘電極215可形成於第一半導體圖案的第二側壁與第二半導體圖案的第二側壁之間。
舉例而言，第一字元線、第一半導體圖案中的每一者的第一側壁及第二側壁、後閘電極215、第二半導體圖案中的每一者的第二側壁及第一側壁以及第二字元線可以此次序在第二方向D2上進行設置。
在實例性實施例中，分別位於後閘電極215在第二方向D2上的相對的側處的第一字元線與第二字元線可形成字元線對，且多個字元線對可在第二方向D2上進行設置。第二層間絕緣層310可形成於字元線對中的在第二方向D2上鄰近的字元線對之間，且可包含氧化物（例如，氧化矽）。
在實例性實施例中，第一閘電極215的與第一層間絕緣圖案185中的每一者相鄰的部分在第二方向D2上的寬度可大於第一閘電極215的與半導體圖案137中的每一者相鄰的部分在第二方向D2上的寬度。因此，第一閘電極215在第二方向D2上的寬度可在第一方向D1上週期性地變化。
在實例性實施例中，第二閘電極305在第二方向D2上的寬度可在第一方向D1上恆定。第二閘電極305可在第一方向D1上延伸，且在第二方向D2上的凹部分（concave portion）與凸部分（convex portion）可在第一方向D1上交替地且重複地進行設置。
在實例性實施例中，第一閘電極215的上表面及下表面可與第二閘電極305的上表面及下表面分別實質上共面。然而，本揭露的實施例不限於此。
在實例性實施例中，第一閘電極215的下表面可由第三絕緣層270覆蓋，且第一閘電極215的上表面可由第六絕緣圖案540覆蓋。另外，第二閘電極305的下表面可由第四絕緣圖案330覆蓋，且第二閘電極305的上表面可由第七絕緣圖案545覆蓋。
在實例性實施例中，第三絕緣層270的下表面與第四絕緣圖案330的下表面可彼此實質上共面，且可接觸位元線結構的上表面及第三間隔件395的上表面。另外，第六絕緣圖案540的上表面與第七絕緣圖案545的上表面可彼此實質上共面。
第三絕緣層270以及第四絕緣圖案330、第六絕緣圖案540及第七絕緣圖案545可包含氧化物（例如，氧化矽）。
第二閘極絕緣圖案297可在半導體圖案137的第一側壁及第一層間絕緣圖案185的第三側壁上且與半導體圖案137的第一側壁及第一層間絕緣圖案185的第三側壁相接觸地在第一方向D1上延伸，且第一閘極絕緣圖案207可在半導體圖案137的第二側壁及第一層間絕緣圖案185的第四側壁上且與半導體圖案137的第二側壁及第一層間絕緣圖案185的第四側壁相接觸地在第一方向D1上延伸。因此，第二閘極絕緣圖案297可由半導體圖案137及第二閘電極305中的每一者形成，且第一閘極絕緣圖案207可由半導體圖案137及第一閘電極215中的每一者形成。
第一閘極絕緣圖案207不僅可覆蓋第一閘電極215的側壁，而且亦可覆蓋分別位於第一閘電極215上及第一閘電極215之下的第六絕緣圖案540及第三絕緣層270的側壁。第二閘極絕緣圖案297不僅可覆蓋第二閘電極305的側壁，而且亦可覆蓋分別位於第二閘電極305上及第二閘電極305之下的第七絕緣圖案545及第四絕緣圖案330的側壁。
第一閘極絕緣圖案207及第二閘極絕緣圖案297中的每一者可包含氧化物（例如，氧化矽）。作為另外一種選擇，第一閘極絕緣圖案207及第二閘極絕緣圖案297中的每一者可具有包括第一層及第二層的多層式結構，所述第一層包含氧化矽且接觸半導體圖案137，所述第二層包含金屬氧化物（例如，氧化鉿、氧化鋯等）且接觸第一層的側壁及第一層間絕緣圖案185的側壁。
在實例性實施例中，第一閘極絕緣圖案207及第二閘極絕緣圖案297中的每一者的與半導體圖案137中的每一者的側壁相鄰的部分在第二方向D2上的寬度可大於第一閘極絕緣圖案207及第二閘極絕緣圖案297中的每一者的與第二層間絕緣圖案185中的每一者的側壁相鄰的部分在第二方向D2上的寬度。因此，第一閘極絕緣圖案207及第二閘極絕緣圖案297中的每一者在第二方向D2上的寬度可在第一方向D1上週期性地變化。
如上所示，若第一閘極絕緣圖案207及第二閘極絕緣圖案297中的每一者具有包括第一層及第二層的多層式結構，則第一閘極絕緣圖案207及第二閘極絕緣圖案297中的每一者的接觸半導體圖案137中的每一者的部分可包括第一層與第二層二者，而第一閘極絕緣圖案207及第二閘極絕緣圖案297中的每一者的接觸第二層間絕緣圖案185中的每一者的部分可僅包括第二層。
第一蝕刻終止層550、第三層間絕緣層560及頂蓋層570可依序堆疊於半導體圖案137、第一層間絕緣圖案185、第二層間絕緣層310、第一閘極絕緣圖案207及第二閘極絕緣圖案297以及第六絕緣圖案540及第七絕緣圖案545上，且接觸插塞結構可延伸穿過第一蝕刻終止層550、第三層間絕緣層560及頂蓋層570以接觸半導體圖案137的上表面。
第一蝕刻終止層550及頂蓋層570可包含絕緣氮化物（例如，氮化矽），且第三層間絕緣層560可包含氧化物（例如，氧化矽）。
由於多個半導體圖案137在第一方向D1及第二方向D2上彼此間隔開，因此多個接觸插塞結構亦可在第一方向D1及第二方向D2上彼此間隔開。在實例性實施例中，接觸插塞結構可在平面圖中排列成晶格圖案（lattice pattern）。作為另外一種選擇，接觸插塞結構可在平面圖中排列成蜂巢圖案（honeycomb pattern）。
接觸插塞結構不僅可接觸半導體圖案137中的每一者的上表面，而且亦可接觸與半導體圖案137中的每一者相鄰的第一閘極絕緣圖案207及第二閘極絕緣圖案297以及第六絕緣圖案540及第七絕緣圖案545的上表面。
接觸插塞結構可包括在第三方向D3上依序堆疊的下部接觸插塞590、歐姆接觸圖案600及上部接觸插塞610。
下部接觸插塞590可包含摻雜有n型雜質或p型雜質的複晶矽，歐姆接觸圖案600可包含金屬矽化物（例如，矽化鈷、矽化鎳、矽化鈦等），且上部接觸插塞610可包含導電材料（例如，金屬、金屬氮化物、金屬矽化物等）。
第二蝕刻終止層620可形成於第三層間絕緣層560及接觸插塞結構上，且第一電容器電極670可在第三方向D3上延伸穿過第二蝕刻終止層620。
由於所述多個接觸插塞結構在第一方向D1及第二方向D2上彼此間隔開，因此多個第一電容器電極670亦可在第一方向D1及第二方向D2上彼此間隔開。
在實例性實施例中，第一電容器電極670可在平面圖中具有為例如圓形、橢圓形、多邊形、具有修圓隅角的多邊形等的形狀。在實例性實施例中，第一電容器電極670可在平面圖中排列成晶格圖案。作為另外一種選擇，第一電容器電極670可在示出於圖120中的平面圖中排列成蜂巢圖案。
第一支撐層640及第二支撐層660可分別接觸第一電容器電極670中的每一者的中心部分及上部部分，此可防止第一電容器電極670跌落。
第一電容器電極670的表面以及第一支撐層640及第二支撐層660的表面上可形成有介電層680，且介電層680上可形成有第二電容器電極690。第一電容器電極670及第二電容器電極690以及介電層680可共同地形成電容器700。
第二蝕刻終止層620可包含絕緣氮化物（例如，硼氮化矽、碳氮化矽等），且第一支撐層640及第二支撐層660可包含絕緣氮化物（例如，氮化矽）。第一電容器電極670可包含金屬氮化物（例如，氮化鈦、氮化鉭等）或者金屬（例如，鈦、鉭、鎢）。介電層680可包含具有高介電常數的金屬氧化物（例如，氧化鉿、氧化鋯等），且第二電容器電極690可包含例如摻雜有雜質的矽鍺。
在一些實施例中，在接觸插塞結構中的每一者上可形成有替代電容器700的另一種類型的資料儲存結構，且所述資料儲存結構可包括可變電阻圖案（variable resistance pattern），所述可變電阻圖案包含例如相變材料、過渡金屬氧化物、磁性材料等。
圖1至圖4僅示出半導體裝置的胞元區（cell region），然而，圖1至圖4中所示出的一些元件亦可形成於半導體裝置的周邊電路區上。
舉例而言，圖2示出用作字元線的第二閘電極305在第一方向D1上延伸。然而，根據實例性實施例，形成字元線對的第一字元線與第二字元線中的每一者可包括在周邊電路區上在第二方向D2上延伸的延伸部分，且在平面圖中，第一字元線及第二字元線可在胞元區及周邊電路區上具有環形狀（ring shape）。在一些實施例中，在周邊電路區上或在胞元區上在第一字元線與第二字元線之間可形成有劃分層（division layer），以使得第一字元線與第二字元線可彼此電性絕緣。
另外，在鄰近的位元線結構之間在第二方向D2上延伸的第一屏蔽圖案400可包括在周邊電路區上在第一方向D1上延伸的延伸部分，且在胞元區上在第一方向D1上彼此間隔開的第一屏蔽圖案400可在周邊電路區上彼此連接。周邊電路區上可進一步形成有接觸插塞及配線（wiring），以電性連接至位元線結構及第一屏蔽圖案400。
在實例性實施例中，半導體裝置可包括垂直通道電晶體（VCT），所述VCT可包括用作通道的半導體圖案137、用作前閘電極的第二閘電極305及用作後閘電極的第一閘電極215。後閘電極215可使VCT的臨限電壓增大。因此，即使VCT具有微小的大小，漏電流特性亦可能不會劣化。
另外，後閘電極215可設置於兩個字元線305之間，以在相對的側處分別向半導體圖案137中的通道共同地施加電壓。因此，相較於具有雙閘極結構（在所述雙閘極結構中，兩個閘電極分別設置於通道的相對的側處）的VCT而言，半導體裝置的積體度可提高。
根據實施例，VCT的半導體圖案137包含單晶半導體材料。因此，漏電流特性可進一步增強。
圖5至圖81是示出根據實例性實施例的製造半導體裝置（即，垂直通道記憶體裝置）的方法的平面圖及剖視圖。舉例而言，圖5、圖8、圖13、圖16、圖19、圖22、圖25、圖32、圖35、圖38、圖49、圖52、圖57、圖68、圖71、圖74及圖77是平面圖，且圖6至圖7、圖9至圖12、圖14至圖15、圖17至圖28、圖20至圖21、圖23至圖24、圖26至圖31、圖33至圖34、圖36至圖37、圖39至圖48、圖50至圖51、圖53至圖56、圖58至圖67、圖69至圖70、圖72至圖73、圖75至圖76及圖78至圖81是剖視圖。
圖6、圖9、圖11、圖14、圖17、圖20、圖23、圖26、圖28、圖30、圖33、圖36、圖39、圖41、圖43、圖45、圖47、圖50、圖53、圖55、圖58、圖60、圖62、圖64、圖66、圖69、圖72、圖75、圖78及圖80中的每一者包括沿對應平面圖的線A-A’、B-B’及C-C’截取的剖視圖，且圖7、圖10、圖12、圖15、圖18、圖21、圖24、圖27、圖29、圖31、圖34、圖37、圖40、圖42、圖44、圖46、圖48、圖51、圖54、圖56、圖59、圖61、圖63、圖65、圖67、圖70、圖73、圖76、圖79及圖81中的每一者包括沿對應平面圖的線D-D’及E-E’截取的剖視圖。
參照圖5至圖7，可製備第一基板結構。
在實例性實施例中，第一基板結構可為絕緣體上矽（silicon-on-insulator，SOI）基板或絕緣體上鍺（germanium-on-insulator，GOI）基板。因此，第一基板結構可包括在第三方向D3上依序堆疊的第一基板100、隱埋式絕緣結構及半導體層130。
第一基板100可包含單晶半導體材料（例如，單晶矽或單晶鍺）。
在實例性實施例中，隱埋式絕緣結構可包括在第三方向D3上堆疊的第一絕緣層110及第二絕緣層120。第一絕緣層110可包含絕緣材料（例如，氮化矽），且第二絕緣層120可包含氧化物（例如，氧化矽）。
參照圖8至圖10，可在半導體層130上形成遮罩結構，且可使用所述遮罩結構作為蝕刻遮罩來蝕刻半導體層130，以形成初步半導體圖案135。
在實例性實施例中，遮罩結構可包括在第三方向D3上依序堆疊的第一遮罩至第三遮罩140、150、160。遮罩結構可在第二方向D2上延伸，且多個遮罩結構可在第一方向D1上彼此間隔開。
因此，初步半導體圖案135可在第二方向D2上延伸，且多個初步半導體圖案135可在第一方向D1上彼此間隔開。第二絕緣層120上的初步半導體圖案135與所述遮罩結構可共同地形成在第二方向D2上延伸的第一條形結構，且可在第一條形結構中鄰近的第一條形結構之間形成在第二方向D2上延伸的第一開口170，以暴露出第二絕緣層120的上表面。
第一遮罩140及第三遮罩160可包含氧化物（例如，氧化矽），且第二遮罩150可包含絕緣氮化物（例如，氮化矽）。
在實例性實施例中，可經由第一開口170對初步半導體圖案135實行氣相摻雜（gas phase doping，GPD）製程或電漿摻雜（plasma doping，PLAD）製程，以使得n型雜質或p型雜質可摻雜至初步半導體圖案135中。
參照圖11及圖12，可在第二絕緣層120上形成第一層間絕緣層180以填充第一開口170。
在實例性實施例中，可藉由沈積製程（例如，化學氣相沈積（chemical vapor deposition，CVD）製程、原子層沈積（atomic layer deposition，ALD）製程等）形成第一層間絕緣層180，且可自第一條形結構的側壁及第二絕緣層120的上表面沈積第一層間絕緣層180。因此，可在第一條形結構中的在第一方向D1上鄰近的第一條形結構之間在第一層間絕緣層180在第一方向D1上的中心部分中形成在第二方向D2上延伸的接縫181或空隙（void）。
參照圖13至圖15，舉例而言，可實行乾式蝕刻製程（dry etching process）以對第一層間絕緣層180、遮罩結構、初步半導體圖案135及第二絕緣層120進行圖案化，且因此，可形成在第一方向D1上延伸的第二開口190以暴露出第一絕緣層110的上表面。
當實行乾式蝕刻製程時，在第二方向D2上延伸的遮罩結構可被劃分成在第二方向D2上彼此間隔開的多個塊（piece），整體地形成於第一基板100上的第二絕緣層120及第一層間絕緣層180中的每一者可被劃分成多個塊，所述多個塊中的每一者可在第一方向D1上延伸、在第二方向D2上彼此間隔開，且在第二方向D2上延伸的初步半導體圖案135可被劃分成在第二方向D2上彼此間隔開的多個塊。
在實例性實施例中，可經由第二開口190對半導體圖案137中的每一者實行氣相摻雜（GPD）製程或電漿摻雜（PLAD）製程，以使得n型雜質或p型雜質可進一步摻雜至半導體圖案137中的每一者中。
參照圖16至圖18，舉例而言，可對半導體圖案137中的每一者的藉由第二開口190暴露出的側壁實行熱氧化製程（thermal oxidation process）以形成第一閘極絕緣層200，且可實行沈積製程（例如，CVD製程、ALD製程等）以在第二開口190的底部及側壁以及第一層間絕緣層180的上表面上進一步形成第一閘極絕緣層200。
因此，第一閘極絕緣層200的位於半導體圖案137的側壁上的部分可具有較第一閘極絕緣層200的其他部分的厚度大的厚度。作為另外一種選擇，可在不進行熱氧化製程的情況下藉由沈積製程形成第一閘極絕緣層200，且在此種情形中，第一閘極絕緣層200可具有恆定的厚度。
在實例性實施例中，第一閘極絕緣層200的可藉由熱氧化製程形成的部分可包含氧化物（例如，氧化矽），且第一閘極絕緣層200的可藉由沈積製程形成的部分可包含具有高介電常數的金屬氧化物（例如，氧化鉿、氧化鋯等）。在此種情形中，第一閘極絕緣層200可具有包括第一層及第二層的多層式結構，所述第一層包含氧化矽且接觸半導體圖案137的側壁，所述第二層包含金屬氧化物且接觸第一層間絕緣層180及遮罩結構的側壁以及第二絕緣層120的上表面。
可在第一閘極絕緣層200上形成第一閘電極層以填充第二開口190，且可對第一閘電極層進行平坦化，直至第一閘極絕緣層200的位於第一層間絕緣層180上的部分被暴露出為止。因此，可在第二開口190中形成初步第一閘電極210。
平坦化製程可包括例如化學機械研磨（chemical mechanical polishing，CMP）製程。
參照圖19至圖21，可藉由例如回蝕製程（etch back process）來移除第一閘極絕緣層200的上部部分、第一層間絕緣層180的上部部分及第三遮罩160的上部部分。
因此，初步第一閘電極210可自剩餘的第三遮罩160朝上突出。可移除第一閘極絕緣層200的位於第一層間絕緣層180的上表面及第二開口190的上側壁上的部分，以形成在第二方向D1上延伸且覆蓋初步第一閘電極210在第二方向D2上的側壁及初步第一閘電極210的下表面的初步第一閘極絕緣圖案205。另外，在第一方向D1上延伸的第一層間絕緣層180可藉由半導體圖案137及遮罩結構而劃分成在第一方向D1上彼此間隔開的多個第一層間絕緣圖案185。
參照圖22至圖24，可在第一層間絕緣圖案185、第三遮罩160及初步第一閘極絕緣圖案205上形成第一間隔件層，以覆蓋初步第一閘電極210，且可各向異性地蝕刻第一間隔件層。
因此，可在初步第一閘電極210的突出部分上在第二方向D2上相對的側壁中的每一者上形成第一間隔件225。第一間隔件225可包含導電材料（例如，金屬、金屬氮化物、金屬矽化物等）。在實例性實施例中，第一間隔件225可包含與初步第一閘電極210實質上相同的材料，以便融入至初步第一閘電極210。
參照圖25至圖27，可使用初步第一閘電極210及第一間隔件225作為蝕刻遮罩來實行乾式蝕刻製程，以蝕刻遮罩結構、半導體圖案137、第二絕緣層120及第一層間絕緣圖案185。
因此，位於初步第一閘電極210中的在第二方向D2上鄰近的初步第一閘電極210之間的遮罩結構、半導體圖案137、第二絕緣層120及第一層間絕緣圖案185中的每一者可被劃分成在第二方向D2上彼此間隔開的塊。位於第一絕緣層110上的初步第一閘電極210、初步第一閘極絕緣圖案205、第二絕緣層120、半導體圖案137、遮罩結構、第一層間絕緣圖案185及第一間隔件225可共同地形成在第一方向D1上延伸的第二條形結構，且可在第二條形結構中的在第二方向D2上鄰近的第二條形結構之間形成第三開口230，以暴露出第一絕緣層110的上表面。
在實例性實施例中，可經由第三開口230對半導體圖案137中的每一者實行GPD製程或PLAD製程，以使得n型雜質或p型雜質可進一步摻雜至半導體圖案137中的每一者中。
參照圖28及圖29，可在第一絕緣層110上形成第二間隔件層240以覆蓋第二條形結構。
第二間隔件層240可包含氧化物（例如，氧化矽），且可藉由例如ALD製程來形成。
參照圖30及圖31，可在第二間隔件層240上形成犧牲層250以填充第三開口230，且可藉由例如回蝕製程來移除犧牲層250的上部部分。
犧牲層250可包括例如旋塗硬遮罩（spin on hardmask，SOH）或非晶碳層（amorphous carbon layer，ACL）。
在實例性實施例中，在回蝕製程之後剩餘的犧牲層250的上表面可高於第三遮罩160及第一層間絕緣圖案185的上表面，且可低於初步第一閘電極210及第一間隔件225的上表面。
參照圖32至圖34，可藉由例如回蝕製程來移除第二間隔件層240的位於初步第一閘電極210及第一間隔件225上的部分。
因此，第二間隔件層240的位於較犧牲層250的上表面高的高度處的部分可被移除，且第二間隔件層240的剩餘部分可被稱為在第二條形結構中的在第二方向D2上鄰近的第二條形結構之間在第一方向D1上延伸的第二間隔件245。
參照圖35至圖37，可藉由例如回蝕製程來移除初步第一閘電極210的上部部分及第一間隔件225的上部部分，以形成第四開口260及第一凹陷部265。
藉由回蝕製程，初步第一閘電極210可轉變成第一閘電極215，且第一閘電極215的上表面可低於半導體圖案137的上表面。第一閘電極215亦可被稱為後閘電極。
可藉由移除第一間隔件225以及初步第一閘電極210的位於遮罩結構上的部分來形成第四開口260，且可藉由移除初步第一閘電極210的位於較遮罩結構的上表面低的高度處的部分來形成第一凹陷部265，以連接至第四開口260。
參照圖38至圖40，可在遮罩結構、初步第一閘電極210、初步第一閘極絕緣圖案205、第二間隔件245及犧牲層250上形成第三絕緣層270，以填充第四開口260及第一凹陷部265，且可藉由例如回蝕製程來移除第三絕緣層270的上部部分，直至暴露出犧牲層250的上表面為止。
因此，可在第四開口260及第一凹陷部265中形成第三絕緣層270。在下文中，設置於第一絕緣層110上的第一閘電極215、初步第一閘極絕緣圖案205、第二絕緣層120、半導體圖案137、遮罩結構、第一層間絕緣圖案185及第三絕緣層270可共同地形成可在第一方向D1上延伸的第三條形結構。
參照圖41及圖42，可藉由例如灰化製程（ashing process）及/或剝除製程（stripping process）來移除犧牲層250及第二間隔件245。
因此，可在第三條形結構中鄰近的第三條形結構之間形成第五開口280，以暴露出第一絕緣層110的上表面，且第二絕緣層120、半導體圖案137、遮罩結構、第一層間絕緣圖案185及第三絕緣層270的由第二間隔件245覆蓋的側壁可被暴露出。
參照圖43及圖44，可對半導體圖案137中的每一者的藉由第五開口280暴露出的側壁實行熱氧化製程以形成第二閘極絕緣層290，且可對第五開口280的底部及側壁以及第三絕緣層270的上表面實行沈積製程（例如，CVD製程、ALD製程等）以進一步形成第二閘極絕緣層290。
因此，第二閘極絕緣層290的設置於半導體圖案137的側壁上的部分可具有較第二閘極絕緣層290的其他部分的厚度大的厚度。作為另外一種選擇，可在不進行熱氧化製程的情況下僅藉由沈積製程來形成第二閘極絕緣層290，且在此種情形中，第二閘極絕緣層290可具有恆定的厚度。
類似於參照圖16至圖18闡述的第一閘極絕緣層200，第二閘極絕緣層290可具有包括第一層及第二層的多層式結構，所述第一層包含例如氧化矽，所述第二層包含例如金屬氧化物。
可在第二閘極絕緣層290上形成第二閘電極層300，且可在第二閘電極層300上形成第二層間絕緣層310以填充第五開口280的其餘部分。第二閘電極層300可被稱為字元線層。在實例性實施例中，第二層間絕緣層310的上表面可低於第二閘電極層300的位於第三絕緣層270上的部分的上表面。
參照圖45及圖46，可藉由例如回蝕製程來移除第二閘電極層300的上部部分，以形成第二凹陷部320，且第二閘電極層300的剩餘部分可形成第二閘電極305。第二閘電極305亦可被稱為字元線。
在實例性實施例中，可藉由例如乾式蝕刻製程來移除第二閘電極層300的上部部分，且在乾式蝕刻製程之後剩餘的第二閘電極305可具有平的上表面。
在實例性實施例中，第二閘電極305可在第一閘電極215中的在第二方向D2上鄰近的第一閘電極215之間在第一方向D1上延伸。
參照圖47及圖48，可在第二閘電極305、第二層間絕緣層310及第二閘極絕緣層290上形成第四絕緣層，以填充第二凹陷部320，且可藉由例如CMP製程對第四絕緣層的上部部分、第二閘極絕緣層290的上部部分、第三絕緣層270的上部部分、第一層間絕緣圖案185的上部部分、第二層間絕緣層310的上部部分及初步第一閘極絕緣圖案205的上部部分以及第三遮罩160進行平坦化。
因此，可在第二凹陷部320中形成第四絕緣圖案330，且可移除第三遮罩160。另外，可將第二閘極絕緣層290劃分成初步第二閘極絕緣圖案295，初步第二閘極絕緣圖案295中的每一者可在第一方向D1上延伸、在第二方向D2上彼此間隔開。
可在半導體圖案137中的每一者在第二方向D2上的相對的側壁上形成初步第一閘極絕緣圖案205及初步第二閘極絕緣圖案295。亦即，可在半導體圖案137中的每一者的與第一閘電極215相鄰的側壁上形成初步第一閘極絕緣圖案205，且可在半導體圖案137中的每一者的與第二閘電極305相鄰的側壁上形成初步第二閘極絕緣圖案295。
參照圖49至圖51，可實行平坦化製程（例如，CMP製程），直至暴露出半導體圖案137的上表面為止。
因此，可移除第一遮罩140及第二遮罩150以暴露出半導體圖案137的上表面，且亦可移除位於與第一遮罩140及第二遮罩150相同的高度處的第一層間絕緣圖案185的上部部分、第二層間絕緣層310的上部部分、第三絕緣層270的上部部分、第四絕緣圖案330的上部部分以及初步第一閘極絕緣圖案205及初步第二閘極絕緣圖案295的上部部分。
在實例性實施例中，可經由半導體圖案137的被暴露出的上表面來實行GPD製程或PLAD製程，以使得n型雜質或p型雜質可摻雜至半導體圖案137中。
參照圖52至圖54，可在半導體圖案137、第一層間絕緣圖案185、第二層間絕緣層310、第三絕緣層270、第四絕緣圖案330以及初步第一閘極絕緣圖案205及初步第二閘極絕緣圖案295上依序堆疊第一導電層、障壁層、第二導電層及遮罩層，且舉例而言，可實行乾式蝕刻製程以形成包括依序堆疊的第一導電圖案340、障壁圖案350、第二導電圖案360及第四遮罩370的位元線結構。
在實例性實施例中，位元線結構可在半導體圖案137的在第二方向D2上進行設置的上表面上延伸且接觸所述上表面，且多個位元線結構可在第一方向D1上彼此間隔開。位元線結構亦可接觸初步第一閘極絕緣圖案205及初步第二閘極絕緣圖案295的上表面、第三絕緣層270的上表面、第四絕緣圖案330的上表面及第二層間絕緣層310的上表面。
可在位元線結構中的在第一方向D1上鄰近的位元線結構之間形成在第二方向D2上延伸的第六開口380。
參照圖55及圖56，可在第一層間絕緣圖案185、第二層間絕緣層310、第三絕緣層270、第四絕緣圖案330以及初步第一閘極絕緣圖案205及初步第二閘極絕緣圖案295上形成第三間隔件層390以覆蓋位元線結構，可在第三間隔件層390上形成第一屏蔽層以填充第六開口380，且可藉由例如回蝕製程來移除第一屏蔽層的上部部分以在第六開口380的下部部分中形成第一屏蔽圖案400。
因此，第一屏蔽圖案400可在位元線結構中的在第一方向D1上鄰近的位元線結構之間在第二方向D2上延伸。
在實例性實施例中，第一屏蔽圖案400的上表面可與第二導電圖案360的上表面實質上共面。然而，本揭露的實施例不限於此，且根據實例性實施例，第一屏蔽圖案400的上表面可低於或高於第二導電圖案360的上表面。
參照圖57至圖59，可在第一屏蔽圖案400及第三間隔件層390上形成第五絕緣層，且舉例而言，可實行回蝕製程以移除第五絕緣層的上部部分及第三間隔件層390的上部部分。
因此，可暴露出第四遮罩370的上表面，且可在位元線結構中鄰近的位元線結構之間在第一屏蔽圖案400上形成第五絕緣圖案410。另外，可在位元線結構在第一方向D1上的相對的側壁中的每一者上形成第三間隔件395。
可對第四遮罩的朝上突出的上部部分進行平坦化，以使得第四遮罩370的上表面可與第三間隔件395及第五絕緣圖案410的上表面實質上共面。
參照圖60及圖61，可在第四遮罩370、第三間隔件395及第五絕緣圖案410上形成第一黏合層520，且可將上面設置有以上結構的第一基板100與上面設置有第二黏合層510的第二基板500彼此接合。
舉例而言，可在第二基板500上形成第二黏合層510，可將第二基板500翻轉，且可將第二黏合層510與第一黏合層520接合。第一黏合層520與第二黏合層510可形成黏合結構，且藉由黏合結構而接合的所有結構可被統稱為接合結構（bonded structure）。
參照圖62及圖63，可將接合結構翻轉成使得第二基板500可放置於下側處，且可移除第一基板100。
在實例性實施例中，可藉由磨製製程（grinding process）來移除第一基板100，且可進一步實行CMP製程。因此，可暴露出第一絕緣層110的上表面。
在下文中，第一基板100上的結構的上側及下側可被分別稱為下側及上側。
參照圖64及圖65，可移除被暴露出的第一絕緣層110以及初步第一閘極絕緣圖案205的上部部分及初步第二閘極絕緣圖案295的上部部分，且因此，可暴露出第二絕緣層120的上表面以及第一閘電極215及第二閘電極305的上表面。
在實例性實施例中，可藉由濕式蝕刻製程（wet etching process）來移除第一絕緣層110以及初步第一閘極絕緣圖案205的上部部分及初步第二閘極絕緣圖案295的上部部分。藉由濕式蝕刻製程，覆蓋第一閘電極215的上表面及側壁的初步第一閘極絕緣圖案205可被劃分成分別覆蓋第一閘電極215在第二方向D2上的相對的側壁的第一閘極絕緣圖案207。另外，覆蓋第二閘電極305的上表面及側壁的初步第二閘極絕緣圖案205可被劃分成分別覆蓋第二閘電極305在第二方向D2上的相對的側壁的第二閘極絕緣圖案207。
參照圖66及圖67，可藉由例如回蝕製程來移除第一閘電極215的上部部分及第二閘電極305的上部部分，且因此，可在第一閘電極215及第二閘電極305上分別形成第三凹陷部530及第四凹陷部535。
在實例性實施例中，在回蝕製程之後剩餘的第一閘電極215及第二閘電極305的上表面可低於半導體圖案137的上表面。
參照圖68至圖70，可在第一閘電極215及第二閘電極305、第一閘極絕緣圖案207及第二閘極絕緣圖案297、第一層間絕緣圖案185及第二層間絕緣層310上形成第六絕緣層，以填充第三凹陷部530及第四凹陷部535，且可藉由例如CMP製程對第六絕緣層、第二絕緣層120、以及第一閘極絕緣圖案207及第二閘極絕緣圖案297的上部部分、第一層間絕緣圖案185的上部部分及第二層間絕緣層310的上部部分進行平坦化。
因此，可在第一閘電極215及第二閘電極305上分別形成第六絕緣圖案540及第七絕緣圖案545，且可移除第二絕緣層120以暴露出半導體圖案137的上表面。
在實例性實施例中，舉例而言，可經由半導體圖案137的被暴露出的上表面來實行GPD製程或PLAD製程，以使得n型雜質或p型雜質可摻雜至半導體圖案137中。
參照圖71至圖73，可在半導體圖案137、第一層間絕緣圖案185、第二層間絕緣層310、第一閘極絕緣圖案207及第二閘極絕緣圖案297以及第六絕緣圖案540及第七絕緣圖案545上依序形成第一蝕刻終止層550、第三層間絕緣層560及頂蓋層570，且可部分地蝕刻第一蝕刻終止層550、第三層間絕緣層560及頂蓋層570以形成暴露出半導體圖案137的上表面的第七開口580。
在實例性實施例中，第七開口580可暴露出半導體圖案137中的每一者的上表面，且因此，可在第一方向D1及第二方向D2上形成多個第七開口580。第七開口580亦可部分地暴露出與半導體圖案137相鄰的第一閘極絕緣圖案207及第二閘極絕緣圖案297以及第六絕緣圖案540及第七絕緣圖案545的一些部分的上表面。
在實例性實施例中，第七開口580可在平面圖中具有為例如圓形、橢圓形、多邊形、具有修圓隅角的多邊形等的形狀。在實例性實施例中，第七開口580可在平面圖中排列成晶格圖案。作為另外一種選擇，第七開口580可在平面圖中排列成蜂巢圖案。
可在半導體圖案137及頂蓋層570上形成下部接觸插塞層以填充第七開口580，可對下部接觸插塞層進行平坦化，直至暴露出頂蓋層570的上表面為止，且可藉由例如回蝕製程來移除下部接觸插塞層的上部部分。因此，可在第七開口580的下部部分中形成下部接觸插塞590。
參照圖74至圖76，可形成堆疊於第七開口580的上部部分中的歐姆接觸圖案600及上部接觸插塞610。
可藉由以下方式來形成歐姆接觸圖案600：在下部接觸插塞590及頂蓋層570上形成金屬層，以填充第七開口580；對金屬層實行熱處理製程（heat treatment process），以使得金屬層與下部接觸插塞590可彼此反應以形成金屬矽化物層；以及移除金屬層的未反應部分。
可藉由以下方式來形成上部接觸插塞610：在歐姆接觸圖案600及頂蓋層570上形成上部接觸插塞層以填充第七開口580的其餘部分，並對上部接觸插塞層進行平坦化，直至暴露出頂蓋層570的上表面為止。
依序堆疊於第七開口580中的下部接觸插塞590、歐姆接觸圖案600及上部接觸插塞610可共同地形成接觸插塞結構，且多個接觸插塞結構可在第一方向D1及第二方向D2上彼此間隔開。在實例性實施例中，接觸插塞結構可在平面圖中排列成晶格圖案或蜂巢圖案。
參照圖77至圖79，可在頂蓋層570及上部接觸插塞610上依序堆疊第二蝕刻終止層620、第一模製層630、第一支撐層640、第二模製層650及第二支撐層660，且可部分地移除第二蝕刻終止層620、第一模製層630、第一支撐層640、第二模製層650及第二支撐層660以形成暴露出上部接觸插塞610的上表面的第八開口，且可在第八開口中形成第一電容器電極670。
第一模製層630及第二模製層650可包含氧化物（例如，氧化矽）。
在實例性實施例中，第一電容器電極670可在平面圖中具有為例如圓形、橢圓形、多邊形、具有修圓隅角的多邊形等的形狀。在實例性實施例中，第一電容器電極670可在平面圖中排列成晶格圖案。作為另外一種選擇，第一電容器電極670可在平面圖中排列成蜂巢圖案。
參照圖80及圖81，可移除第一模製層630及第二模製層650以暴露出第一電容器電極670的表面以及第一支撐層640及第二支撐層660的表面，且可在第一電容器電極670的被暴露出的表面以及第一支撐層640及第二支撐層660的被暴露出的表面上形成介電層680。
重新參照圖1至圖4，可在介電層680上形成第二電容器電極690。
第一電容器電極670及第二電容器電極690以及位於第一電容器電極670與第二電容器電極690之間的介電層680可共同地形成電容器700。
藉由以上製程，可製造出所述半導體裝置。
如上所示，可使用遮罩結構作為蝕刻遮罩對半導體層130實行乾式蝕刻製程以形成初步半導體圖案135，可對初步半導體圖案135實行乾式蝕刻製程以形成第二開口190及半導體圖案137，可在第二開口190中形成初步第一閘電極210，且可移除初步第一閘電極210的上部部分以形成第一閘電極215。
因此，可在形成用作後閘電極的第一閘電極215之前形成用作通道的半導體圖案137，此相較於在形成半導體圖案137之前形成第一閘電極215而言可更易於實行。
圖82是示出根據實例性實施例的半導體裝置的水平剖視圖，且可對應於圖49。除了半導體圖案137的形狀及佈局以外，此半導體裝置可與圖1至圖4所示半導體裝置實質上相同或相似，且為了便於說明，本文中不再對其予以贅述。
參照圖82，半導體圖案137可在平面圖中具有為平行四邊形的形狀，且多個半導體圖案137可排列於第一方向D1及第四方向D4上，第四方向D4平行於第一基板100或第二基板500的上表面且相對於第一方向D1及第二方向D2形成銳角。
第一層間絕緣圖案185亦可在平面圖中具有為平行四邊形的形狀，且多個第一層間絕緣圖案185可排列於第一方向D1及第四方向D4上。因此，在平面圖中，第一層間絕緣圖案185中的每一者中的接縫181或空隙可在第四方向D4上延伸。
圖83至圖85是示出根據實例性實施例的半導體裝置的剖視圖，且可對應於圖4。除了第二閘電極305的形狀以外，該些半導體裝置可與圖1至圖4所示半導體裝置實質上相同或相似，且為了便於說明，本文中不再對其予以贅述。
參照圖83，第二閘電極305的下表面不是平的，而是凹的。因此，第二閘電極305的下表面的中心部分可高於第二閘電極305的下表面的邊緣部分。
參照圖84，第二閘電極305的下表面不是平的，而是凹的。
另外，第二閘電極305的下表面的高度可自第二閘極絕緣圖案297的側壁向第二層間絕緣層310的側壁增大。
第四絕緣圖案330不僅可覆蓋第二閘電極305的下表面，而且亦可覆蓋第二層間絕緣層310的下表面。
參照圖85，第二閘電極305的下表面的高度可自第二閘極絕緣圖案297的側壁朝向第二層間絕緣層310的中心部分增大，且可具有修圓形狀。
第二層間絕緣層310可接觸第二閘電極305的側壁，且可進一步覆蓋第二閘電極305的下表面。
圖86至圖88是示出分別製造圖83至圖85中所示半導體裝置的方法的剖視圖。該些方法可包括與參照圖1至圖81提及的製程實質上相同或相似的製程，且為了便於闡釋，本文中不再對其予以贅述。
參照圖86，可實行與參照圖45及圖46闡述的製程實質上相同或相似的製程，以使得可藉由回蝕製程來移除第二閘電極層300的上部部分，以形成第二閘電極305。
在實例性實施例中，可藉由濕式蝕刻製程來移除第二閘電極層300的上部部分，且第二閘電極305在濕式蝕刻製程之後的上表面可為凹的。
參照圖87，可實行與參照圖45及圖46闡述的製程實質上相同或相似的製程，以使得可藉由回蝕製程來移除第二閘電極層300的上部部分，以形成第二閘電極305。
在實例性實施例中，可藉由濕式蝕刻製程來移除第二閘電極層300的上部部分，且亦可藉由濕式蝕刻製程來移除第二層間絕緣層310的上部部分。因此，第二閘電極在濕式蝕刻製程之後的上表面可為凹的，且第二閘電極305的上表面的高度可自第二閘極絕緣層290的側壁向第二層間絕緣層310的側壁減小。
參照圖88，可實行與參照圖43及圖44闡述的製程實質上相同或相似的製程，以使得可在第二閘極絕緣層290上形成第二閘電極層300。可各向異性地蝕刻第二閘電極層300。
因此，可在第二閘極絕緣層290的側壁上形成第二閘電極305，且第二閘電極305的上表面可具有自第二閘極絕緣層290的側壁逐漸減小的高度，且可具有修圓形狀。
可在第二閘電極305上形成第二層間絕緣層310，以填充第五開口280的其餘部分。
圖89及圖90是示出根據實例性實施例的半導體裝置的剖視圖，且可對應於圖4。除了更包括第二屏蔽圖案及第四間隔件以外，該些半導體裝置可與圖1至圖4所示半導體裝置實質上相同或相似，且為了便於說明，本文中不再對其予以贅述。
參照圖89，第四條形結構中鄰近的第四條形結構之間可形成有在第一方向D1上延伸且包括第二層間絕緣層310及第二屏蔽圖案820的第五條形結構，第四條形結構中的每一者可在第一方向D1上延伸且可包括第四絕緣圖案330、第二閘電極305及第七絕緣圖案545，且第五條形結構的側壁上可形成有第四間隔件815。
在實例性實施例中，第二屏蔽圖案820可包含金屬氮化物（例如，氮化鈦、氮化鉭等），且第四間隔件815可包含絕緣氮化物（例如，氮化矽或氧化物（例如，氧化矽））。
參照圖90，第六條形結構中鄰近的第六條形結構之間可形成有包括第二層間絕緣層310及第二屏蔽圖案820的第五條形結構，第六條形結構中的每一者可在第一方向D1上延伸且包括第四絕緣圖案330及第二閘電極305，且第五條形結構上可形成有第四間隔件815。
第五條形結構的上表面與第六條形結構的上表面可彼此實質上共面，且第七絕緣圖案545可共同地接觸第五條形結構的上表面及第六條形結構的上表面。
圖91及圖92是示出分別製造圖89及圖90中所示半導體裝置的方法的剖視圖。該些方法可包括與參照圖1至圖81闡述的製程實質上相同或相似的製程，且為了便於說明，本文中不再對其予以贅述。
參照圖91，可實行與參照圖43及圖44闡述的製程實質上相同或相似的製程，以使得可在第二閘極絕緣層290上形成第二閘電極層300，可在第二閘電極層300上形成第四間隔件層810，可形成第二屏蔽層以填充第五開口280的其餘部分，且可藉由例如回蝕製程來移除第二屏蔽層的上部部分。
因此，可在第五開口280的下部部分中形成第二屏蔽圖案820，且可在第二屏蔽圖案820上形成第二層間絕緣層310以填充第五開口280的上部部分。
可實行與參照圖47及圖48闡述的製程實質上相同或相似的製程，以使得可藉由例如CMP製程來移除初步第一閘極絕緣圖案205的上部部分，且使得可將第四間隔件層810劃分成第四間隔件815。
可實行與參照圖68至圖70闡述的製程實質上相同或相似的製程，以使得可藉由例如CMP製程來移除第二層間絕緣層310的上部部分，且亦可移除第四間隔件815的設置於第二屏蔽圖案820的上表面上的部分。
參照圖92，可實行與參照圖91闡述的製程實質上相同或相似的製程，以使得可形成第二屏蔽圖案820及第四間隔件815。
可實行與參照圖66及圖67闡述的製程實質上相同或相似的製程，以使得可移除第一閘電極215的上部部分及第二閘電極305的上部部分，且使得亦可移除第二屏蔽圖案820的上部部分及第四間隔件815的上部部分。
因此，不僅可在第一閘電極215及第二閘電極305上形成第四凹陷部535，而且亦可在第二屏蔽圖案820及第四間隔件815上形成第四凹陷部535。因此，第二屏蔽圖案820的上表面及第四間隔件815的上表面可與第二閘電極305的上表面實質上共面。
可實行與參照圖68至圖70闡述的製程實質上相同或相似的製程，以使得第七絕緣圖案545可接觸第二屏蔽圖案820的上表面、第四間隔件815的上表面及第二閘電極305的上表面。
圖93包括示出根據實例性實施例的半導體裝置中所包括的第一閘電極215及第二閘電極305的高度的剖視圖。
重新參照圖4，第一閘電極215的上表面與第二閘電極305的上表面可彼此實質上共面，且第一閘電極215的下表面與第二閘電極305的下表面可彼此實質上共面，然而，本揭露的實施例並非僅限於此。
參照圖93，第一閘電極215的下表面可低於或高於第二閘電極305的下表面，且第一閘電極215的上表面可低於或高於第二閘電極305的上表面。因此，第一閘電極215在第三方向D3上的長度與第二閘電極305在第三方向D3上的長度可彼此不同。
當實行與參照圖45及圖46闡述的製程實質上相同或相似的製程以移除第二閘電極層300的上部部分、從而形成第二凹陷部320時，或者當實行與參照圖66及圖67闡述的製程實質上相同或相似的製程以移除第一閘電極215的上部部分及第二閘電極305的上部部分、從而形成第三凹陷部530及第四凹陷部535時，可調整蝕刻製程以實施以上結構。
圖94至圖99是示出根據實例性實施例的半導體裝置的剖視圖，且可對應於圖4。除了更包括第三閘電極以外，該些半導體裝置可與圖1至圖4所示半導體裝置實質上相同或相似，且為了便於說明，本文中不再對其予以贅述。
參照圖94，在第二閘電極305之下可形成有與第二閘電極305接觸的第三閘電極307，且第三閘電極307的下表面可由第四絕緣圖案330覆蓋。第三閘電極307可被稱為附加字元線。
在實例性實施例中，第三閘電極307可包含例如金屬、金屬氮化物、金屬矽化物等，且可包含具有與第二電極305中所包含的金屬的功函數不同的功函數的金屬。
參照圖95，第二閘電極305可包括具有相對大的寬度的上部部分及具有相對小的寬度的下部部分，且可進一步形成第三閘電極307，第三閘電極307接觸第二閘電極305的上部部分的下表面及第二閘電極305的下部部分的側壁。
第三閘電極307的側壁及下表面可由第四絕緣圖案330覆蓋。
參照圖96，與圖95中所示第三閘電極307不同，第三閘電極307亦可接觸第二閘電極305的下部部分的下表面，且因此可具有為「L」的形狀。
參照圖97，在第一閘電極215及第二閘電極305上可進一步分別形成有與第一閘電極215及第二閘電極305分別接觸的第四閘電極217及第五閘電極309，且第四閘電極217的上表面及第五閘電極309的上表面可由第六絕緣圖案540及第七絕緣圖案545分別覆蓋。
在實例性實施例中，第四閘電極217及第五閘電極309可包含例如金屬、金屬氮化物、金屬矽化物等，且可包含具有與第二閘電極305中所包含的金屬的功函數不同的功函數的金屬。第四閘電極217與第五閘電極309可包含實質上相同的材料或不同的材料。
參照圖98，第二閘電極305可包括具有相對大的寬度的下部部分及具有相對小的寬度的上部部分，且可進一步形成第五閘電極309，第五閘電極309接觸第二閘電極305的下部部分的上表面及第二閘電極305的上部部分的側壁。
第五閘電極309的側壁及上表面可由第七絕緣圖案545覆蓋。
參照圖99，第五閘電極309亦可接觸第二閘電極305的上部部分的上表面。
在一些實施例中，第四閘電極217可進一步形成於第一閘電極215的上表面上。
圖100、圖101、圖102及圖103是示出分別製造圖94、圖95、圖97及圖98所示半導體裝置的方法的剖視圖。該些方法可包括與參照圖1至圖81闡述的製程實質上相同或相似的製程，且因此，為了便於說明，本文中不再對其予以贅述。
參照圖100，可實行與參照圖45及圖46闡述的製程實質上相同或相似的製程，以使得可移除第二閘電極層300的上部部分，從而形成第二凹陷部320及第二閘電極305，且可在第二閘電極305上進一步形成第三閘電極307以填充第二凹陷部320的下部部分。
在實例性實施例中，第二閘電極305的上表面可低於第一閘電極215的上表面，且第三閘電極307的上表面可與第一閘電極215的上表面實質上共面。然而，本揭露的實施例並非僅限於此。
參照圖101，可實行與參照圖45及圖46闡述的製程實質上相同或相似的製程，以使得可移除第二閘電極層300的上部部分，從而形成第二凹陷部320及第二閘電極305，且可藉由蝕刻製程來進一步移除第二層間絕緣層310的上部部分。
在實例性實施例中，第二層間絕緣層310在蝕刻製程之後的上表面可低於第二閘電極305的最上部表面，且在蝕刻製程期間，與第二層間絕緣層310相鄰的第二閘電極305的上部部分亦可被移除以形成第五凹陷部。
可在第二層間絕緣層310、第二閘電極305及第二閘極絕緣層290上形成第三閘電極層以填充第五凹陷部，且可各向異性地蝕刻第三閘電極層以在第五凹陷部中形成第三閘電極307。
可藉由對第三閘電極層實行乾式蝕刻製程來形成圖96中所示半導體裝置，以使得第三閘電極307亦可保留於第二閘電極305的上表面上。
參照圖102，可實行與參照圖66及圖67闡述的製程實質上相同或相似的製程，以使得可移除第一閘電極215的上部部分及第二閘電極305的上部部分，從而分別形成第三凹陷部及第四凹陷部，且可在第一閘電極215及第二閘電極305上進一步形成第四閘電極217及第五閘電極309以分別填充第三凹陷部530的下部部分及第四凹陷部535的下部部分。
參照圖103，可實行與參照圖66及圖67闡述的製程實質上相同或相似的製程，以使得可移除第一閘電極215的上部部分及第二閘電極305的上部部分，從而分別形成第三凹陷部及第四凹陷部，且可藉由蝕刻製程來進一步移除第二層間絕緣層310的上部部分。
在實例性實施例中，第二層間絕緣層310在濕式蝕刻製程之後的上表面可低於第二閘電極305的最上部表面，且與第二層間絕緣層310相鄰的第二閘電極305的上部部分亦可被移除以形成第六凹陷部。
可在第二層間絕緣層310、第一閘電極215及第二閘電極305、第一閘極絕緣圖案207及第二閘極絕緣圖案297以及第二絕緣層120上形成第五閘電極層以填充第六凹陷部，且可各向異性地蝕刻第五閘電極層以在第六凹陷部中形成第五閘電極309。
可藉由對第五閘電極層實行乾式蝕刻製程來形成圖99中所示半導體裝置，以使得第五閘電極309亦可保留於第二閘電極305的上表面上，且亦可在第一閘電極215的上表面上形成第四閘電極217。
圖104至圖106是示出根據實例性實施例的半導體裝置的剖視圖，且可對應於圖4。除了更包括第三導電圖案以外，該些半導體裝置可與圖1至圖4所示半導體裝置實質上相同或相似，且為了便於說明，本文中不再對其予以贅述。
參照圖104，與圖4不同，位元線結構可包括依序堆疊的第二導電圖案360、障壁圖案350及第三導電圖案342，且第三導電圖案342可包括在第二方向D2上延伸的下部部分及在第一方向D1上延伸的上部部分。
在實例性實施例中，第三導電圖案342可包含摻雜有n型雜質或p型雜質的矽鍺。第三導電圖案342的下部部分可接觸障壁圖案350，且第三導電圖案342的上部部分可接觸半導體圖案137。
舉例而言，若半導體圖案137包含未經摻雜或摻雜有p型雜質的單晶矽或複晶矽，且第三導電圖案342包含摻雜有n型雜質的矽鍺，則在半導體圖案137與第三導電圖案342之間可形成異質接面（heterojunction）。
參照圖105，除了第二導電圖案360、障壁圖案350及第一導電圖案340以外，位元線結構可更包括第三導電圖案342，且第三導電圖案342可接觸第一導電圖案340的上表面及半導體圖案137的下表面。
參照圖106，與圖105不同，根據實例性實施例，位元線結構中所包括的第三導電圖案342不包括在第二方向D2上延伸的下部部分，而是僅包括接觸半導體圖案137的下表面的上部部分。
圖107是示出製造圖104中所示半導體裝置的方法的剖視圖。此方法可包括與參照圖1至圖81闡述的製程實質上相同或相似的製程，且因此，為了便於說明，本文中不再對其予以贅述。
參照圖107，可實行與參照圖49至圖51闡述的製程實質上相同或相似的製程以暴露出半導體圖案137的上表面，且可藉由蝕刻製程來移除半導體圖案137的被暴露出的上部部分以形成第七凹陷部。
可實行與參照圖52至圖54闡述的製程實質上相同或相似的製程，以使得可在半導體圖案137、第一層間絕緣圖案185、第二層間絕緣層310、第三絕緣層270、第四絕緣圖案330以及初步第一閘極絕緣圖案205及初步第二閘極絕緣圖案295上形成第三導電層來填充第七凹陷部，可在第三導電層上依序堆疊障壁層、第二導電層及遮罩層，且可對遮罩層、第二導電層、障壁層及第三導電層實行乾式蝕刻製程，以形成包括依序堆疊的第三導電圖案342、障壁圖案350、第二導電圖案360及第四遮罩370的位元線結構。
可藉由在第三導電層上依序堆疊第一導電層、障壁層、第二導電層及遮罩層來形成圖105中所示半導體裝置。
可藉由以下方式來形成圖106中所示半導體裝置：對第三導電層的上部部分進行平坦化，直至暴露出第二層間絕緣層310的上表面為止，以在第七凹陷部中形成第三導電圖案342；以及在半導體圖案137、第一層間絕緣圖案185、第二層間絕緣層310、第三絕緣層270、第四絕緣圖案330、初步第一閘極絕緣圖案205及初步第二閘極絕緣圖案295以及第三導電圖案342上依序堆疊第一導電層、障壁層、第二導電層及遮罩層。
圖108是示出根據實例性實施例的半導體裝置的剖視圖，且可對應於圖4。除了包括空氣隙（air gap）來替代第一屏蔽圖案以外，此半導體裝置可與圖1至圖4所示半導體裝置實質上相同或相似，且為了便於說明，本文中不再對其予以贅述。
參照圖108，與圖3不同，可在位元線結構中的在第二方向D2上鄰近的位元線結構之間形成空氣隙830來替代第一屏蔽圖案400。
空氣隙830的頂部及側壁可由第三間隔件395覆蓋，且空氣隙830的底部可由第五絕緣圖案410覆蓋。
圖109包括示出根據實例性實施例的半導體裝置中所包括的第二導電圖案360及第一屏蔽圖案400的高度的剖視圖。
重新參照圖3，第二導電圖案360的上表面可低於位於位元線結構中鄰近的位元線結構之間的第一屏蔽圖案400的上表面，且第二導電圖案360的下表面可與第一屏蔽圖案400的下表面實質上共面。然而，本揭露的實施例並非僅限於此。
參照圖109，第二導電圖案360的上表面可低於第一屏蔽圖案400的上表面或者可與第一屏蔽圖案400的上表面實質上共面，且第二導電圖案360的下表面可低於或高於第一屏蔽圖案400的下表面。因此，第二導電圖案360在第三方向D3上的長度可與第一屏蔽圖案400在第三方向D3上的長度實質上相同或不同。
當實行與參照圖55及圖56闡述的製程實質上相同或相似的製程以形成第三間隔件層390時，在第三間隔件層390上形成第一屏蔽層以填充第六開口380，並移除第一屏蔽層的上部部分，可調整第三間隔件層390的厚度或用於移除第一屏蔽層的上部部分的製程時間，以使得可形成以上結構。
圖110是示出根據實例性實施例的半導體裝置的剖視圖，且可對應於圖4。圖111是示出製造圖110所示半導體裝置的方法的剖視圖。
除了更包括第一接合圖案以外，此半導體裝置可與圖1至圖4所示半導體裝置實質上相同或相似，且為了便於說明，本文中不再對其予以贅述。
參照圖110，在半導體圖案137與下部接觸插塞590之間可形成有第一接合圖案139。
在實例性實施例中，第一接合圖案139可包括輕摻雜有n型雜質或p型雜質的單晶矽或複晶矽。第一接合圖案139的下表面可與第一閘電極215的上表面及第二閘電極305的上表面實質上共面。作為另外一種選擇，第一接合圖案139的下表面可低於或高於第一閘電極215的上表面及第二閘電極305的上表面。
下部接觸插塞590可包括具有相對大的寬度的上部部分及具有相對小的寬度且與第一接合圖案139的上表面接觸的下部部分。相較於第一接合圖案139而言，下部接觸插塞590可高摻雜有n型雜質或p型雜質，且摻雜於下部接觸插塞590中的雜質可在下部接觸插塞590的形成期間或隨後的熱處理製程期間擴散至第一接合圖案139的上部部分中以形成下部接觸插塞590的下部部分。
舉例而言，參照圖111，可實行與參照圖68至圖70闡述的製程實質上相同或相似的製程以暴露出半導體圖案137的上表面，且可經由半導體圖案137的被暴露出的上表面將n型雜質或p型雜質摻雜至半導體圖案137中以形成第一接合圖案139。
當實行與參照圖71至圖73闡述的製程實質上相同或相似的製程以使得在隨後的熱處理製程期間形成下部接觸插塞590時，下部接觸插塞590中所包含的n型雜質或p型雜質可擴散至第一接合圖案139的上部部分中，且因此，可形成下部接觸插塞590的包含經高摻雜的雜質的下部部分。
圖112及圖113是示出根據實例性實施例的半導體裝置的剖視圖，且可對應於圖4。除了更包括第二接合圖案及第四層間絕緣層以外，該些半導體裝置可與圖1至圖4所示半導體裝置實質上相同或相似，且為了便於說明，本文中不再對其予以贅述。
參照圖112，在半導體圖案137與下部接觸插塞590之間可形成有第二接合圖案850，且第二接合圖案850的側壁可由第四層間絕緣層840覆蓋。
第二接合圖案850可接觸半導體圖案137的上表面，且亦可接觸第一閘極絕緣圖案207及第二閘極絕緣圖案297的上表面以及第七絕緣圖案545的上表面。在實例性實施例中，第二接合圖案850的下表面可低於第二層間絕緣層310的上表面。
第二接合圖案850可包含摻雜有n型雜質或p型雜質的複晶矽，且雜質的濃度可等於或低於摻雜於下部接觸插塞590中的雜質的濃度。第四層間絕緣層840可包含絕緣氮化物（例如，氮化矽）或氧化物（例如，氧化矽）。
參照圖113，第二接合圖案850可形成於半導體圖案137與下部接觸插塞590之間，且第二接合圖案850的側壁可由第四層間絕緣層840覆蓋。
第二接合圖案850可接觸半導體圖案137的上表面，且亦可接觸第一閘極絕緣圖案207及第二閘極絕緣圖案297的上表面以及第七絕緣圖案545的上表面。在實例性實施例中，第四層間絕緣層840的下表面可低於半導體圖案137的上表面。
圖114至圖116是示出根據實例性實施例的製造圖112及圖113所示半導體裝置的方法的剖視圖。該些方法可包括與參照圖1至圖81闡述的製程實質上相同或相似的製程，且為了便於說明，本文中不再對其予以贅述。
參照圖114，可實行與參照圖68至圖70闡述的製程實質上相同或相似的製程，可在半導體圖案137、第一層間絕緣圖案185、第二層間絕緣層310、第一閘極絕緣圖案207及第二閘極絕緣圖案297以及第六絕緣圖案540及第七絕緣圖案545上形成第四層間絕緣層840，可穿過第四層間絕緣層840形成第九開口以暴露出半導體圖案137的上表面，且可形成第二接合圖案850以填充第九開口。
第九開口不僅可暴露出半導體圖案137的上表面，而且亦可暴露出與半導體圖案137相鄰的第一閘極絕緣圖案207及第二閘極絕緣圖案297以及第七絕緣圖案545的上表面。
參照圖115，可對第四層間絕緣層840及第二接合圖案850實行與參照圖71至圖73闡述的製程實質上相同或相似的製程，且可形成第九開口以暴露出第二接合圖案850的上表面。可實行與參照圖74至圖81及圖1至圖4闡述的製程實質上相同或相似的製程來製造圖112的半導體裝置。
參照圖116，可在半導體圖案137、第一層間絕緣圖案185、第二層間絕緣層310、第一閘極絕緣圖案207及第二閘極絕緣圖案297以及第六絕緣圖案540及第七絕緣圖案545上形成第二接合層，可穿過第二接合層形成第十開口以暴露出第二層間絕緣層310的上表面以及第六絕緣圖案540及第七絕緣圖案545的上表面，且可形成第四層間絕緣層840以填充第十開口。
當第十開口形成時，第二接合層可轉變成第二接合圖案850。
第十開口亦可暴露出與第六絕緣圖案540及第七絕緣圖案545相鄰的第一閘極絕緣圖案207的上表面，且可部分地延伸穿過第二層間絕緣層310的上部部分、第六絕緣圖案540及第七絕緣圖案545的上部部分以及第一閘極絕緣圖案207的上部部分。
可實行與參照圖74至圖81及圖1至圖4闡述的製程實質上相同或相似的製程來製造圖113所示半導體裝置。
圖117是示出根據實例性實施例的半導體裝置的剖視圖，且可對應於圖4。除了包括第五層間絕緣層來替代第一蝕刻終止層以外，此半導體裝置可與圖1至圖4所示半導體裝置實質上相同或相似，且為了便於說明，本文中不再對其予以贅述。
參照圖117，在半導體圖案137上可形成有下部接觸插塞590，且下部接觸插塞590的側壁可由第五層間絕緣層860覆蓋。
下部接觸插塞590可接觸半導體圖案137的上表面，且亦可接觸與半導體圖案137相鄰的第一閘極絕緣圖案207及第二閘極絕緣圖案297以及第六絕緣圖案540及第七絕緣圖案545的上表面。在實例性實施例中，第五層間絕緣層860的下表面可低於半導體圖案137的上表面。
圖118及圖119是示出根據實例性實施例的製造圖117所示半導體裝置的方法的剖視圖。此方法可包括與參照圖1至圖81闡述的製程實質上相同或相似的製程，且為了便於說明，本文中不再對其予以贅述。
參照圖118，可在半導體圖案137、第一層間絕緣圖案185、第二層間絕緣層310、第一閘極絕緣圖案207及第二閘極絕緣圖案297以及第六絕緣圖案540及第七絕緣圖案545上形成下部接觸插塞層，可穿過下部接觸插塞層形成第十一開口以暴露出第二層間絕緣層310的上表面以及第六絕緣圖案540及第七絕緣圖案545的上表面，且可形成第五層間絕緣層860以填充第十一開口。
當第十一開口形成時，下部接觸插塞層可轉變成下部接觸插塞590。
第十一開口亦可暴露出與第七絕緣圖案540相鄰的第一閘極絕緣圖案2078的上表面，且可部分地延伸穿過第二層間絕緣層310的上部部分、第六絕緣圖案540及第七絕緣圖案545的上部部分以及第一閘極絕緣圖案207的上部部分。
參照圖119，可實行與參照圖71至圖73闡述的製程實質上相同或相似的製程。
舉例而言，可在第五層間絕緣層860及下部接觸插塞590上依序形成第三層間絕緣層560及頂蓋層570，且可部分地蝕刻第三層間絕緣層560及頂蓋層570以形成暴露出下部接觸插塞590的上表面的第十二開口，且可在第十二開口中形成歐姆接觸圖案600及上部接觸插塞610。
可實行與參照圖74至圖81及圖1至圖4闡述的製程實質上相同或相似的製程來製造圖117所示半導體裝置。
圖120是示出根據實例性實施例的半導體裝置的平面圖，且可對應於圖2。除了第一電容器電極670的位置以外，此半導體裝置可與圖1至圖4所示半導體裝置實質上相同或相似，且因此，為了便於說明，本文中不再對其予以贅述。
參照圖120，電容器700中所包括的第一電容器電極670可接觸上部接觸插塞610，然而，第一電容器電極670的中心在平面圖中可能不與上部接觸插塞610的中心匹配。
舉例而言，包括上部接觸插塞610的接觸插塞結構可在平面圖中排列成晶格圖案，且第一電容器電極670可在平面圖中排列成蜂巢圖案。然而，本揭露的實施例並非僅限於此，且第一電容器電極670及接觸插塞結構可排列成各種類型。舉例而言，接觸插塞結構與第一電容器電極670二者均可在平面圖中排列成蜂巢圖案。
儘管已參照本揭露的實例性實施例示出並闡述了本揭露，然而此項技術中具有通常知識者將理解，在不背離如由以下申請專利範圍闡述的本揭露的精神及範圍的條件下，可對其進行形式及細節上的各種改變。
100:第一基板 110:第一絕緣層 120:第二絕緣層 130:半導體層 135:初步半導體圖案 137:半導體圖案 139:第一接合圖案 140:第一遮罩 150:第二遮罩 160:第三遮罩 170:第一開口 180:第一層間絕緣層 181:接縫 185:第一層間絕緣圖案 190:第二開口 200:第一閘極絕緣層 205:初步第一閘極絕緣圖案 207:第一閘極絕緣圖案 210:初步第一閘電極 215:第一閘電極/後閘電極 217:第四閘電極 225:第一間隔件 230:第三開口 240:第二間隔件層 245:第二間隔件 250:犧牲層 260:第四開口 265:第一凹陷部 270:第三絕緣層 280:第五開口 290:第二閘極絕緣層 295:初步第二閘極絕緣圖案 297:第二閘極絕緣圖案 300:第二閘電極層 305:第二閘電極/字元線 307:第三閘電極 309:第五閘電極 310:第二層間絕緣層 320:第二凹陷部 330:第四絕緣圖案 340:第一導電圖案 342:第三導電圖案 350:障壁圖案 360:第二導電圖案 370:第四遮罩 380:第六開口 390:第三間隔件層 395:第三間隔件 400:第一屏蔽圖案 410:第五絕緣圖案 500:第二基板 510:第二黏合層 520:第一黏合層 530:第三凹陷部 535:第四凹陷部 540:第六絕緣圖案 545:第七絕緣圖案 550:第一蝕刻終止層 560:第三層間絕緣層 570:頂蓋層 580:第七開口 590:下部接觸插塞 600:歐姆接觸圖案 610:上部接觸插塞 620:第二蝕刻終止層 630:第一模製層 640:第一支撐層 650:第二模製層 660:第二支撐層 670:第一電容器電極 680:介電層 690:第二電容器電極 700:電容器 810:第四間隔件層 815:第四間隔件 820:第二屏蔽圖案 830:空氣隙 840:第四層間絕緣層 850:第二接合圖案 860:第五層間絕緣層 A-A’、B-B’、C-C’、D-D’、E-E’:線 D1:第一方向 D2:第二方向 D3:第三方向 D4:第四方向
藉由參照附圖詳細闡述本揭露的實施例，本揭露的以上及其他特徵將變得更顯而易見。 圖1至圖4是示出根據實例性實施例的半導體裝置的立體圖、平面圖及剖視圖。 圖5至圖81是示出根據實例性實施例的製造半導體裝置的方法的平面圖及剖視圖。 圖82是示出根據實例性實施例的半導體裝置的水平剖視圖。 圖83至圖85是示出根據實例性實施例的半導體裝置的剖視圖。 圖86至圖88是示出根據實例性實施例的分別製造圖83至圖85中所示半導體裝置的方法的剖視圖。 圖89及圖90是示出根據實例性實施例的半導體裝置的剖視圖。 圖91及圖92是示出根據實例性實施例的分別製造圖89及圖90中所示半導體裝置的方法的剖視圖。 圖93包括示出根據實例性實施例的半導體裝置中所包括的第一閘電極及第二閘電極的高度的剖視圖。 圖94至圖99是示出根據實例性實施例的半導體裝置的剖視圖。 圖100、圖101、圖102及圖103是示出根據實例性實施例的分別製造圖94、圖95、圖97及圖98所示半導體裝置的方法的剖視圖。 圖104至圖106是示出根據實例性實施例的半導體裝置的剖視圖。 圖107是示出根據實例性實施例的製造圖104中所示半導體裝置的方法的剖視圖。 圖108是示出根據實例性實施例的半導體裝置的剖視圖。 圖109包括示出根據實例性實施例的半導體裝置中所包括的第二導電圖案及第一屏蔽圖案的高度的剖視圖。 圖110是示出根據實例性實施例的半導體裝置的剖視圖。 圖111是示出根據實例性實施例的製造圖110所示半導體裝置的方法的剖視圖。 圖112及圖113是示出根據實例性實施例的半導體裝置的剖視圖。 圖114至圖116是示出根據實例性實施例的製造圖112及圖113所示半導體裝置的方法的剖視圖。 圖117是示出根據實例性實施例的半導體裝置的剖視圖。 圖118及圖119是示出根據實例性實施例的製造圖117所示半導體裝置的方法的剖視圖。 圖120是示出根據實例性實施例的半導體裝置的平面圖。
137:半導體圖案
207:第一閘極絕緣圖案
215:第一閘電極/後閘電極
270:第三絕緣層
297:第二閘極絕緣圖案
305:第二閘電極/字元線
330:第四絕緣圖案
340:第一導電圖案
360:第二導電圖案
400:第一屏蔽圖案
500:第二基板
510:第二黏合層
520:第一黏合層
540:第六絕緣圖案
545:第七絕緣圖案
590:下部接觸插塞
610:上部接觸插塞
670:第一電容器電極
680:介電層
690:第二電容器電極
700:電容器

Claims (20)

  1. 一種半導體裝置，包括： 多個位元線結構，設置於基板上， 其中所述位元線結構中的每一者在實質上平行於所述基板的上表面的第二方向上延伸，且所述位元線結構在實質上平行於所述基板的所述上表面且與所述第二方向交叉的第一方向上彼此間隔開； 多個半導體圖案，在所述位元線結構中的每一者上在所述第二方向上彼此間隔開； 多個層間絕緣圖案，設置於所述半導體圖案中的在所述第一方向上鄰近的半導體圖案之間； 多個字元線，在所述位元線結構上在所述第二方向上彼此間隔開， 其中所述字元線中的每一者相鄰於所述半導體圖案在所述第一方向上延伸；以及 多個電容器，分別設置於所述半導體圖案上且電性連接至所述半導體圖案， 其中在所述層間絕緣圖案中的每一者中形成有在所述第二方向上延伸的接縫。
  2. 如請求項1所述的半導體裝置，更包括： 屏蔽圖案，在所述位元線結構中的在所述第一方向上鄰近的位元線結構之間在所述第二方向上延伸。
  3. 如請求項2所述的半導體裝置，其中所述屏蔽圖案的上表面低於所述位元線結構的上表面，且所述屏蔽圖案的下表面低於所述位元線結構的下表面。
  4. 如請求項2所述的半導體裝置，其中所述接縫在實質上垂直於所述基板的所述上表面的第三方向上與所述屏蔽圖案交疊。
  5. 如請求項1所述的半導體裝置，更包括： 空氣隙，在所述位元線結構中的在所述第一方向上鄰近的位元線結構之間在所述第二方向上延伸。
  6. 如請求項1所述的半導體裝置，其中： 所述半導體圖案包括： 多個第一半導體圖案，排列於所述第一方向上；以及 多個第二半導體圖案，排列於所述第一方向上且在所述第二方向上與所述第一半導體圖案間隔開， 所述字元線包括： 第一字元線，相鄰於所述第一半導體圖案中的每一者的第一側在所述第一方向上延伸， 其中所述第一半導體圖案中的每一者包括所述第一側及在所述第二方向上與所述第一側相對地設置的第二側；以及 第二字元線，相鄰於所述第二半導體圖案中的每一者的第一側在所述第一方向上延伸， 其中所述第二半導體圖案中的每一者包括所述第一側及在所述第二方向上與所述第二半導體圖案中的每一者的所述第一側相對地設置的第二側，且 所述第一半導體圖案中的每一者的所述第二側與所述第二半導體圖案中的每一者的所述第二側在所述第二方向上彼此相鄰。
  7. 如請求項6所述的半導體裝置，更包括： 後閘電極，在所述第一半導體圖案中的每一者的所述第二側與所述第二半導體圖案中的每一者的所述第二側之間在所述第一方向上延伸。
  8. 如請求項7所述的半導體裝置，其中所述後閘電極的上表面與所述字元線的上表面實質上共面。
  9. 如請求項6所述的半導體裝置，其中： 與所述第一半導體圖案的所述第一側及所述第二半導體圖案的所述第一側分別相鄰的所述第一字元線和所述第二字元線形成字元線對， 所述半導體裝置包括在所述第二方向上彼此間隔開的多個字元線對，且 所述半導體裝置更包括在所述字元線對中的在所述第二方向上鄰近的字元線對之間在所述第一方向上延伸的屏蔽圖案。
  10. 如請求項1所述的半導體裝置，更包括： 多個接觸插塞結構，分別設置於所述半導體圖案的上表面上， 其中所述電容器分別接觸所述接觸插塞結構的上表面。
  11. 如請求項10所述的半導體裝置，其中所述接觸插塞結構在平面圖中排列成晶格圖案，且 其中所述電容器在所述平面圖中排列成蜂巢圖案。
  12. 如請求項10所述的半導體裝置，更包括： 接合圖案，設置於所述半導體圖案中的每一者的所述上表面與所述接觸插塞結構中對應的一個接觸插塞結構之間。
  13. 如請求項1所述的半導體裝置，更包括： 閘極絕緣圖案，設置於所述半導體圖案中的每一者與所述字元線中對應的一個字元線之間。
  14. 如請求項13所述的半導體裝置，其中所述閘極絕緣圖案在所述第一方向上延伸，且覆蓋在所述第一方向上進行排列的所述半導體圖案及所述層間絕緣圖案的側壁，且 其中所述閘極絕緣圖案的位於所述半導體圖案中的每一者的所述側壁上的部分在所述第二方向上的寬度大於所述閘極絕緣圖案的位於所述層間絕緣圖案中的每一者的所述側壁上的部分在所述第二方向上的寬度。
  15. 如請求項1所述的半導體裝置，其中所述字元線中的每一者的下表面為凸的，且所述字元線中的每一者的所述下表面的高度隨著距所述半導體圖案的側壁的距離增大而增大。
  16. 一種半導體裝置，包括： 多個位元線結構，設置於基板上， 其中所述位元線結構中的每一者在實質上平行於所述基板的上表面的第二方向上延伸，且所述位元線結構在實質上平行於所述基板的所述上表面且與所述第二方向交叉的第一方向上彼此間隔開； 多個半導體圖案，在所述位元線結構中的每一者上在所述第二方向上彼此間隔開； 多個層間絕緣圖案，設置於所述半導體圖案中的在所述第一方向上鄰近的半導體圖案之間； 多個閘極絕緣圖案， 其中所述閘極絕緣圖案中的每一閘極絕緣圖案在所述第一方向上延伸，且接觸在所述第一方向上進行設置的所述半導體圖案及所述層間絕緣圖案的側壁； 多個字元線，設置於所述位元線結構上， 其中所述字元線中的每一者在所述閘極絕緣圖案的側壁上在所述第一方向上延伸；以及 多個電容器，分別設置於所述半導體圖案上且電性連接至所述半導體圖案， 其中所述閘極絕緣圖案中的每一者包括第一部分及第二部分，所述第一部分接觸所述半導體圖案的所述側壁，所述第二部分接觸所述層間絕緣圖案的所述側壁，且所述第一部分在所述第二方向上的寬度大於所述第二部分在所述第二方向上的寬度。
  17. 如請求項16所述的半導體裝置，其中所述字元線中的每一者在所述第二方向上的寬度在所述第一方向上恆定。
  18. 如請求項16所述的半導體裝置，其中： 所述半導體圖案包括： 多個第一半導體圖案，排列於所述第一方向上；以及 多個第二半導體圖案，排列於所述第一方向上且在所述第二方向上與所述第一半導體圖案間隔開， 所述字元線包括： 第一字元線，相鄰於所述第一半導體圖案中的每一者的第一側在所述第一方向上延伸， 其中所述第一半導體圖案中的每一者包括所述第一側及在所述第二方向上與所述第一側相對地設置的第二側；以及 第二字元線，相鄰於所述第二半導體圖案中的每一者的第一側在所述第一方向上延伸， 其中所述第二半導體圖案中的每一者包括所述第一側及在所述第二方向上與所述第二半導體圖案中的每一者的所述第一側相對地設置的第二側，且 所述第一半導體圖案中的每一者的所述第二側與所述第二半導體圖案中的每一者的所述第二側在所述第二方向上彼此相鄰。
  19. 一種半導體裝置，包括： 多個位元線結構，設置於基板上， 其中所述位元線結構中的每一者在實質上平行於所述基板的上表面的第二方向上延伸，且所述位元線結構在實質上平行於所述基板的所述上表面且與所述第二方向交叉的第一方向上彼此間隔開； 多個半導體圖案，在所述位元線結構中的每一者上在所述第二方向上彼此間隔開， 其中所述半導體圖案中的每一者包括在所述第二方向上彼此相對地設置的第一側壁與第二側壁； 多個字元線，設置於所述位元線結構上， 其中所述字元線中的每一者在所述半導體圖案的所述第一側壁上在所述第一方向上延伸； 多個後閘電極，設置於所述位元線結構上， 其中所述後閘電極中的每一者相鄰於所述半導體圖案的所述第二側壁在所述第一方向上延伸；以及 多個電容器，分別設置於所述半導體圖案上且電性連接至所述半導體圖案， 其中所述後閘電極中的每一者在所述第二方向上的寬度在所述第一方向上週期性地變化。
  20. 如請求項19所述的半導體裝置，更包括： 多個層間絕緣圖案，設置於所述半導體圖案中的在所述第一方向上鄰近的半導體圖案之間， 其中所述後閘電極中的每一者包括第一部分及第二部分，所述第一部分相鄰於所述半導體圖案的所述第二側壁，所述第二部分相鄰於所述層間絕緣圖案的側壁，且所述第一部分在所述第二方向上的寬度小於所述第二部分在所述第二方向上的寬度。
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