TW202343722A - 積體電路裝置 - Google Patents

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TW202343722A
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朴正敏
林漢鎭
丁炯碩
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南韓商三星電子股份有限公司
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Abstract

一種積體電路（IC）裝置包括在基板上的下部電極。下部電極包括包含第一金屬的含金屬膜。介電膜覆蓋下部電極。上部電極面對下部電極，且介電膜在上部電極與下部電極之間。下部電極包括主要下部電極層，主要下部電極層不包括與第一金屬不同類型的金屬摻雜劑。主要下部電極層與介電膜隔開。界面下部電極層與介電膜接觸且包括第一金屬摻雜劑及第二金屬摻雜劑。第一金屬摻雜劑處於第一價態且包括第二金屬，第二金屬不同於第一金屬。第二金屬摻雜劑處於小於第一價態的第二價態，且包括第三金屬，第三金屬不同於第一金屬及第二金屬。

Description

積體電路裝置
[相關申請的交叉引用]
本申請基於2022年3月29日在韓國智慧財產局提交的韓國專利申請第10-2022-0039178號並主張此申請的優先權，所述申請的揭露內容以全文引用的方式併入本文中。
實施例是關於一種積體電路裝置（IC裝置）。
由於電子技術的發展，半導體裝置的縮小化已迅速進行。因此，包含在電子裝置中的圖案正在被小型化。
實施例是關於一種積體電路裝置，積體電路裝置包含在基板上的下部電極。下部電極包括包含第一金屬的含金屬膜。介電膜覆蓋下部電極。上部電極面對下部電極，且介電膜在上部電極與下部電極之間。下部電極包括主要下部電極層，主要下部電極層不包括與第一金屬不同類型的金屬摻雜劑。主要下部電極層與介電膜隔開。界面下部電極層與介電膜接觸且包括第一金屬摻雜劑及第二金屬摻雜劑。第一金屬摻雜劑包含第二金屬且處於第一價態。第二金屬摻雜劑包含第三金屬且處於第二價態。第二金屬不同於第一金屬，第三金屬不同於第一金屬及第二金屬，並且第二價態小於第一價態。
實施例是關於一種包含基板的積體電路裝置，基板包含主動區。導電區形成在主動區上。電容器形成在導電區上。絕緣支撐圖案支撐電容器的部分。電容器包含下部電極、介電膜及上部電極。下部電極包含與絕緣支撐圖案接觸的部分及包含第一金屬的含金屬膜。介電膜覆蓋下部電極及絕緣支撐圖案。上部電極包含第二金屬並面對下部電極，且介電膜在上部電極與下部電極之間。下部電極包括主要下部電極層，主要下部電極層不包括與第一金屬不同類型的金屬摻雜劑。主要下部電極層與介電膜隔開。界面下部電極層與介電膜接觸且包括第一金屬摻雜劑及第二金屬摻雜劑。第一金屬摻雜劑包含第二金屬且處於第一價態。第二金屬摻雜劑包含第三金屬且處於第二價態。第二金屬不同於第一金屬，第三金屬不同於第一金屬及第二金屬，並且第二價態小於第一價態。
實施例是關於一種包含基板的積體電路裝置，基板包含主動區。多個導電區位於主動區上。多個下部電極連接到多個導電區。下部電極中的每一者包括包含第一金屬的含金屬膜。絕緣支撐圖案與多個下部電極中的每一者的部分區域接觸以支撐多個下部電極。介電膜覆蓋多個下部電極及絕緣支撐圖案。上部電極面對多個下部電極，且介電膜位於其間。多個下部電極中的每一者包含主要下部電極層，主要下部電極層不包括與第一金屬不同類型的金屬摻雜劑。主要下部電極層與介電膜隔開。界面下部電極層與介電膜接觸且包括第一金屬摻雜劑及第二金屬摻雜劑。第一金屬摻雜劑包含第二金屬且處於第一價態。第二金屬摻雜劑包含第三金屬且處於第二價態。第二金屬不同於第一金屬，且第三金屬不同於第一金屬及第二金屬。第二價態小於第一價態。在界面下部電極層中，第一金屬摻雜劑的第一摻雜劑濃度高於第二金屬摻雜劑的第二摻雜劑濃度。
圖1A是根據示例實施例的積體電路（IC）裝置100A的主要組件的剖面圖。
參照圖1A，積體電路裝置100A可包含基板102、形成在基板102上的下部結構120及形成在下部結構120上的電容器CP1。
基板102可包含半導體元素材料，例如矽（Si）或鍺（Ge），或者化合物半導體，例如碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）或磷化銦（InP）。
基板102可包含半導體基板及形成在半導體基板上的包含至少一個導電區的至少一個絕緣膜或結構。至少一個導電區可包含例如摻雜阱或摻雜結構。基板102可包含各種裝置隔離結構，例如淺溝槽隔離（shallow trench isolation，STI）結構。
下部結構120可包含絕緣膜。下部結構120可包含各種導電區，例如佈線層、接觸插塞及電晶體，並且可包含被配置來使導電區彼此電絕緣的絕緣膜。
電容器CP1可包含下部電極LE1、覆蓋下部電極LE1的介電膜160以及上部電極UE1，上部電極UE1覆蓋介電膜160並利用在上部電極UE1與下部電極LE1之間的介電膜160與下部電極LE1間隔開。上部電極UE1可面對下部電極LE1，且介電膜160位於其間。
下部電極LE1可包括包含第一金屬的含金屬膜。
上部電極UE1可包含與下部電極LE1的第一金屬相同的金屬，或者上部電極UE1可包含與下部電極LE1的第一金屬不同的金屬。下部電極LE1及上部電極UE1中的每一者可包含金屬膜、導電金屬氧化物膜、導電金屬氮化物膜、導電金屬氮氧化物膜或其組合。下部電極LE1及上部電極UE1中的每一者可包含鈦（Ti）、氧化鈦、氮化鈦、氮氧化鈦、鈮（Nb）、氧化鈮、氮化鈮、氮氧化鈮、鈷（Co）、氧化鈷、氮化鈷、氮氧化鈷、錫（Sn）、氧化錫、氮化錫、氮氧化錫或其組合。下部電極LE1及上部電極UE1中的每一者可包含NbN、TiN、CoN、SnO 2或其組合。下部電極LE1及上部電極UE1中的每一者可包含TaN、TiAlN、TaAlN、W、Ru、RuO 2、SrRuO 3、Ir、IrO 2、Pt、PtO、SRO（SrRuO 3）、BSRO（(Ba,Sr)RuO 3）、CRO（CaRuO 3）、LSCO （(La,Sr)CoO 3）或其組合。
下部電極LE1可包含與介電膜160間隔開的主要下部電極層152，以及與主要下部電極層152接觸並且在主要下部電極層152與介電膜160之間的界面下部電極層154。
界面下部電極層154可包含兩種類型的金屬摻雜劑，均包含與第一金屬的金屬元素不同的金屬元素。例如，主要下部電極層152可由第一金屬形成，且界面下部電極層154可由第一金屬形成且摻雜有兩種金屬摻雜劑，兩種金屬摻雜劑彼此不同並且不同於第一金屬。主要下部電極層152可不包含與第一金屬不同類型的金屬摻雜劑。
現在將參照圖1B進一步描述摻雜，其後將提供圖1A的額外說明。
圖1B是根據示例實施例的圖1A的區域「EX1」的放大剖面圖。圖1B示出界面下部電極層154的配置，包含第一金屬摻雜劑D1、第二金屬摻雜劑D2及氧原子D3。
在示例實施例中，除了第一金屬外，界面下部電極層154可包含第一金屬摻雜劑D1及第二金屬摻雜劑D2。
第一金屬摻雜劑D1可包含不同於第一金屬的第二金屬，亦即第一金屬摻雜劑D1中包含的第二金屬可為不同於主要下部電極層152中包含的第一金屬的金屬元素。第二金屬可處於第一價態。
第二金屬摻雜劑D2可包含不同於第一金屬及第二金屬的第三金屬，亦即，第二金屬摻雜劑D2中包含的第三金屬可為不同於主要下部電極層152中包含的第一金屬且不同於包含在第一金屬摻雜劑D1中的第二金屬的金屬元素。第三金屬可處於第二價態。
第三金屬的第二價態可小於（例如，在數值上低於）第二金屬的第一價態。例如，在示例實施例中，第二金屬可具有+5價態，並且第三金屬可具有+3價態。例如，包含在第一金屬摻雜劑D1中的第二金屬可包含釩（V）、鉭（Ta）、鈮（Nb）或鉬（Mo），且包含在第二金屬摻雜劑D2中的第三金屬可包含鋁（Al）、鑭（La）、釔（Y）、釩（V）、鉻（Cr）、鈮（Nb）或鉭（Ta）。
作為第二金屬的釩（V）、鉭（Ta）、鈮（Nb）或鉬（Mo）可分別從形成為與界面下部電極層154相鄰的V 2O 5膜、Ta 2O 5膜、Nb 2O 5膜或Mo 2O 5膜擴散到界面下部電極層154中，如下文結合圖9A至圖9F更額外詳細描述的。
作為第三金屬的鋁（Al）、鑭（La）、釔（Y）、釩（V）、鉻（Cr）、鈮（Nb）或鉭（Ta）可從與界面下部電極層154相鄰的Al 2O 3膜、La 2O 3膜、Y 2O 3膜、V 2O 3膜、Cr 2O 3膜、Nb 2O 3膜或Ta 2O 3膜擴散到界面下部電極層154中，如下文結合圖9A至圖9F更額外詳細描述的。
界面下部電極層154可包含單層或者可作為單層存在，其中第一金屬摻雜劑D1及第二金屬摻雜劑D2非均勻混合。
在界面下部電極層154中，第一金屬摻雜劑D1的第一濃度可大於第二金屬摻雜劑D2的第二濃度。例如，在界面下部電極層154中，第一金屬摻雜劑D1的第一濃度可在大於0原子百分比（at%）且等於或小於約10原子百分比的範圍內，並且第二金屬摻雜劑D2的第二濃度可小於第一濃度並且在大於0原子百分比且等於或小於約5原子百分比的範圍內。
界面下部電極層154可更包含氧原子D3。例如，當下部電極LE1包含諸如氮化鈦（TiN）膜的金屬氮化物膜時，界面下部電極層154可包含摻雜到金屬氮化物膜中的第一金屬摻雜劑D1、第二金屬摻雜劑D2及氧原子D3。
再次參照圖1A，界面下部電極層154的厚度TH1可小於介電膜160的厚度TH2並且小於主要下部電極層152的厚度TH3。界面下部電極層154的厚度TH1可在約5埃到約20埃的範圍內，且介電膜160的厚度TH2可在約20埃到約80埃的範圍內。主要下部電極層152的厚度TH3可大於介電膜160的厚度TH2。
介電膜160可包含高k介電膜。當用於本文時，術語「高k介電膜」是指具有比氧化矽膜更大的介電常數的介電膜。介電膜160可包含金屬氧化物，所述金屬氧化物包含選自鉿（Hf）、鋯（Zr）、鋁（Al）、鈮（Nb）、鈰（Ce）、鑭（La）、鉭（Ta）及鈦（Ti）中的至少一種金屬。
高k介電膜可包含HfO 2、ZrO 2、Al 2O 3、La 2O 3、Ta 2O 3、Nb 2O 5、CeO 2、TiO 2、GeO 2或其組合。介電膜160可包含鐵電材料膜、反鐵電材料膜及順電材料膜中的至少一者，例如，介電膜160可包含HfZrO 2、ZrO 2、PbTiO 3、AgNbO 3、HfO 2、ZrO 2、TiO 2、Ta 2O 3、VO 2、AlO 2、SiO 2、SrTiO 3BaTiO 3、BiFeO 3或其組合。
介電膜160可具有包含一個高k介電膜的單層結構，或者介電膜160可具有包含多個高k介電膜的多層結構。介電膜160可包含多層膜，其中堆疊包含不同材料的多個材料膜。包含在介電膜160中的多層膜中，最靠近界面下部電極層154的內部介電膜可包含鐵電材料膜或反鐵電材料膜。介電膜160的內部介電膜可與下部電極LE1的界面下部電極層154接觸。
在參照圖1A及圖1B描述的積體電路裝置100A中，與介電膜160接觸的下部電極LE1的界面下部電極層154可具有包含具有不同價態的第一金屬摻雜劑D1及第二金屬摻雜劑D2的共摻雜結構。界面下部電極層154中的第一金屬摻雜劑D1及第二金屬摻雜劑D2可提供不同的功能，因此界面下部電極層154可用作為多功能層。
更具體而言，具有（比第二金屬摻雜劑D2）相對更大濃度的第一金屬摻雜劑D1可具有+5價態，並且可防止在下部電極LE1中出現耗盡區，並且可在電容器CP1中減少漏電流。此外，第一金屬摻雜劑D1可具有+5價態，第二金屬摻雜劑D2可具有+3價態，因此，由於界面下部電極層154，介電膜160中可發生自發極化。因此，介電膜160可確保高場可調性，電容器CP1可獲得期望的電容，並且可改善積體電路裝置100A的可靠性。
圖2是根據示例實施例的積體電路裝置100B的主要組件的剖面圖。圖2示出與圖1A的區域「EX1」對應的區域的放大剖面配置。
在圖2中，相同的元件符號用於表示與圖1A及圖1B中相同的元件，並且將省略其重複描述。
參照圖2，積體電路裝置100B可具有與參照圖1A及圖1B描述的積體電路裝置100A實質相同的配置，除了積體電路裝置100B包含包括第一界面區IF1及第二界面區IF2的界面下部電極層154B之外。第一界面區IF1可介置於第二界面區IF2與主要下部電極層152之間。第一界面區IF1可與介電膜160間隔開，且第二界面區IF2位於其間，並且第二界面區IF2可與介電膜160接觸。
在第一界面區IF1中，第一金屬摻雜劑D1的濃度可高於第二金屬摻雜劑D2的濃度。
在第二界面區IF2中，第二金屬摻雜劑D2的濃度可高於第一金屬摻雜劑D1。
在整個界面下部電極層154B中，第一金屬摻雜劑D1的第一濃度可大於第二金屬摻雜劑D2的第二濃度。例如，在界面下部電極層154B中，第一金屬摻雜劑D1的第一濃度可在大於0原子百分比且等於或小於10原子百分比的範圍內，並且第二金屬摻雜劑D2的第二濃度可低於第一濃度並且在大於0原子百分比且等於或小於約5原子百分比的範圍內。
積體電路裝置100B的界面下部電極層154B可更包含氧原子D3。第一金屬摻雜劑D1及第二金屬摻雜劑D2的詳細描述可與上文參照圖1B提供的那些相同。
在參照圖2說明的積體電路裝置100B中，與介電膜160相鄰的下部電極LE1的界面下部電極層154B可具有包含具有不同價態的第一金屬摻雜劑D1及第二金屬摻雜劑D2的共摻雜結構。在界面下部電極層154B中，包含在第一界面區IF1中的第一金屬摻雜劑D1及包含在第二界面區IF2中的第二金屬摻雜劑D2可提供不同的功能，因此，界面下部電極層154B可用作多功能層。
更具體而言，包含在界面下部電極層154B中的第一金屬摻雜劑D1可具有+5的價態。因此，第一金屬摻雜劑D1可防止在下部電極LE1中出現耗盡區，並且可減少電容器CP1中的漏電流。此外，在界面下部電極層154B中，包含在第一界面區IF1中的第一金屬摻雜劑D1可具有+5的價態，並且包含在第二界面區IF2中的第二金屬摻雜劑D2可具有+3的價態。因此，由於界面下部電極層154B，介電膜160中可發生自發極化。因此，介電膜160可確保高場可調性，電容器CP1可獲得期望的電容，並且可改善積體電路裝置100B的可靠性。
圖3A是根據示例實施例的積體電路裝置100C的主要組件的剖面圖。圖3B是圖3A的區域「EX2」的放大剖面圖。
在圖3A及圖3B中，相同的元件符號用於表示與圖1A及圖1B中相同的元件，並且將省略其重複描述。
參照圖3A及圖3B，積體電路裝置100C可具有與參照圖1A及圖1B描述的積體電路裝置100A實質相同的配置，除了積體電路裝置100C可包含介電膜160C代替介電膜160之外。
介電膜160C可包含與界面下部電極層154接觸的第一介電膜162、與上部電極UE1接觸的第二介電膜164以及插入在第一介電膜162與第二介電膜164之間的介電膜166。
第一介電膜162可包含鐵電材料膜、反鐵電材料膜或其組合。第一介電膜162可包含單層，其中鐵電材料及反鐵電材料非均勻混合。第一介電膜162可包括包含鐵電材料的單膜。第一介電膜162可包括包含反鐵電材料的單膜。
第二介電膜164可包含順電材料膜。
插入的介電膜166可包含具有比第一介電膜162及第二介電膜164中的每一者的帶隙能量更大的帶隙能量的材料，例如，插入的介電膜166可具有至少5eV的帶隙能量。因為插入的介電膜166在介電膜160C中具有相對高的帶隙能量，所以可減少由介電膜160C產生的漏電流。
第一介電膜162可包含HfZrO 2、ZrO 2、PbTiO 3、AgNbO 3或其組合。
第二介電膜164可包含HfO 2、ZrO 2、TiO 2、Ta 2O 3、VO 2、AlO 2、SiO 2、SrTiO 3BaTiO 3、BiFeO 3或其組合。
插入的介電膜166可包含Al 2O 3、SiO 2、BeO 2、MoO 2或其組合。
在沿著界面下部電極層154與上部電極UE1之間的最短距離的方向上，第一介電膜162的厚度TH31及第二介電膜164的厚度TH32中的每一者可大於插入的介電膜166的厚度TH33。第一介電膜162的厚度TH31可等於或不同於第二介電膜164的厚度TH32。第一介電膜162的厚度TH31及第二介電膜164的厚度TH32中的每一者可在約30埃至約60埃的範圍內。插入的介電膜166的厚度TH33可大於0埃且約5埃或更小。
圖3B示出一個示例，其中包含在積體電路裝置100C的下部電極LE1中的界面下部電極層154具有與參照圖1B描述的結構相同的結構，但是積體電路裝置100C的下部電極LE1可包含參照圖2描述的界面下部電極層154B代替界面下部電極層154。
圖4示出根據示例實施例的積體電路裝置200的記憶體單元陣列區的一些組件的平面佈局。
參照圖4，積體電路裝置200可包含多個主動區AC，在俯視圖中，主動區AC在相對於第一橫向方向（X方向）及第二橫向方向（Y方向）的對角方向上橫向延伸。
多個字元線WL可與多個主動區AC相交並且可在第一橫向方向（X方向）上彼此平行延伸。
在多個字元線WL上，多個位元線BL可在與第一橫向方向（X方向）相交的第二橫向方向（Y方向）上彼此平行延伸。多個位元線BL中的每一者可通過直接接觸件DC連接到主動區AC。
多個埋置接觸件BC可在多個位元線BL中的兩個相鄰位元線之間。
多個導電著陸接墊LP可分別位於多個埋置接觸件BC上。多個導電著陸接墊LP中的每一者可與埋置接觸件BC的至少部分重疊。
多個下部電極LE2可在多個導電著陸接墊LP上彼此隔開。多個下部電極LE2可穿過多個埋置接觸件BC及多個導電著陸接墊LP並連接到多個主動區AC。
圖5A是圖4中所示的積體電路裝置200的一些組件的平面圖。圖5B是沿著圖5A的線2X-2X’截取的一些組件的剖面圖。圖5C是圖5B的區域「EX21」的放大剖面圖。
參照圖5A至圖5C，積體電路裝置200可包括包含多個主動區AC的基板210及形成在基板210上的下部結構220。多個導電區224可穿過下部結構220並分別連接到多個主動區AC。
基板210可包含半導體元素（例如，Si及Ge）或化合物半導體（例如，SiC、GaAs、InAs及InP）。
基板210可包含半導體基板及形成在半導體基板上的包含至少一個導電區的至少一個絕緣膜或結構。導電區可包含例如摻雜阱或摻雜結構。
界定多個主動區AC的裝置隔離膜212可形成在基板210中。
裝置隔離膜212可包含氧化物膜、氮化物膜或其組合。
下部結構220可包含絕緣膜，絕緣膜包含氧化矽膜、氮化矽膜或其組合。下部結構220可包含各種導電區，例如佈線層、接觸插塞、電晶體等，並且可包含被配置來使佈線層、接觸插塞及電晶體彼此絕緣的絕緣膜。
多個導電區224可包含多晶矽、金屬、導電金屬氮化物、金屬矽化物或其組合。
下部結構220可包含參照圖4描述的多個位元線BL。
多個導電區224中的每一者可包含已經參照圖4描述的埋置接觸件BC及導電著陸接墊LP。
具有多個開口226H的絕緣圖案226P可在下部結構220及多個導電區224上並且在垂直方向（Z方向）上與多個導電區224重疊。
絕緣圖案226P可包含氮化矽（SiN）膜、碳氮化矽（SiCN）膜、氮化矽硼（SiBN）膜或其組合。當用於本文時，術語「SiN」、「SiCN」及「SiBN」中的每一者是指包含其中所包含的元素的材料，而不是指表示化學計量關係的化學式。
多個電容器CP2可分別位於多個導電區224上。多個電容器CP2中的每一者可包含下部電極LE2、覆蓋下部電極LE2的介電膜260及上部電極UE2，上部電極UE2覆蓋介電膜260並利用在上部電極UE2與下部電極LE2之間的介電膜260與下部電極LE2間隔開。
下部電極LE2可包含與介電膜260間隔開的主要下部電極層252及與介電膜260接觸的界面下部電極層254。
下部電極LE2可包括包含第一金屬的含金屬膜。
主要下部電極層252可不包含與第一金屬不同類型的金屬摻雜劑。
界面下部電極層254可包括包含與第一金屬的金屬元素不同的金屬元素的兩種類型的金屬摻雜劑。
下部電極LE2中的主要下部電極層252及界面下部電極層254、介電膜260及上部電極UE2的構成材料可分別與已參照圖1A及圖1B進行描述的下部電極LE1中的主要下部電極層152及界面下部電極層154、介電膜160及上部電極UE1的構成材料實質相同。
絕緣圖案226P可與多個下部電極LE2中的每一者的下端相鄰。
多個下部電極LE2中的每一者可具有柱形，其在垂直方向（Z方向）上在遠離基板210的方向上從導電區224的頂表面延伸穿過絕緣圖案226P的開口226H。
圖5B示出多個下部電極LE2中的每一者具有柱形的示例，但是多個下部電極LE2中的每一者可具有底部部分被封閉的杯形剖面結構或圓柱形剖面結構。
多個下部電極LE2可藉由下部絕緣支撐圖案242P及上部絕緣支撐圖案244P支撐。多個下部電極LE2可面對上部電極UE2，且介電膜260位於其間。
下部電極LE2的界面下部電極層254可僅形成在下部電極LE2的面對介電膜260的部分上。下部電極LE2面對絕緣圖案226P的部分、面對下部絕緣支撐圖案242P的部分及面對上部絕緣支撐圖案244P的部分可不包含界面下部電極層254。
介電膜260可覆蓋下部電極LE2、下部絕緣支撐圖案242P及上部絕緣支撐圖案244P。介電膜260可包含與下部電極LE2的界面下部電極層254接觸的部分、與絕緣圖案226P接觸的部分、與下部絕緣支撐圖案242P接觸的部分以及與上部絕緣支撐圖案244P接觸的部分。介電膜260的與下部電極LE2接觸的部分可與主要下部電極層252間隔開，且界面下部電極層254位於其間。
參照圖5B，上部絕緣支撐圖案244P可在平行於基板210的橫向方向（或沿圖5B中的XY平面的方向）上延伸，同時圍繞多個下部電極LE2中的每一者的上端。
多個下部電極LE2穿過的多個孔洞244H可形成在上部絕緣支撐圖案244P中。形成在上部絕緣支撐圖案244P中的多個孔洞244H中的每一者的內側壁可與下部電極LE2的外側壁接觸。
多個下部電極LE2中的每一者的頂表面可與上部絕緣支撐圖案244P的頂表面共面。
下部絕緣支撐圖案242P可在平行於基板210的橫向方向（或圖5B中的XY平面上的長方向）上延伸，並與多個下部電極LE2在基板210與上部絕緣支撐圖案244P之間的外側壁接觸。
多個下部電極LE2穿過的多個孔洞242H及多個下部孔洞（參照圖9E中的LH）可形成在下部絕緣支撐圖案242P中。多個下部電極LE2可穿過形成在上部絕緣支撐圖案244P中的多個孔洞244H及形成在下部絕緣支撐圖案242P中的多個孔洞242H並且在垂直方向（Z方向）上延伸。
圖5A示出上部絕緣支撐圖案244P及多個下部電極LE2中的每一者的平面結構。
參照圖5A，可在上部絕緣支撐圖案244P中形成多個上部孔洞UH。圖5A示出多個上部孔洞UH中的每一者實質具有菱形平面形狀的示例配置，菱形平面形狀的頂點分別由四個相鄰的下部電極LE2形成。
多個下部電極LE2可包含朝向上部孔洞UH的中心突出到第一點P1的部分。
具有與多個上部孔洞UH的平面形狀對應的平面形狀的多個下部孔洞（參照圖9E中的LH）可形成在下部絕緣支撐圖案242P中。
下部絕緣支撐圖案242P及上部絕緣支撐圖案244P中的每一者可包含氮化矽（SiN）膜、碳氮化矽（SiCN）膜、氮化矽硼（SiBN）膜或其組合。下部絕緣支撐圖案242P可包含與上部絕緣支撐圖案244P相同的材料。下部絕緣支撐圖案242P可包含與上部絕緣支撐圖案244P不同的材料。下部絕緣支撐圖案242P及上部絕緣支撐圖案244P中的每一者可包含SiCN。下部絕緣支撐圖案242P可包含SiCN，且上部絕緣支撐圖案244P可包含SiBN。
圖6是在圖5A及圖5B中所示的下部電極LE2的示例結構的剖面圖。圖6示出圖5B的區域「EX22」的放大剖面配置。
參照圖6，在圖5A及圖5B中所示的下部電極LE2的界面下部電極層254可包含單層或者可為單層，其中第一金屬摻雜劑D1及第二金屬摻雜劑D2非均勻混合。
界面下部電極層254可包含第一金屬摻雜劑D1及第二金屬摻雜劑D2。
第一金屬摻雜劑D1可包含與包含在下部電極LE2中的第一金屬不同並且處於第一價態的第二金屬。
第二金屬摻雜劑D2可包含不同於第一金屬及第二金屬的第三金屬並且處於第二價態。第二價態可小於（例如，在數值上低於）第一價態。
在界面下部電極層254中，第一金屬摻雜劑D1可包含具有+5價態的金屬，第二金屬摻雜劑D2可包含具有+3價態的金屬。
在界面下部電極層254中，第一金屬摻雜劑D1的第一濃度可大於第二金屬摻雜劑D2的第二濃度，例如，在界面下部電極層254中，第一金屬摻雜劑D1的第一濃度可在大於0原子百分比且等於或小於約10原子百分比的範圍內，並且第二金屬摻雜劑D2的第二濃度可低於第一濃度並且在大於0原子百分比且等於或小於約5原子百分比的範圍內。
界面下部電極層254可更包含氧原子D3。例如，當下部電極LE2包含金屬氮化物膜（例如，TiN）時，界面下部電極層254可包含摻雜到金屬氮化物膜中的第一金屬摻雜劑D1、第二金屬摻雜劑D2及氧原子D3。
第一金屬摻雜劑D1及第二金屬摻雜劑D2的詳細描述可與上文參照圖1B提供的那些相同。
圖7是在圖5A及圖5B中所示的下部電極LE2的另一示例結構的剖面圖。圖7示出圖5B的區域「EX22」的放大剖面配置。
參照圖7，在圖5A及圖5B中所示的下部電極LE2的界面下部電極層254可包含雙層，所述雙層包含其中第一金屬摻雜劑D1比第二金屬摻雜劑D2處於更高的濃度的第一界面區IF1以及其中第二金屬摻雜劑D2比第一金屬摻雜劑D1處於更高的濃度的第二界面區IF2。
在界面下部電極層254中，第一金屬摻雜劑D1的第一濃度可大於第二金屬摻雜劑D2的第二濃度。例如，在界面下部電極層254中，第一金屬摻雜劑D1的第一濃度可在大於0原子百分比且等於或小於約10原子百分比的範圍內，並且第二金屬摻雜劑D2的第二濃度可低於第一濃度並且在大於0原子百分比且等於或小於約5原子百分比的範圍內。
界面下部電極層254可更包含氧原子D3。
第一金屬摻雜劑D1及第二金屬摻雜劑D2的詳細描述可與上文參照圖1B提供的那些相同。
第一界面區IF1可與介電膜260間隔開，且第二界面區IF2位於其間。第二界面區IF2可與介電膜260接觸。
第一界面區IF1及第二界面區IF2的詳細描述可與上文參照圖2提供的那些相同。
在參照圖4至圖7描述的積體電路裝置200中，與介電膜260接觸的下部電極LE2的界面下部電極層254可具有包含具有不同價態的第一金屬摻雜劑D1及第二金屬摻雜劑D2的共摻雜結構。界面下部電極層254中的第一金屬摻雜劑D1及第二金屬摻雜劑D2可提供不同的功能，因此界面下部電極層254可用作為多功能層。
更具體而言，在界面下部電極層254的第一金屬摻雜劑D1及第二金屬摻雜劑D2之中，（比第二金屬摻雜劑D2）具有相對更大濃度的第一金屬摻雜劑D1可具有+5的價態。因此，第一金屬摻雜劑D1可防止在下部電極LE2中出現耗盡區，並且可減少電容器CP2中的漏電流。此外，第一金屬摻雜劑D1可具有+5價態，第二金屬摻雜劑D2可具有+3價態，因此，由於界面下部電極層254，介電膜260中可發生自發極化。因此，介電膜260可確保高場可調性，電容器CP2可獲得期望的電容，並且可改善積體電路裝置200的可靠性。
圖8A示出根據示例實施例的積體電路裝置400的佈局，並且圖8B是沿著圖8A的線X1-X1'及Y1-Y1'截取的剖面圖。
參照圖8A及圖8B，積體電路裝置400可包含基板410、多個第一導線420、通道層430、閘極電極440、閘極絕緣層450及電容器CP4。
積體電路裝置400可包括包含垂直通道電晶體（vertical channel transistor，VCT）的記憶體裝置。垂直通道電晶體可指其中通道層430的通道長度在垂直方向（Z方向）上從基板410延伸的結構。
下部絕緣層412可在基板410上。
多個第一導線420可在第一橫向方向（X方向）上在下部絕緣層412上彼此間隔開，並且可在第二橫向方向（Y方向）上長長延伸。
多個第一絕緣圖案422可在下部絕緣層412上以填充多個第一導線420之間的個別空間。多個第一絕緣圖案422可在第二橫向方向（Y方向）上長長延伸，並且多個第一絕緣圖案422的頂表面可與多個第一導線420的頂表面處於相同水平位。
多個第一導線420可用作積體電路裝置400的位元線。
多個第一導線420可包含摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。例如，多個第一導線420可包含摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合。
多個第一導線420可包含上述材料的單層或多層結構。
多個第一導線420可包含二維（2D）半導體材料。例如，2D半導體材料可包含石墨烯、碳奈米管或其組合。
通道層430可以矩陣形式佈置在多個第一導線420上並且在第一橫向方向（X方向）及第二橫向方向（Y方向）上彼此間隔開。通道層430可在第一橫向（X方向）上具有第一寬度並且在垂直方向（Z方向）上可具有第一高度，並且第一高度可大於第一寬度。例如，第一高度可為第一寬度的約兩倍至約10倍大。通道層430的底部部分可用作為第一源極/汲極區（未示出），通道層430的上部部分可用作為第二源極/汲極區（未示出），且通道層430在第一及第二源極/汲極區之間的部分可用作通道區（未示出）。
通道層430可包含氧化物半導體。氧化物半導體可包含In xGa yZn zO、In xGa ySi zO、In xSn yZn zO、In xZn yO、Zn xO、Zn xSn yO、Zn xO yN、Zr xZn ySn zO、Sn xO、Hf xIn yZn zO、Ga xZn ySn zO、Al xZn ySn zO、Yb xGa yZn zO、In xGa yO或其組合。
通道層430可包含氧化物半導體的單層或多層結構。
在示例實施例中，通道層430的帶隙能量可大於矽的帶隙能量。例如，通道層430可具有約1.5 eV至約5.6 eV的帶隙能量。例如，通道層430可具有約2.0 eV至約4.0 eV的帶隙能量。
通道層430可為多晶矽或無定形矽。通道層430可包含2D半導體材料。例如，2D半導體材料可包含石墨烯、碳奈米管或其組合。
閘極電極440可位於通道層430在第二橫向方向（Y方向）上的兩個側壁上。閘極電極440可包含面對通道層430的第一側壁的第一子閘極電極440P1及面對通道層430的與第一側壁相對的第二側壁的第二子閘極電極440P2，使得一個通道層430位於第一子閘極電極440P1與第二子閘極電極440P2之間，且積體電路裝置400具有雙閘極電晶體結構。可省略第二子閘極電極440P2，並且可實施僅包含面對通道層430的第一側壁的第一子閘極電極440P1的單閘極電晶體結構。
閘極電極440可包含摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。例如，閘極電極440可包含摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合。
閘極絕緣層450可圍繞通道層430的側壁並且可在通道層430與閘極電極440之間。通道層430的整個側壁可被閘極絕緣層450包圍，且閘極電極440的側壁的部分可與閘極絕緣層450接觸。閘極絕緣層450可僅覆蓋通道層430的側壁的面對閘極電極440的部分區域。
閘極絕緣層450可包含氧化矽膜、氮氧化矽膜、比氧化矽膜具有更大的介電常數的高k介電膜或其組合。高k介電膜可包含金屬氧化物或金屬氮氧化物。例如，可用作閘極絕緣層450的高k介電膜可包含HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Al 2O 3或其組合。
多個第二絕緣圖案432可在多個第一絕緣圖案422上在第二橫向方向（Y方向）上延伸。通道層430可位於多個第二絕緣圖案432中的兩個相鄰的第二絕緣圖案之間。
在兩個相鄰的第二絕緣圖案432之間，第一埋置層434及第二埋置層436可位於兩個相鄰的通道層430之間的空間中。第一埋置層434可位於兩個相鄰通道層430之間的空間的底部部分處，且第二埋置層436可形成在第一埋置層434上以填充兩個相鄰通道層430之間的空間的剩餘部分。第二埋置層436的頂表面可與通道層430的頂表面處於相同水平位處，並且第二埋置層436可覆蓋閘極電極440的頂表面。在另一種情況下，多個第二絕緣圖案432可包含與多個第一絕緣圖案422連續的材料層。替代地，第二埋置層436可包含與第一埋置層434連續的材料。
電容器接觸件464可在通道層430上。電容器接觸件464可在垂直方向（Z方向）上與通道層430重疊並且可以矩陣形式佈置並在第一橫向方向（X方向）及第二橫向方向（Y方向）上與另一個電容器接觸件464間隔開。
電容器接觸件464可包含摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合。
上部絕緣層462可在多個第二絕緣圖案432及第二埋置層436上，並且可圍繞電容器接觸件464的側壁。
蝕刻停止膜470可在上部絕緣層462上。電容器CP4可在蝕刻停止膜470上。
電容器CP4可包含下部電極LE4、介電膜460及上部電極UE4。
下部電極LE4可包含與介電膜460間隔開的主要下部電極層452，並且可包含與介電膜460接觸的界面下部電極層454。
下部電極LE4可包括包含第一金屬的含金屬膜。
主要下部電極層452可不包含與第一金屬不同類型的金屬摻雜劑。
界面下部電極層454可包括包含與第一金屬的金屬元素不同的金屬元素的兩種類型的金屬摻雜劑。
下部電極LE4中的主要下部電極層452及界面下部電極層454、介電膜460及上部電極UE4的構成材料可分別與已參照圖1A及圖1B進行描述的下部電極LE1中的主要下部電極層152及界面下部電極層154、介電膜160及上部電極UE1的構成材料實質相同。
在圖8B中，區域「EX4」可具有與參照圖6或圖7所描述的實質相同的配置。在示例實施例中，如在參照圖6描述的界面下部電極層254中，下部電極LE4的界面下部電極層454可包含單層或作為單層存在，其中第一金屬摻雜劑D1及第二金屬摻雜劑D2非均勻混合。界面下部電極層454可更包含氧原子D3，如在圖6中所示的界面下部電極層254中。在其他示例性實施例中，如參照圖7描述的界面下部電極層254，下部電極LE4的界面下部電極層454可包含雙層，所述雙層包含其中第一金屬摻雜劑D1比第二金屬摻雜劑D2處於更高的濃度的第一界面區IF1以及其中第二金屬摻雜劑D2比第一金屬摻雜劑D1處於更高的濃度的第二界面區IF2。在界面下部電極層454中，第一金屬摻雜劑D1的第一濃度可大於第二金屬摻雜劑D2的第二濃度，例如，在界面下部電極層454中，第一金屬摻雜劑D1的第一濃度可在大於0原子百分比且等於或小於約10原子百分比的範圍內，並且第二金屬摻雜劑D2的第二濃度可低於第一濃度並且在大於0原子百分比且等於或小於約5原子百分比的範圍內。界面下部電極層454可更包含氧原子D3，如在圖7中所示的界面下部電極層254中。
下部電極LE4可藉由穿過蝕刻停止膜470與電容器接觸件464的頂表面接觸，並且可電性連接到電容器接觸件464。下部電極LE4可具有在垂直方向（Z方向）上延伸的柱狀。下部電極LE4可在垂直方向（Z方向）上與電容器接觸件464重疊，並且多個下部電極LE4可以矩陣形式佈置並且在第一橫向方向（X方向）及第二橫向方向（X方向）上彼此隔開。在另一種情況下，可在電容器接觸件464與下部電極LE4之間進一步設置著陸接墊（未示出），並且多個下部電極LE4可以六邊形形式佈置。
圖9A至圖9F是根據示例實施例的製造積體電路裝置的方法的製程順序的剖面圖。
在圖9A至圖9F中，相同的元件符號用於表示與圖4至圖7中相同的元件，並且將省略其重複描述。
參照圖9A，可在基板210上形成下部結構220及導電區224，其中主動區AC由裝置隔離膜212界定。導電區224可穿過下部結構220並連接到主動區AC。
此後，可形成絕緣膜226以覆蓋下部結構220及導電區224。
絕緣膜226可在後續製程中用作為蝕刻停止層。
絕緣膜226可包含相對於下部結構220具有蝕刻選擇性的絕緣材料。在一些實施例中，絕緣膜226可包含氮化矽（SiN）膜、碳氮化矽（SiCN）膜、氮化矽硼（SiBN）膜或其組合。
參照圖9B，可在絕緣膜226上形成模製結構MST。
模製結構MST可包含多個模製層及多個支撐膜。例如，模製結構MST可包含依序堆疊在絕緣膜226上的第一模製膜232、下部絕緣支撐膜242、第二模製膜234及上部絕緣支撐膜244。
第一模製膜232及第二模製膜234中的每一者可包含相對於包含氟化銨（NH 4F）、氫氟酸（HF）及水的蝕刻劑具有相對高的蝕刻速率的材料，並且可藉由使用蝕刻劑的剝離製程去除。在一些實施例中，第一模製膜232及第二模製膜234中的每一者可包含氧化物膜、氮化物膜或其組合。
第一模製膜232可包含硼磷矽酸鹽玻璃（boro phospho silicate glass，BPSG）膜。硼磷矽酸鹽玻璃膜可包含第一部分及第二部分中的至少一者，在第一部分中摻雜劑B（硼）的濃度在硼磷矽酸鹽玻璃膜的厚度方向上變化，在第二部分中摻雜劑P（磷）的濃度在硼磷矽酸鹽玻璃膜的厚度方向上變化。
第二模製膜234可包含氮化矽膜或多層絕緣膜，多層絕緣膜中各自具有相對小的厚度的氧化矽膜及氮化矽膜交替地並重複地逐一堆疊多次。
下部絕緣支撐膜242可包含與上部絕緣支撐膜244相同的材料。下部絕緣支撐膜242及上部絕緣支撐膜244中的每一者可包含氮化矽（SiN）膜、碳氮化矽（SiCN）膜、氮化矽硼（SiBN）膜或其組合。例如，下部絕緣支撐膜242及上部絕緣支撐膜244中的每一者可包含碳氮化矽（SiCN）膜。
下部絕緣支撐膜242可包含與上部絕緣支撐膜244不同的材料。例如，下部絕緣支撐膜242可包含碳氮化矽（SiCN）膜，且上部絕緣支撐膜244可包含含硼（B）的氮化矽膜。
參照圖9C，遮罩圖案MP可形成在圖9B的所得結構中的模製結構MST上。
此後，可使用遮罩圖案MP作為蝕刻遮罩並使用絕緣膜226作為蝕刻停止層來各向異性地蝕刻模製結構MST，從而形成界定多個孔洞BH的模製結構圖案MSP。
模製結構圖案MSP可包含第一模製圖案232P、下部絕緣支撐圖案242P、第二模製圖案234P及上部絕緣支撐圖案244P。
遮罩圖案MP可包含氮化物膜、氧化物膜、多晶矽膜、光阻膜或其組合。
形成多個孔洞BH的製程可更包含濕蝕刻藉由各向異性蝕刻模製結構MST獲得的所得結構。在濕處理藉由各向異性蝕刻模製結構MST獲得的所得結構的製程期間，絕緣膜226的部分可被一起蝕刻，因此，可得到具有暴露多個導電區224的多個開口226H的絕緣圖案226P。可使用包含稀釋的過氧化硫酸（sulfuric acid peroxide，DSP）溶液的蝕刻劑執行濕處理藉由各向異性蝕刻模製結構MST獲得的所得結構的示例製程。
在模製結構圖案MSP中，可在下部絕緣支撐圖案242P中形成作為多個孔洞BH的部分的多個孔洞242H，並且可在上部絕緣支撐圖案244P中形成也作為多個孔洞BH的部分的多個孔洞244H。
參照圖9D，可從圖9C的所得結構中去除遮罩圖案MP，並且可形成主要下部電極層252以填充多個孔洞BH。
在示例實施例中，為了形成主要下部電極層252，可在圖9D的所得結構上形成導電層以填充多個孔洞BH並覆蓋上部絕緣支撐圖案244P的頂表面。為了形成導電層，可使用化學氣相沈積（chemical vapor deposition，CVD）製程、電漿增強CVD（plasma-enhanced CVD，PECVD）製程、金屬有機CVD（metal organic CVD，MOCVD）製程或原子層沈積（atomic layer deposition，ALD）製程。此後，可使用回蝕製程或化學機械拋光（chemical mechanical polishing，CMP）製程去除導電層的部分，且因此，可暴露上部絕緣支撐圖案244P的頂表面。
參照圖9E，可藉由從圖9D的所得結構去除上部絕緣支撐圖案244P的部分來形成多個上部孔洞UH。
此後，可通過多個上部孔洞UH濕去除第二模製圖案234P。
接下來，可去除通過多個上部孔洞UH暴露的下部絕緣支撐圖案242P的部分以形成多個下部孔洞LH。
此後，可通過多個下部孔洞LH濕去除第一模製圖案232P以暴露絕緣圖案226P的頂表面。
在去除第一模製圖案232P及第二模製圖案234P之後，可暴露多個主要下部電極層252的側壁。
可使用包含氟化銨（NH 4F）、氫氟酸（HF）及水的蝕刻劑濕去除第二模製圖案234P及第一模製圖案232P，但不限於此。
參照圖9F，並且如下文進一步詳細描述的，第一金屬摻雜劑D1及第二金屬摻雜劑D2可從多個主要下部電極層252的暴露表面（亦即，從圖9E中的結構的暴露表面中）擴散到多個主要下部電極層252中的每一者的部分區域中。因此，可在多個主要下部電極層252的不同位置處形成多個界面下部電極層254。多個主要下部電極層252及多個界面下部電極層254可構成多個下部電極LE2。
介電膜260可形成為覆蓋多個界面下部電極層254的暴露表面、下部絕緣支撐圖案242P及上部絕緣支撐圖案244P的個別暴露表面以及絕緣圖案226P的暴露表面。
為了在多個主要下部電極層252的不同位置處形成多個界面下部電極層254，可使用ALD製程依序形成第一金屬氧化物膜及第二金屬氧化物膜（未示出）以覆蓋在圖9E的結構的暴露表面。
第一金屬氧化物膜可包括包含第一金屬摻雜劑D1的氧化物薄膜。第一金屬氧化物膜可包含V 2O 5膜、Ta 2O 5膜、Nb 2O 5膜或Mo 2O 5膜。
第二金屬氧化物膜可包括包含第二金屬摻雜劑D2的氧化物薄膜。第二金屬氧化物膜可包含Al 2O 3膜、La 2O 3膜、Y 2O 3膜、V 2O 3膜、Cr 2O 3膜、Nb 2O 3膜或Ta 2O 3膜。
為了形成第一金屬氧化膜及第二金屬氧化膜，可執行選擇性沈積製程，使得第一金屬氧化膜及第二金屬氧化膜可自圖9E的所得結構的暴露表面中選擇性地僅形成在的多個主要下部電極層252的個別暴露表面上。為此，在形成第一金屬氧化物膜及第二金屬氧化物膜之前，自圖9E的所得結構的暴露表面中，可執行沈積抑制製程以選擇性地抑制在其上不期望形成第一金屬氧化物膜及第二金屬氧化物膜的表面（例如，絕緣圖案226P、下部絕緣支撐圖案242P及上部絕緣支撐圖案244P中的每一者的表面）上的沈積。
例如，當絕緣圖案226P、下部絕緣支撐圖案242P及上部絕緣支撐圖案244P包含氮化矽類的材料時，可在絕緣圖案226P、下部絕緣支撐圖案242P及上部絕緣支撐圖案244P中的每一者的表面上執行使用O 2作為預處理氣體的沈積抑制製程。因此，絕緣圖案226P、下部絕緣支撐圖案242P及上部絕緣支撐圖案244P中的每一者的暴露表面可藉由以*‑Si-O-Si-*鍵結結構終止而保持在穩定狀態。
此後，可在多個主要下部電極層252中的每一者的表面被第一金屬氧化物膜及第二金屬氧化物膜覆蓋的狀態下執行退火製程。退火製程可將來自第一金屬氧化物膜及第二金屬氧化物膜的第一金屬摻雜劑D1及第二金屬摻雜劑D2分別擴散到多個主要下部電極層252中的每一者中。
退火製程可在約200℃至約700℃的溫度下執行。
另外，在退火製程期間，衍生自第一金屬氧化物膜及第二金屬氧化物膜的氧原子D3也可擴散到多個主要下部電極層252中的每一者中。
藉由控制第一金屬氧化物膜及第二金屬氧化物膜中的每一者的厚度、退火製程期間的溫度及退火時間，多個界面下部電極層254可具有參照圖6描述的結構或參照圖7描述的結構。
可在形成多個界面下部電極層254之後執行形成介電膜260的製程。
或者，在介電膜260的形成中，介電膜260可在形成第一金屬氧化物膜及第二金屬氧化物膜以形成多個界面下部電極層254之後並且在以將第一金屬摻雜劑D1及第二金屬摻雜劑D2從第一金屬氧化物膜及第二金屬氧化物膜擴散到多個主要下部電極層252中的每一者中的退火製程之前形成為覆蓋第二金屬氧化物膜。也就是說，可在形成介電膜260之後執行退火製程。由於退火製程，第一金屬摻雜劑D1及第二金屬摻雜劑D2可分別從第一金屬氧化物膜及第二金屬氧化物膜擴散到多個主要下部電極層252中的每一者中，同時，可改善介電膜260的結晶度。
之後，上部電極UE2可形成在圖9F的所得結構上，且因此，可製造在圖4至圖7中所示的積體電路裝置200。在示例實施例中，為了形成上部電極UE2，可使用CVD製程、MOCVD製程、物理氣相沈積（physical vapor deposition，PVD）製程或ALD製程。
儘管製造根據示例實施例的在圖4至圖7中所示的積體電路裝置200的方法已經參照圖9A至圖9F進行了描述，將理解在圖1A及圖1B中所示的積體電路裝置100A、在圖2中所示的積體電路裝置100B、在圖3A及圖3B中所示的積體電路裝置100C、在圖8A及圖8B中所示的積體電路裝置400及具有各種修改結構的積體電路裝置可藉由參照圖9A至圖9F的描述進行各種修改及改變而製造。
藉由總結及回顧的方式，期望開發具有能夠減小具有減小的尺寸的電容器中的漏電流並保持期望的電性質的結構的積體電路裝置。
示例實施例可提供一種積體電路（IC）裝置，其具有能夠減少電容器中的漏電流並確保期望的電容的結構。示例實施例可提供一種包含電容器的積體電路裝置。
實例實施例已經揭露在本文中，並且雖然採用了特定術語，但其僅用以並且以一般及描述性的意義來解釋，而不是出於限制的目的。在一些例子中，除非另外特別指明，如對在本申請提交時本領域具有通常知識者所顯而易見，結合特定實施例描述的特徵、特性及/或元件可單獨使用或者與結合其他實施例描述的特徵、特性及/或元件組合使用。因此，本領域具有通常知識者將理解，在不脫離如以下申請專利範圍中闡述的本發明的精神及範圍的情況下，可在形式及細節上進行各種改變。
100A、100B、100C、200、400:積體電路裝置 102、210、410:基板 120、220:下部結構 152、252、452:主要下部電極層 154、154B、254、454:界面下部電極層 160、166、260、460、160C:介電膜 162:第一介電膜 164:第二介電膜 212:裝置隔離膜 224:導電區 226:絕緣膜 226H:開口 226P:絕緣圖案 232:第一模製膜 232P:第一模製圖案 234:第二模製膜 234P:第二模製圖案 242:下部絕緣支撐膜 242H、244H、BH:孔洞 242P:下部絕緣支撐圖案 244:上部絕緣支撐膜 244P:上部絕緣支撐圖案 412:下部絕緣層 420:第一導線 422:第一絕緣圖案 430:通道層 432:第二絕緣圖案 434:第一埋置層 436:第二埋置層 440:閘極電極 440P1:第一子閘極電極 440P2:第二子閘極電極 450:閘極絕緣層 462:上部絕緣層 464:電容器接觸件 470:蝕刻停止膜 2X-2X'、X1-X1'、Y1-Y1':線 AC:主動區 BC:埋置接觸件 BL:位元線 CP1、CP2、CP4:電容器 D1:第一金屬摻雜劑 D2:第二金屬摻雜劑 D3:氧原子 DC:直接接觸件 EX1、EX2、EX21、EX22、EX4:區域 IF1:第一界面區 IF2:第二界面區 LE1、LE2、LE4:下部電極 LH:下部孔洞 LP:導電著陸接墊 MP:遮罩圖案 MSP:模製結構圖案 MST:模製結構 P1:第一點 TH1、TH2、TH3、TH31、TH32、TH33:厚度 UE1、UE2、UE4:上部電極 UH:上部孔洞 WL:字元線 X、Y、Z:方向
藉由參照附圖詳細描述示例實施例，對本領域具有通常知識者而言特徵將變得明顯，其中：
圖1A是根據示例實施例的積體電路（IC）裝置的主要組件的剖面圖。
圖1B是根據示例實施例的圖1A的區域「EX1」的放大剖面圖。
圖2是根據示例實施例的積體電路裝置的主要組件的剖面圖。
圖3A是根據示例實施例的積體電路裝置的主要組件的剖面圖。
圖3B是根據示例實施例的圖3A的區域「EX2」的放大剖面圖。
圖4示出根據示例實施例的積體電路裝置的記憶體單元陣列區的一些組件的平面佈局。
圖5A是圖4中所示的積體電路裝置的一些組件的平面圖；圖5B是沿圖5A的線2X-2X'截取的一些組件的剖面圖；圖5C是圖5B的區域「EX21」的放大剖面圖。
圖6是在圖5A及圖5B中所示的下部電極的示例結構的剖面圖，其為圖5B的區域「EX22」的放大剖面圖。
圖7是在圖5A及圖5B中所示的下部電極的示例結構的剖面圖，其為圖5B的區域「EX22」的放大剖面圖。
圖8A示出根據示例實施例的積體電路裝置的佈局，並且圖8B是沿著圖8A的線X1-X1'及Y1-Y1'截取的剖面圖。
圖9A至圖9F是根據示例實施例的製造積體電路裝置的方法的製程順序的剖面圖。
100A:積體電路裝置
102:基板
120:下部結構
152:主要下部電極層
154:界面下部電極層
160:介電膜
CP1:電容器
EX1:區域
LE1:下部電極
TH1、TH2、TH3:厚度
UE1:上部電極

Claims (10)

  1. 一種積體電路裝置，包括： 下部電極，在基板上； 介電膜，覆蓋所述下部電極；以及 上部電極，面對所述下部電極，且所述介電膜在所述上部電極與所述下部電極之間，其中， 所述下部電極包括： 界面下部電極層，與所述介電膜接觸；以及 包括第一金屬的含金屬膜，作為主要下部電極層，所述主要下部電極層與所述介電膜間隔開， 所述界面下部電極層包括： 所述第一金屬； 第一金屬摻雜劑；以及 第二金屬摻雜劑， 所述第一金屬摻雜劑包括處於第一價態的第二金屬， 所述第二金屬摻雜劑包括處於第二價態的第三金屬，所述第二價態小於所述第一價態， 所述第二金屬不同於所述第一金屬， 所述第三金屬不同於所述第一金屬及所述第二金屬，且 所述主要下部電極層不包括不同於所述第一金屬的金屬的金屬摻雜劑。
  2. 如請求1項所述的積體電路裝置，其中，在所述界面下部電極層中， 所述第二金屬處於+5的價態，且 所述第三金屬處於+3的價態。
  3. 如請求1項所述的積體電路裝置，其中，在所述界面下部電極層中， 所述第一金屬摻雜劑以第一濃度存在， 所述第二金屬摻雜劑以第二濃度存在，且 所述第一濃度大於所述第二濃度。
  4. 如請求1項所述的積體電路裝置，其中所述界面下部電極層為其中所述第一金屬摻雜劑及所述第二金屬摻雜劑非均勻混合的單層。
  5. 如請求1項所述的積體電路裝置，其中， 所述界面下部電極層包括： 第一界面區，其中所述第一金屬摻雜劑以比所述第二金屬摻雜劑更高的濃度存在，及 第二界面區，其中所述第二金屬摻雜劑以比所述第一金屬摻雜劑更高的濃度存在， 所述第一界面區與所述介電膜間隔開，且所述第二界面區在所述第一界面區與所述介電膜之間，且 所述第二界面區與所述介電膜接觸。
  6. 一種積體電路裝置，包括： 基板，包括主動區； 導電區，在所述主動區上； 電容器，在所述導電區上；以及 絕緣支撐圖案，被配置來支撐所述電容器的部分，其中， 所述電容器包括： 下部電極，所述下部電極的部分與所述絕緣支撐圖案接觸； 介電膜，所述介電膜覆蓋所述下部電極及所述絕緣支撐圖案；以及 上部電極，所述上部電極面對所述下部電極，且所述介電膜在所述上部電極與所述下部電極之間， 所述下部電極包括： 界面下部電極層，與所述介電膜接觸；以及 包括第一金屬的含金屬膜，作為主要下部電極層，所述主要下部電極層與所述介電膜間隔開， 所述界面下部電極層包括： 所述第一金屬； 第一金屬摻雜劑；以及 第二金屬摻雜劑， 所述第一金屬摻雜劑包括處於第一價態的第二金屬， 所述第二金屬摻雜劑包括處於第二價態的第三金屬，所述第二價態小於所述第一價態， 所述第二金屬不同於所述第一金屬， 所述第三金屬不同於所述第一金屬及所述第二金屬，且 所述主要下部電極層不包括不同於所述第一金屬的金屬的金屬摻雜劑。
  7. 如請求6項所述的積體電路裝置，其中， 所述第一金屬選自鈦（Ti）、鈮（Nb）、鈷（Co）及錫（Sn）， 所述第二金屬選自釩（V）、鉭（Ta）、鈮（Nb）及鉬（Mo），且 所述第三金屬選自鋁（Al）、鑭（La）、釔（Y）、釩（V）、鉻（Cr）、鈮（Nb）及鉭（Ta）， 其限制條件為所述第二金屬不同於所述第一金屬，且所述第三金屬不同於所述第一金屬及所述第二金屬。
  8. 一種積體電路裝置，包括： 基板，包括主動區； 多個導電區，在所述主動區上； 多個下部電極，分別連接到所述多個導電區； 絕緣支撐圖案，與所述多個下部電極中的每一者的部分區域接觸以支撐所述多個下部電極； 介電膜，覆蓋所述多個下部電極及所述絕緣支撐圖案；以及 上部電極，面對所述多個下部電極，且所述介電膜在所述上部電極與所述多個下部電極之間，其中， 所述多個下部電極中的每一者包括： 界面下部電極層，與所述介電膜接觸；以及 包括第一金屬的含金屬膜，作為主要下部電極層，所述主要下部電極層與所述介電膜間隔開， 所述界面下部電極層包括： 所述第一金屬； 第一金屬摻雜劑；以及 第二金屬摻雜劑， 所述第一金屬摻雜劑包括處於第一價態的第二金屬， 所述第二金屬摻雜劑包括處於第二價態的第三金屬，所述第二價態小於所述第一價態， 所述第二金屬不同於所述第一金屬， 所述第三金屬不同於所述第一金屬及所述第二金屬，且 在所述界面下部電極層中，所述第一金屬摻雜劑的第一摻雜劑濃度大於所述第二金屬摻雜劑的第二摻雜劑濃度，且 所述主要下部電極層不包括不同於所述第一金屬的金屬的金屬摻雜劑。
  9. 如請求8項所述的積體電路裝置，其中所述界面下部電極層為其中所述第一金屬摻雜劑及所述第二金屬摻雜劑非均勻混合的單層。
  10. 如請求8項所述的積體電路裝置，其中， 所述界面下部電極層包括： 第一界面區，其中所述第一金屬摻雜劑以比所述第二金屬摻雜劑更高的濃度存在；及 第二界面區，其中所述第二金屬摻雜劑以比所述第一金屬摻雜劑更高的濃度存在， 所述第一界面區與所述介電膜間隔開，且所述第二界面區在所述第一界面區與所述介電膜之間，且 所述第二界面區與所述介電膜接觸。
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