TW202336766A - 記憶體系統 - Google Patents

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Abstract

本發明提供一種可良好地進行動作之記憶體系統。 記憶體系統具有複數個半導體記憶裝置及控制裝置。半導體記憶裝置具有：第1電源墊、供輸入第1信號至第4信號之第1信號墊至第4信號墊、記憶胞陣列、感測放大器、資料暫存器、及可執行資料輸出動作之控制電路。控制裝置於第1電源墊被供給電源後，進行模式設定動作，上述模式設定動作係於切替第1信號或第2信號中至少任一個之狀態下，切换第3信號；然後，進行初始設定動作，上述初始設定動作係對半導體記憶裝置供給電源接通讀取命令；然後，向半導體記憶裝置發送指示資料輸出動作之資料輸出命令，半導體記憶裝置經由第2信號墊擷取資料輸出命令。

Description

記憶體系統
本實施方式係關於一種記憶體系統。
已知一種具有複數個半導體記憶裝置及控制裝置之記憶體系統。半導體記憶裝置具備：記憶胞陣列，其包含複數個記憶胞電晶體串聯連接而成之串；以及控制電路，其與該記憶胞陣列連接，相應於包含命令資料及位址資料之命令集之輸入而輸出使用者資料。
本發明提供一種可良好地進行動作之記憶體系統。
一實施方式之記憶體系統具有半導體記憶裝置及控制裝置。上述半導體記憶裝置具有：第1信號墊，其可接收第1信號；第2信號墊，其可接收第2信號；第3信號墊，其可接收第3信號；第4信號墊；記憶胞陣列，其包含複數個記憶胞電晶體串聯連接而成之串；感測放大器模組，其與上述記憶胞陣列連接；及資料暫存器，其與上述感測放大器模組連接，可儲存從上述記憶胞陣列讀出之資料。上述控制裝置於上述控制裝置被供給電源後經過第1預定時間後，進行模式設定動作，上述模式設定動作係於將對上述第1信號墊發送之上述第1信號、或對上述第2信號墊發送之上述第2信號中之至少任一個設定為預定電壓之狀態下，切换對上述第3信號墊發送之上述第3信號；於完成上述模式設定動作後經過第2預定時間後，開始初始設定動作，上述初始設定動作包含向上述第2信號墊發送電源接通讀取命令之動作、及接收從上述第4信號墊發送之初始設定資訊之動作；於完成上述初始設定動作後經過第3預定時間後，向上述第2信號墊發送指示資料輸出動作之資料輸出命令；於發送上述資料輸出命令後經過第4預定時間後，接收從上述第4信號墊發送之上述資料。
接下來，參照圖式對實施方式之記憶體系統進行詳細說明。再者，以下實施方式只不過是一例，並不意欲限定本發明。
又，本說明書中表述為「記憶體系統」時，有時意指記憶卡、SSD(Solid State Drive，固態驅動器)等包含控制器晶粒之系統。進而，有時意指智慧型手機、平板終端、個人電腦等包含主機之構成。
又，本說明書中，當表述為第1構成與第2構成「電性連接」時，可為第1構成與第2構成直接連接，亦可為第1構成與第2構成經由配線、半導體構件或電晶體等連接。例如於將3個電晶體串聯連接之情形時，即使第2個電晶體為斷開(OFF)狀態，第1個電晶體仍與第3個電晶體「電性連接」。
又，本說明書中，當表述為第1構成「連接於」第2構成及第3構成「之間」時，有時意指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成與第3構成連接。
[第1實施方式] [記憶體系統10] 圖1係表示第1實施方式之記憶體系統10之構成之模式性方塊圖。
記憶體系統10根據從主機20發送之信號，進行使用者資料之讀出、寫入、抹除等。記憶體系統10例如為記憶卡、SSD或其他可記憶使用者資料之系統。記憶體系統10具備複數個封裝體PKG、以及與上述複數個封裝體PKG及主機20連接之控制器晶粒CD。各封裝體PKG包含複數個記憶體晶粒MD(memory die)。各記憶體晶粒MD可記憶使用者資料。控制器晶粒CD例如具備處理器、RAM(Random Access Memory，隨機存取記憶體)等，進行邏輯位址與物理位址之轉換、位元錯誤檢測/訂正、垃圾回收(壓縮)、損耗均衡等處理。
圖2係表示本實施方式之記憶體系統10所包含之封裝體PKG之構成例之圖。更具體而言，圖2(a)係表示封裝體PKG之構成例之模式性側視圖，圖2(b)係表示封裝體PKG之構成例之模式性俯視圖。又，圖3係表示記憶體系統10之構成例之模式性側視圖。為方便說明，圖2及圖3中省略一部分構成。
如圖2(a)所示，本實施方式之封裝體PKG具備記憶體晶粒安裝基板MSB及積層於記憶體晶粒安裝基板MSB之複數個記憶體晶粒MD。於記憶體晶粒安裝基板MSB之上表面上Y方向之端部區域設置有焊墊電極P，另一部分區域經由接著劑等而接著於記憶體晶粒MD之下表面。於記憶體晶粒MD之上表面上Y方向之端部區域設置有焊墊電極P，其他區域經由接著劑等而接著於另一記憶體晶粒MD之下表面。於複數個記憶體晶粒MD之間，對應之焊墊電極P以接合線B共通連接。於記憶體晶粒安裝基板MSB之下表面設置有電極端子T。記憶體晶粒安裝基板MSB之上表面之焊墊電極P與下表面之電極端子T分別連接。記憶體晶粒安裝基板MSB例如可為柵格陣列基板。於記憶體晶粒安裝基板MSB之上表面，複數個記憶體晶粒MD及接合線B例如由未圖示之密封樹脂覆蓋。
又，如圖2(b)所示，記憶體晶粒安裝基板MSB及複數個記憶體晶粒MD分別具備於X方向上排列之複數個焊墊電極P。各個記憶體晶粒MD之複數個焊墊電極P分別與下述外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP、資料信號輸入輸出端子DQ0～DQ7、資料選通信號輸入輸出端子DQS、/DQS、及端子RY//BY對應。
設置於記憶體晶粒安裝基板MSB及複數個記憶體晶粒MD之複數個焊墊電極P分別經由接合線B而相互連接。例如，複數個記憶體晶粒MD中與外部控制端子CLE對應之焊墊電極P相互連接，與外部控制端子ALE對應之焊墊電極P相互連接。其他端子亦同樣如此。因此，封裝體PKG內部之各記憶體晶粒MD之焊墊電極P經由記憶體晶粒安裝基板MSB下表面之電極端子T與封裝體PKG外部連接。
圖3係表示本實施方式之記憶體系統10之構成例之模式性側視圖。記憶體系統10具備系統安裝基板SSB、配置於系統安裝基板SSB之複數個封裝體PKG(記憶體晶粒MD)、及控制器晶粒CD。於系統安裝基板SSB之上表面，配置有控制器晶粒CD及一部分封裝體PKG。於系統安裝基板SSB之下表面配置有其他封裝體PKG。
於控制器晶粒CD設置有複數個焊墊電極P。控制器晶粒CD之焊墊電極P經由接合線B與系統安裝基板SSB連接。複數個封裝體PKG之電極端子T經由焊料球SB與系統安裝基板SSB連接。控制器晶粒CD之焊墊電極P與複數個封裝體PKG之電極端子T利用形成於系統安裝基板SSB之上表面及下表面之未圖示之配線而連接。系統安裝基板SSB之上表面與下表面利用貫通電極TV連接。
配置於系統安裝基板SSB之上表面之封裝體PKG之電極端子T之一部分與配置於系統安裝基板SSB之下表面之封裝體PKG之電極端子T之一部分可利用貫通電極TV連接。更具體而言，配置於系統安裝基板SSB之上表面之封裝體PKG中與資料信號輸入輸出端子DQ0～DQ7對應之電極端子T、和配置於系統安裝基板SSB之下表面之封裝體PKG中與資料信號輸入輸出端子DQ0～DQ7對應之電極端子T可分別經由貫通電極TV連接。
於封裝體PKG具有相同構成之情形時，例如，一封裝體PKG中與資料信號輸入輸出端子DQ0對應之電極端子T和另一封裝體PKG中與資料信號輸入輸出端子DQ7對應之電極端子T連接(圖3)。此處，將一封裝體PKG稱為正連接封裝體PKGa，將另一封裝體PKG稱為逆連接封裝體PKGb。正連接封裝體PKGa中與資料信號輸入輸出端子DQ1、2、3、4、5、6、7對應之電極端子T和逆連接封裝體PKGb中與資料信號輸入輸出端子DQ6、5、4、3、2、1、0對應之電極端子T分別連接。將此種連接方式稱為鏡像連接。
再者，與其他外部控制端子對應之電極端子T與控制器晶粒CD之焊墊電極P個別地連接。例如，一封裝體PKG(正連接封裝體PKGa)中與外部控制端子CLE對應之電極端子T和另一封裝體PKG(逆連接封裝體PKGb)中與外部控制端子CLE對應之電極端子T分別利用不同之配線與控制器晶粒CD之焊墊電極P連接。又，一封裝體PKG(正連接封裝體PKGa)中與外部控制端子ALE對應之電極端子T和另一封裝體PKG(逆連接封裝體PKGb)中與外部控制端子ALE對應之電極端子T分別利用不同之配線與控制器晶粒CD之焊墊電極P連接。
再者，圖2及圖3所示之構成僅為例示，具體構成可適當調整。例如，圖2所示之例子中，積層有複數個記憶體晶粒MD，該等構成利用接合線B連接。但是，複數個記憶體晶粒MD亦可不經由接合線B，而經由貫通電極等相互連接。又，圖3所示之例子中，例示有配置於系統安裝基板SSB上下之封裝體PKG之電極端子T(資料信號輸入輸出端子DQ0～DQ7)以貫通電極TV進行鏡像連接之例子。但是，封裝體PKG之電極端子T(資料信號輸入輸出端子DQ0～DQ7)亦可不進行鏡像連接。
[記憶體晶粒MD之構成] 圖4係表示第1實施方式之記憶體晶粒MD之構成之模式性方塊圖。圖5係表示記憶體晶粒MD之一部分構成之模式性電路圖。圖6係表示記憶體晶粒MD之一部分構成之模式性立體圖。圖7及圖8係表示記憶體晶粒MD之一部分構成之模式性電路圖。為方便說明，圖4～圖8中省略一部分構成。
再者，圖4中圖示出複數個控制端子等。該等複數個控制端子存在表示為與高位準信號(正邏輯信號)對應之控制端子之情況、表示為與低位準信號(負邏輯信號)對應之控制端子之情況、及表示為與高位準信號及低位準信號兩者對應之控制端子之情況。圖4中，與低位準信號對應之控制端子之符號包含上劃線(overline)。本說明書中，與低位準信號對應之控制端子之符號包含斜線(“/”)。再者，圖4之記載為例示，具體態樣可適當調整。例如，亦可使一部分或全部高位準信號為低位準信號，或使一部分或全部低位準信號為高位準信號。
又，於圖4所示之複數個控制端子之一側，圖示出表示輸入輸出方向之箭頭。圖4中，標註了從左往右箭頭之控制端子可用於從控制器晶粒CD向記憶體晶粒MD輸入資料或其他信號。圖4中，標註了從右往左箭頭之控制端子可用於從記憶體晶粒MD向控制器晶粒CD輸出資料或其他信號。圖4中，標註了左右雙向箭頭之控制端子可用於如下兩種操作，即從控制器晶粒CD向記憶體晶粒MD輸入資料或其他信號、及從記憶體晶粒MD向控制器晶粒CD輸出資料或其他信號。
如圖4所示，記憶體晶粒MD具備記憶使用者資料之記憶胞陣列MCA0、MCA1、及與記憶胞陣列MCA0、MCA1連接之周邊電路PC。再者，以下說明中，有時將記憶胞陣列MCA0、MCA1稱為記憶胞陣列MCA。又，有時將記憶胞陣列MCA0、MCA1稱為記憶體面PLN0、PLN1。
[記憶胞陣列MCA之構成] 如圖5所示，記憶胞陣列MCA具備複數個記憶體區塊BLK。該等複數個記憶體區塊BLK分別具備複數個串單元SU。該等複數個串單元SU分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL而連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共用源極線SL而連接於周邊電路PC。
記憶體串MS具備：串聯連接於位元線BL及源極線SL之間之汲極側選擇電晶體STD、複數個記憶胞MC(記憶胞電晶體)、源極側選擇電晶體STS、及源極側選擇電晶體STSb。以下，有時將汲極側選擇電晶體STD、源極側選擇電晶體STS、及源極側選擇電晶體STSb簡稱為選擇電晶體(STD、STS、STSb)。
記憶胞MC係具備半導體層、閘極絕緣膜、及閘極電極之場效應型電晶體。半導體層作為通道區域發揮功能。閘極絕緣膜包含電荷蓄積膜。記憶胞MC之閾值電壓相應於電荷蓄積膜中之電荷量而變化。記憶胞MC記憶1位元或複數位元之使用者資料。再者，於1個記憶體串MS所對應之複數個記憶胞MC之閘極電極分別連接字元線WL。該等字元線WL分別與1個記憶體區塊BLK中之所有記憶體串MS共通連接。
選擇電晶體(STD、STS、STSb)係具備半導體層、閘極絕緣膜、及閘極電極之場效應型電晶體。半導體層作為通道區域發揮功能。於選擇電晶體(STD、STS、STSb)之閘極電極分別連接選擇閘極線(SGD、SGS、SGSb)。汲極側選擇閘極線SGD對應於串單元SU而設置，與1個串單元SU中之所有記憶體串MS共通連接。源極側選擇閘極線SGS與記憶體區塊BLK中之所有記憶體串MS共通連接。源極側選擇閘極線SGSb與記憶體區塊BLK中之所有記憶體串MS共通連接。
例如，如圖6所示，記憶胞陣列MCA設置於半導體基板100上方。再者，圖6之例子中，半導體基板100與記憶胞陣列MCA之間設置有構成周邊電路PC之複數個電晶體Tr。
記憶胞陣列MCA具備於Y方向上排列之複數個記憶體區塊BLK。又，Y方向上相鄰之2個記憶體區塊BLK之間設置有氧化矽(SiO 2)等塊間絕緣層ST。
例如，如圖6所示，記憶體區塊BLK具備：複數個導電層110，其等於Z方向上排列；複數個半導體柱120，其等於Z方向上延伸；以及複數個閘極絕緣膜130，其等設置於複數個導電層110及複數個半導體柱120之間。
導電層110係於X方向上延伸之大致板狀導電層。導電層110可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。又，導電層110例如亦可包含含有磷(P)或硼(B)等雜質之多晶矽等。於Z方向上排列之複數個導電層110之間設置有氧化矽(SiO 2)等絕緣層101。
又，複數個導電層110中位於最下層之2個以上導電層110作為源極側選擇閘極線SGS、SGSb(圖5)及其所連接複數個源極側選擇電晶體STS、STSb之閘極電極發揮功能。該等複數個導電層110於每個記憶體區塊BLK中電性獨立。
又，位於更上方之複數個導電層110作為字元線WL(圖5)及其所連接之複數個記憶胞MC(圖5)之閘極電極發揮功能。該等複數個導電層110分別於每個記憶體區塊BLK中電性獨立。
又，位於更進一步上方之一個或複數個導電層110作為汲極側選擇閘極線SGD及其所連接之複數個汲極側選擇電晶體STD(圖5)之閘極電極發揮功能。該等複數個導電層110之Y方向寬度較其他導電層110小。
於導電層110下方設置有半導體層112。半導體層112例如可包含含有磷(P)或硼(B)等雜質之多晶矽等。又，半導體層112及導電層110之間設置有氧化矽(SiO 2)等絕緣層101。
半導體層112作為源極線SL(圖5)發揮功能。源極線SL例如針對記憶胞陣列MCA所包含之所有記憶體區塊BLK共通設置。
例如，如圖6所示，半導體柱120於X方向及Y方向上以預定之圖案排列。半導體柱120作為1個記憶體串MS(圖5)所包含之複數個記憶胞MC及選擇電晶體(STD、STS、STSb)之通道區域發揮功能。半導體柱120例如為多晶矽(Si)等半導體層。例如，如圖6所示，半導體柱120具有大致有底圓筒狀形狀，中心部分設置有氧化矽等絕緣層125。又，半導體柱120之外周面分別由導電層110包圍，與導電層110對向。
於半導體柱120之上端部設置有含有磷(P)等N型雜質之雜質區域121。雜質區域121經由觸點Ch及觸點Cb與位元線BL連接。
閘極絕緣膜130具有覆蓋半導體柱120之外周面之大致有底圓筒狀形狀。閘極絕緣膜130例如具備積層於半導體柱120及導電層110之間之隧道絕緣膜、電荷蓄積膜及阻擋絕緣膜。隧道絕緣膜及阻擋絕緣膜例如為氧化矽(SiO 2)等絕緣膜。電荷蓄積膜例如為氮化矽(Si 3N 4)等可蓄積電荷之膜。隧道絕緣膜、電荷蓄積膜、及阻擋絕緣膜具有大致圓筒狀形狀，沿著除半導體柱120與半導體層112之接觸部以外之半導體柱120之外周面於Z方向上延伸。
再者，閘極絕緣膜130例如亦可具備含有N型或P型雜質之多晶矽等之浮閘。
複數個導電層110之X方向上之端部設置有複數個觸點CC。複數個導電層110經由該等複數個觸點CC與周邊電路PC連接。如圖6所示，該等複數個觸點CC於Z方向上延伸，於下端與導電層110連接。觸點CC例如可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
[周邊電路PC之構成] 例如，如圖4所示，周邊電路PC具備分別連接於記憶胞陣列MCA0、MCA1之列解碼器RD0、RD1、及感測放大器SA0、SA1。又，周邊電路PC具備電壓產生電路VG及定序器SQC。又，周邊電路PC具備：輸入輸出控制電路I/O、邏輯電路CTR、位址暫存器ADR、命令暫存器CMR、狀態暫存器STR、資料輸出時刻調整部TCT。再者，以下說明中，有時將列解碼器RD0、RD1稱為列解碼器RD，將感測放大器SA0、SA1稱為感測放大器SA。
[列解碼器RD之構成] 列解碼器RD(圖4)例如如圖5所示，具備：位址解碼器22，其將位址資料Add(圖4)解碼；以及區塊選擇電路23及電壓選擇電路24，其等根據位址解碼器22之輸出信號，對記憶胞陣列MCA傳輸動作電壓。
位址解碼器22具備複數個區塊選擇線BLKSEL及複數個電壓選擇線33。位址解碼器22例如根據來自定序器SQC之控制信號，依次參照位址暫存器ADR(圖4)之列位址RA，將該列位址RA解碼，使與列位址RA對應之預定之區塊選擇電晶體35及電壓選擇電晶體37為接通(ON)狀態，使除此以外之區塊選擇電晶體35及電壓選擇電晶體37為斷開狀態。例如，使預定之區塊選擇線BLKSEL及電壓選擇線33之電壓為“H”狀態，使除此以外之電壓為“L”狀態。再者，於使用P通道型電晶體而非N通道型之情形時，對該等配線施加反向電壓。
再者，圖示例中，位址解碼器22中，針對每1個記憶體區塊BLK設置有1個區塊選擇線BLKSEL。但是，該構成可適當變更。例如，亦可針對每2個以上記憶體區塊BLK設置1個區塊選擇線BLKSEL。
區塊選擇電路23具備與記憶體區塊BLK對應之複數個區塊選擇部34。該等複數個區塊選擇部34分別具備與字元線WL及選擇閘極線(SGD、SGS、SGSb)對應之複數個區塊選擇電晶體35。區塊選擇電晶體35例如為場效應型耐壓電晶體。區塊選擇電晶體35之汲極電極分別與對應之字元線WL或選擇閘極線(SGD、SGS、SGSb)電性連接。源極電極分別經由配線CG及電壓選擇電路24與電壓供給線31電性連接。閘極電極與對應之區塊選擇線BLKSEL共通連接。
再者，區塊選擇電路23進而具備未圖示之複數個電晶體。該等複數個電晶體係場效應型耐壓電晶體，連接於選擇閘極線(SGD、SGS、SGSb)及被供給接地電壓V SS之電壓供給線之間。該等複數個電晶體對非選擇記憶體區塊BLK所包含之選擇閘極線(SGD、SGS、SGSb)供給接地電壓V SS。再者，非選擇記憶體區塊BLK所包含之複數個字元線WL為浮動狀態。
電壓選擇電路24具備與字元線WL及選擇閘極線(SGD、SGS、SGSb)對應之複數個電壓選擇部36。該等複數個電壓選擇部36分別具備複數個電壓選擇電晶體37。電壓選擇電晶體37例如為場效應型耐壓電晶體。電壓選擇電晶體37之汲極端子分別經由配線CG及區塊選擇電路23與對應之字元線WL或選擇閘極線(SGD、SGS、SGSb)電性連接。源極端子分別與對應之電壓供給線31電性連接。閘極電極分別與對應之電壓選擇線33連接。
[感測放大器SA之構成] 感測放大器SA0、SA1(圖4)分別具備感測放大器模組SAM0、SAM1、及快取記憶體CM0、CM1(資料暫存器)。快取記憶體CM0、CM1分別具備鎖存電路XDL0、XDL1。
再者，以下說明中，有時將感測放大器模組SAM0、SAM1稱為感測放大器模組SAM，將快取記憶體CM0、CM1稱為快取記憶體CM，將鎖存電路XDL0、XDL1稱為鎖存電路XDL。
感測放大器模組SAM例如具備與複數個位元線BL分別對應之感測電路及連接於感測電路之複數個鎖存電路等。
快取記憶體CM具備複數個鎖存電路XDL。複數個鎖存電路XDL分別與感測放大器模組SAM內之鎖存電路連接。鎖存電路XDL中例如儲存有寫入至記憶胞MC之使用者資料Dat或從記憶胞MC讀出之使用者資料Dat。
例如，如圖7所示，於快取記憶體CM連接行解碼器COLD。行解碼器COLD將位址暫存器ADR(圖4)中儲存之行位址CA解碼，選擇與行位址CA對應之鎖存電路XDL。
再者，該等複數個鎖存電路XDL所包含之使用者資料Dat於寫入動作時被依次傳輸至感測放大器模組SAM內之鎖存電路。又，感測放大器模組SAM內之鎖存電路所包含之使用者資料Dat於讀出動作時被依次傳輸至鎖存電路XDL。又，鎖存電路XDL所包含之使用者資料Dat於下述資料輸出動作時經由行解碼器COLD及多工器MPX被依次傳輸至輸入輸出控制電路I/O。
[電壓產生電路VG之構成] 電壓產生電路VG(圖4)例如如圖5所示連接於複數個電壓供給線31。電壓產生電路VG例如包含調節器等降壓電路及電荷泵電路32等升壓電路。該等降壓電路及升壓電路分別與被供給電源電壓V CC及接地電壓V SS(圖4)之電壓供給線連接。該等電壓供給線例如與參照圖2、圖3所說明之焊墊電極P連接。電壓產生電路VG例如依照來自定序器SQC之控制信號，於進行針對記憶胞陣列MCA之讀出動作、寫入動作及抹除動作時，產生要對位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS、SGSb)施加之複數個動作電壓，同時輸出至複數個電壓供給線31。從電壓供給線31輸出之動作電壓依照來自定序器SQC之控制信號適當調整。
[定序器SQC之構成] 定序器SQC(圖4)依照命令暫存器CMR中儲存之命令資料Cmd，向列解碼器RD0、RD1、感測放大器模組SAM0、SAM1、及電壓產生電路VG輸出內部控制信號。又，定序器SQC將表示記憶體晶粒MD之狀態之狀態資料Stt輸出至適當狀態暫存器STR。
又，定序器SQC產生就緒/忙碌信號，輸出至端子RY//BY。端子RY//BY例如於執行讀出動作、寫入動作、抹除動作等對記憶胞陣列MCA供給電壓之動作時成為“L”狀態，除此以外之情形時成為“H”狀態。再者，即使執行下述資料輸出動作、狀態讀取等不對記憶胞陣列MCA供給電壓之動作，端子RY//BY亦不會成為“L”狀態。於端子RY//BY為“L”狀態之期間(忙碌期間)，基本上禁止對記憶體晶粒MD進行存取。又，於端子RY//BY為“H”狀態之期間(就緒期間)，允許對記憶體晶粒MD進行存取。再者，例如利用參照圖2、圖3所說明之焊墊電極P來實現端子RY//BY。
又，定序器SQC具備特徵暫存器FR。特徵暫存器FR係保持特徵資料Fd之暫存器。特徵資料Fd例如包含記憶體晶粒MD之控制參數等。特徵資料Fd例如亦可包含如下值，該值表示使記憶體晶粒MD以下述動作模式MODEa及動作模式MODEb中哪種模式進行動作。
[位址暫存器ADR之構成] 如圖4所示，位址暫存器ADR與輸入輸出控制電路I/O連接，儲存從輸入輸出控制電路I/O輸入之位址資料Add。位址暫存器ADR例如具備複數個8位元之暫存器列。暫存器列例如於執行讀出動作、寫入動作或抹除動作等內部動作時保持執行中之內部動作所對應之位址資料Add。 再者，位址資料Add例如包含行位址CA(圖4)及列位址RA(圖4)。列位址RA例如包含：特定出記憶體區塊BLK(圖5)之區塊位址、特定出串單元SU及字元線WL之頁位址、特定出記憶胞陣列MCA(記憶體面)之記憶體面位址、及特定出記憶體晶粒MD之晶片位址。
[命令暫存器CMR之構成] 命令暫存器CMR與輸入輸出控制電路I/O連接，儲存從輸入輸出控制電路I/O輸入之命令資料Cmd。命令暫存器CMR例如具備至少1組8位元之暫存器列。當在命令暫存器CMR中儲存命令資料Cmd時，向定序器SQC發送控制信號。
[狀態暫存器STR之構成] 狀態暫存器STR與輸入輸出控制電路I/O連接，儲存向輸入輸出控制電路I/O輸出之狀態資料Stt。狀態暫存器STR例如具備複數個8位元之暫存器列。暫存器列例如於執行讀出動作、寫入動作或抹除動作等內部動作時，保持與執行中之內部動作相關之狀態資料Stt。又，暫存器列例如保持記憶胞陣列MCA0、MCA1之就緒/忙碌資訊。
[資料輸出時刻調整部TCT之構成] 資料輸出時刻調整部TCT連接於快取記憶體CM0、CM1與輸入輸出控制電路I/O之間之匯流排配線DB。例如當對快取記憶體CM0、CM1連續執行下述資料輸出動作時等，為了在快取記憶體CM0之資料輸出動作完成後立即開始快取記憶體CM1之資料輸出動作，資料輸出時刻調整部TCT調整對快取記憶體CM1之資料輸出動作開始時刻。
[輸入輸出控制電路I/O之構成] 輸入輸出控制電路I/O(圖4)具備：資料信號輸入輸出端子DQ0～DQ7、資料選通信號輸入輸出端子DQS、/DQS、移位暫存器、緩衝電路、及連接變更電路SW。
例如利用參照圖2、圖3所說明之焊墊電極P來分別實現資料信號輸入輸出端子DQ0～DQ7、及資料選通信號輸入輸出端子DQS、/DQS。相應於來自邏輯電路CTR之內部控制信號，經由資料信號輸入輸出端子DQ0～DQ7輸入之資料從緩衝電路輸入至快取記憶體CM、位址暫存器ADR或命令暫存器CMR。又，相應於來自邏輯電路CTR之內部控制信號，經由資料信號輸入輸出端子DQ0～DQ7輸出之資料從快取記憶體CM或狀態暫存器STR輸入至緩衝電路。
經由資料選通信號輸入輸出端子DQS、/DQS輸入之信號(例如資料選通信號及其互補信號)於經由資料信號輸入輸出端子DQ0～DQ7輸入資料時使用。經由資料信號輸入輸出端子DQ0～DQ7輸入之資料於資料選通信號輸入輸出端子DQS之電壓上升緣(輸入信號的切替)及資料選通信號輸入輸出端子/DQS之電壓下降緣(輸入信號的切替)之時刻、以及資料選通信號輸入輸出端子DQS之電壓下降緣(輸入信號的切替)及資料選通信號輸入輸出端子/DQS之電壓上升緣(輸入信號的切替)之時刻，被擷取至輸入輸出控制電路I/O內之移位暫存器內。
例如如圖8所示，資料信號輸入輸出端子DQ0～DQ7及資料選通信號輸入輸出端子DQS、/DQS分別與輸入電路201及輸出電路202連接。輸入電路201例如為比較器等接收器。輸出電路202例如為OCD(Off Chip Driver，片外驅動器)電路等驅動器。
連接變更電路SW係變更從記憶體晶粒MD之外部輸入至資料信號輸入輸出端子DQ0～DQ7之資料之順序後將其擷取至記憶體晶粒MD內部之電路。更具體而言，例如，當向逆連接封裝體PKGb所包含之記憶體晶粒MD之資料信號輸入輸出端子DQ0～DQ7輸入命令資料Cmd或位址資料Add時，連接變更電路SW變更命令資料Cmd或位址資料Add之資料順序後，將其擷取至命令暫存器CMR或位址暫存器ADR。另一方面，當向正連接封裝體PKGa所包含之記憶體晶粒MD之資料信號輸入輸出端子DQ0～DQ7輸入命令資料Cmd或位址資料Add時，連接變更電路SW不對資料順序進行變更，而擷取至命令暫存器CMR或位址暫存器ADR。亦可構成為，當向逆連接封裝體PKGb所包含之記憶體晶粒MD之資料信號輸入輸出端子DQ0～DQ7輸入特徵資料Fd時，連接變更電路SW亦進行資料順序之變更。又，還可構成為，當從逆連接封裝體PKGb所包含之記憶體晶粒MD輸出特徵資料Fd或狀態資料Stt時，連接變更電路SW進行資料順序之變更後輸出至資料信號輸入輸出端子DQ0～DQ7。
例如，於如圖3所示之連接形態中，當控制器晶粒CD輸出與“70h”(01110000)對應之命令資料Cmd時，向正連接封裝體PKGa所包含之記憶體晶粒MD之資料信號輸入輸出端子DQ0～DQ7輸入與“70h”(01110000)對應之信號，向逆連接封裝體PKGb所包含之記憶體晶粒MD之資料信號輸入輸出端子DQ0～DQ7輸入與“8Fh”(10001111)對應之信號。而且，正連接封裝體PKGa所包含之記憶體晶粒MD之命令暫存器CMR中直接儲存與“70h”(01110000)對應之資料，逆連接封裝體PKGb所包含之記憶體晶粒MD之命令暫存器CMR中，經由連接變更電路SW儲存與“70h”(01110000)對應之資料。
各記憶體晶粒MD例如基於儲存於特徵暫存器FR之特徵資料Fd，判定包含於正連接封裝體PKGa抑或包含於逆連接封裝體PKGb。
[邏輯電路CTR之構成] 邏輯電路CTR(圖4)具備：複數個外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP、及與該等複數個外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP連接之邏輯電路。邏輯電路CTR經由外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP從控制器晶粒CD接收外部控制信號，並相應地向輸入輸出控制電路I/O輸出內部控制信號。
例如如圖8所示，外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP分別與輸入電路201連接。又，外部控制端子CLE、ALE、/WP除了分別與輸入電路201連接以外，還與輸出電路202連接。例如利用參照圖2、圖3所說明之焊墊電極P來分別實現外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP。
經由外部控制端子/CE輸入之信號(例如晶片賦能信號)於選擇記憶體晶粒MD時使用。外部控制端子/CE被輸入了“L”之記憶體晶粒MD成為可輸入輸出使用者資料Dat、命令資料Cmd、位址資料Add及、狀態資料Stt(以下，有時簡稱為「資料」)之狀態。外部控制端子/CE被輸入了“H”之記憶體晶粒MD成為無法輸入輸出資料之狀態。再者，如圖8所示，外部控制端子/CE與輸入電路201連接。
經由外部控制端子CLE輸入之信號(例如命令鎖存賦能信號)於使用命令暫存器CMR時等使用。又，本實施方式中，經由外部控制端子CLE輸入之信號於使用命令暫存器CMR時等使用，並且亦用作命令資料Cmd及位址資料Add。進而，經由外部控制端子CLE從狀態暫存器STR輸出狀態資料Stt。關於外部控制端子CLE之功能等將在下文敍述。
經由外部控制端子ALE輸入之信號(例如位址鎖存賦能信號)於使用位址暫存器ADR時等使用。又，本實施方式中，經由外部控制端子ALE輸入之信號於使用位址暫存器ADR時等使用，並且亦用作命令資料Cmd及位址資料Add。進而，經由外部控制端子ALE從狀態暫存器STR輸出狀態資料Stt。關於外部控制端子ALE之功能等將在下文敍述。
經由外部控制端子/WE輸入之信號(例如寫入賦能信號)於從控制器晶粒CD向記憶體晶粒MD輸入資料時等使用。關於外部控制端子/WE之功能等，將在下文敍述。
經由外部控制端子/RE、RE輸入之信號(例如讀取賦能信號及其互補信號)於經由資料信號輸入輸出端子DQ0～DQ7輸出資料時使用。從資料信號輸入輸出端子DQ0～DQ7輸出之資料於外部控制端子/RE之電壓下降緣(輸入信號的切替)及外部控制端子RE之電壓上升緣(輸入信號的切替)之時刻、以及外部控制端子/RE之電壓上升緣(輸入信號的切替)及外部控制端子RE之電壓下降緣(輸入信號的切替)之時刻切替。
經由外部控制端子/WP輸入之信號(例如寫入保護信號)用於限制從控制器晶粒CD向記憶體晶粒MD輸入使用者資料Dat等。可將經由外部控制端子/WP輸入之信號用作命令資料Cmd及位址資料Add，亦可經由外部控制端子/WP從狀態暫存器STR輸出狀態資料Stt。
[動作模式MODEa及動作模式MODEb] 本實施方式之半導體記憶裝置可以動作模式MODEa及動作模式MODEb進行動作。以下，參照圖9～圖19，對動作模式MODEa及動作模式MODEb進行說明。
[各模式中之外部端子之作用] 圖9係用以對記憶體晶粒MD被設定為動作模式MODEa時信號輸入輸出端子及外部控制端子之作用進行說明之模式圖。圖10係用以對記憶體晶粒MD被設定為動作模式MODEb時信號輸入輸出端子及外部控制端子之作用進行說明之模式圖。再者，以下說明中，有時將資料信號輸入輸出端子DQ0～DQ7表示為資料信號輸入輸出端子DQ＜7：0＞。
於動作模式MODEa中，例如如圖9所示，將資料信號輸入輸出端子DQ＜7：0＞用於使用者資料Dat之輸入輸出及狀態資料Stt之輸出，並且用於命令資料Cmd及位址資料Add之輸入。
另一方面，於動作模式MODEb中，例如如圖10所示，將資料信號輸入輸出端子DQ＜7：0＞用於使用者資料Dat之輸入輸出，但並未用於命令資料Cmd及位址資料Add之輸入、以及狀態資料Stt之輸出。於動作模式MODEb中，將外部控制端子CLE、ALE用於命令資料Cmd及位址資料Add之輸入、以及狀態資料Stt之輸出。
[動作模式MODEa中之外部端子之作用] 圖11係用以說明記憶體晶粒MD被設定為動作模式MODEa時外部端子之作用之真值表。再者，圖11中，“Z”表示輸入“H”及“L”中任一個均可之情況。“X”表示輸入信號固定為“H”或“L”之情況。“Input”表示進行資料輸入之情況。“Output”表示進行資料輸出之情況。
當於動作模式MODEa中輸入命令資料Cmd時，控制器晶粒CD例如對應於8位元之命令資料Cmd之各位元將資料信號輸入輸出端子DQ＜7：0＞之電壓設定為“H”或“L”，於向外部控制端子CLE輸入“H”，向外部控制端子ALE輸入“L”之狀態下，使外部控制端子/WE從“L”升壓至“H”。
當外部控制端子CLE、ALE被輸入了“H、L”時，經由資料信號輸入輸出端子DQ＜7：0＞輸入之資料作為命令資料Cmd儲存於輸入輸出控制電路I/O內之緩衝記憶體，傳輸至命令暫存器CMR(圖4)。
又，當輸入位址資料Add時，控制器晶粒CD例如對應於構成位址資料Add之8位元資料之各位元，將資料信號輸入輸出端子DQ＜7：0＞之電壓設定為“H”或“L”，於向外部控制端子CLE輸入“L”，向外部控制端子ALE輸入“H”之狀態下，使外部控制端子/WE從“L”升壓至“H”。
當外部控制端子CLE、ALE被輸入了“L、H”時，經由資料信號輸入輸出端子DQ＜7：0＞輸入之資料作為位址資料Add儲存於輸入輸出控制電路I/O內之緩衝記憶體，傳輸至位址暫存器ADR(圖4)。
又，當輸入使用者資料Dat時，控制器晶粒CD例如對應於構成使用者資料Dat之8位元資料之各位元將資料信號輸入輸出端子DQ＜7：0＞之電壓設定為“H”或“L”，於向外部控制端子CLE輸入“L”，向外部控制端子ALE輸入“L”之狀態下，切替(切換)資料選通信號輸入輸出端子DQS、/DQS之輸入信號。
當外部控制端子CLE、ALE兩者被輸入了“L”時，經由資料信號輸入輸出端子DQ＜7：0＞輸入之資料作為使用者資料Dat儲存於輸入輸出控制電路I/O內之緩衝記憶體，經由匯流排DB傳輸至快取記憶體CM(圖4)。
又，當輸出使用者資料Dat時，控制器晶粒CD例如切替(切換)外部控制端子/RE、RE之輸入信號。隨之，向資料信號輸入輸出端子DQ0～DQ7輸出所要輸出之使用者資料Dat中之8位元。又，切替資料選通信號輸入輸出端子DQS、/DQS之輸出信號。
又，當將記憶體晶粒MD設為待用(standby)狀態時，控制器晶粒CD例如向外部控制端子/CE輸入“H”。
又，當將記憶體晶粒MD設為匯流排空閒(bus idle)狀態時，控制器晶粒CD例如向外部控制端子/WE輸入“H”。
[動作模式MODEb中之外部端子之作用] 圖12及圖13係用以說明記憶體晶粒MD被設定為動作模式MODEb時外部端子之作用之真值表。再者，圖12及圖13中，“Z”表示輸入“H”及“L”中任一個均可之情況。“X”表示輸入信號固定為“H”或“L”之情況。“Input”表示進行資料輸入之情況。“Output”表示進行資料輸出之情況。
如上所述，於動作模式MODEb中，將外部控制端子CLE、ALE用於命令資料及位址資料之輸入，並且用於狀態資料Stt之輸出。此處，參照圖15如下所述，當於動作模式MODEb中進行命令資料Cmd或位址資料Add之輸入時，控制器晶粒CD向記憶體晶粒MD輸入如下信號，該信號表示接下來輸入之資料為命令資料Cmd抑或位址資料Add。以下，將此種信號稱為輸入輸出資料選擇信號。動作模式MODEb中，可將輸入輸出資料選擇信號稱為標頭，將繼輸入輸出資料選擇信號之後輸入輸出之命令資料Cmd、位址資料Add、狀態資料Stt等稱為主體。又，可將1個標頭及1個主體之組合稱為幀。又，輸入輸出資料選擇信號亦可稱為幀選擇信號。
圖12表示輸入輸出資料選擇信號輸入期間FSel(圖15)之外部控制端子之作用。圖13表示輸入輸出資料選擇信號輸入後之期間S_In(圖15)或期間S_Out(圖18(b))之外部控制端子之作用。
當於期間FSel輸入旨在輸入命令資料Cmd之輸入輸出資料選擇信號時，控制器晶粒CD例如於向外部控制端子CLE輸入“H”，向外部控制端子ALE輸入“L”之狀態下，使外部控制端子/WE從“L”升壓至“H”。
當於期間FSel，外部控制端子CLE被輸入了“H”、外部控制端子ALE被輸入了“L”時，在緊跟該期間FSel後之期間S_In輸入之資料作為命令資料Cmd儲存於輸入輸出控制電路I/O內之緩衝記憶體，傳輸至命令暫存器CMR(圖4)。
又，當於期間FSel輸入旨在輸入位址資料Add之輸入輸出資料選擇信號時，控制器晶粒CD例如於向外部控制端子CLE輸入“L”，向外部控制端子ALE輸入“H”之狀態下，使外部控制端子/WE從“L”升壓至“H”。
當於期間FSel，外部控制端子CLE被輸入了“L”、外部控制端子ALE被輸入了“H”時，在緊跟該期間FSel後之期間S_In輸入之資料作為位址資料Add儲存於輸入輸出控制電路I/O內之緩衝記憶體，傳輸至位址暫存器ADR(圖4)。
當於期間S_In輸入命令資料Cmd或位址資料Add時，控制器晶粒CD例如對應於構成命令資料Cmd或位址資料Add之2位元資料之各位元將外部控制端子CLE、ALE之電壓設定為“H”或“L”，使外部控制端子/WE從“L”升壓至“H”。
再者，當於動作模式MODEb中輸入使用者資料Dat時，控制器晶粒CD例如對應於構成使用者資料Dat之8位元資料之各位元將資料信號輸入輸出端子DQ＜7：0＞之電壓設定為“H”或“L”，於向外部控制端子/RE、RE輸入“H、L”之狀態下，切替資料選通信號輸入輸出端子DQS、/DQS之輸入信號。該動作可於期間FSel執行，亦可於期間S_In執行。
動作模式MODEb中，經由資料信號輸入輸出端子DQ＜7：0＞輸入之資料作為使用者資料Dat儲存於輸入輸出控制電路I/O內之緩衝記憶體，經由匯流排DB傳輸至快取記憶體CM。
當於期間FSel輸入旨在輸出狀態資料Stt之輸入輸出資料選擇信號時，控制器晶粒CD例如於向外部控制端子CLE輸入“L”，向外部控制端子ALE輸入“L”之狀態下，使外部控制端子/WE從“L”升壓至“H”。
當於期間FSel，外部控制端子CLE被輸入了“L”、外部控制端子ALE被輸入了“L”時，在緊跟該期間FSel後之期間S_Out輸出狀態資料Stt之情形時，控制器晶粒CD例如將外部控制端子/WE之輸入信號降壓(圖13)。隨之，利用輸出電路202，從外部控制端子CLE、ALE向控制器晶粒CD輸出狀態資料Stt中之2位元。
又，當將記憶體晶粒MD設為待用狀態時，控制器晶粒CD例如向外部控制端子/CE輸入“H”。
又，當將記憶體晶粒MD設為匯流排空閒狀態時，控制器晶粒CD例如向外部控制端子/WE輸入“H”。
[各模式中之信號輸入輸出例] 圖14及圖15係用以說明第1實施方式之記憶體晶粒MD之動作之模式性波形圖。
圖14示出記憶體晶粒MD被設定為動作模式MODEa時輸入命令資料Cmd及位址資料Add時之波形。圖14之例子中，於時刻t101，控制器晶粒CD向記憶體晶粒MD輸入命令資料Cmd。又，於時刻t102，控制器晶粒CD向記憶體晶粒MD輸入位址資料Add。再者，圖示例中，於時刻t102～t103，輸入了構成位址資料Add之8位元×5個週期之資料，但週期數可少於5亦可多於5。又，於時刻t103，控制器晶粒CD向記憶體晶粒MD輸入命令資料Cmd。又，於時刻t104，開始讀出動作等動作，使端子RY//BY之電壓從“H”下降至“L”。
圖15示出記憶體晶粒MD被設定為動作模式MODEb時輸入命令資料Cmd及位址資料Add時之波形。圖15之例子中，以大致固定之間隔向外部控制端子/WE輸入“L”及“H”。又，將在預定之時刻，外部控制端子/WE之輸入信號一次降壓開始到再一次降壓為止之期間表示為上述期間FSel。又，將外部控制端子/WE之輸入信號於期間FSel結束時降壓開始到外部控制端子/WE之輸入信號進而降壓4次為止之期間表示為上述期間S_In。
圖15之例子中，於時刻t201～t202之期間FSel，控制器晶粒CD向記憶體晶粒MD輸入指定輸入命令資料Cmd之輸入輸出資料選擇信號。
又，於時刻t202～t203之期間S_In，控制器晶粒CD向記憶體晶粒MD輸入命令資料Cmd。
此處，圖15之例子中，於期間S_In，控制器晶粒CD將8位元之命令資料Cmd分成4個週期，以2位元為單位輸入至記憶體晶粒MD。例如，將8位元之命令資料Cmd設為位元“7”～“0”。首先，第1週期之資料輸入中，於對應於位元“7”、“6”，將外部控制端子CLE、ALE之電壓設定為“H”或“L”之狀態下，使外部控制端子/WE從“L”升壓至“H”。第2週期～第4週期之資料輸入亦同樣如此，於對應於位元“5”、“4”、位元“3”、“2”、及位元“1”、“0”，分別將外部控制端子CLE、ALE之電壓設定為“H”或“L”之狀態下，使外部控制端子/WE從“L”升壓至“H”。
又，於時刻t203～t204之期間FSel，控制器晶粒CD向記憶體晶粒MD輸入指定輸入位址資料Add之輸入輸出資料選擇信號。
又，於時刻t204～t205之期間S_In，控制器晶粒CD向記憶體晶粒MD輸入位址資料Add。
此處，圖15之例子中，於期間S_In，控制器晶粒CD將構成位址資料Add之8位元資料分成4個週期，以2位元為單位輸入至記憶體晶粒MD。
再者，雖然省略圖示，但關於時刻t205～t206亦同樣如此，以2位元為單位輸入構成位址資料Add之資料。
又，於時刻t206～t207之期間FSel，與時刻t201～t202同樣，輸入指定輸入命令資料Cmd之輸入輸出資料選擇信號。
又，於時刻t207～t208之期間S_In，控制器晶粒CD向記憶體晶粒MD輸入命令資料Cmd。又，於期間S_In，於外部控制端子/WE最後從“L”升壓至“H”之時刻，開始讀出動作等動作，使端子RY//BY之電壓從“H”下降至“L”。
再者，於期間FSel，控制器晶粒CD向記憶體晶粒MD輸入指定輸入命令資料Cmd或位址資料Add之輸入輸出資料選擇信號之情形時，緊跟其後之期間為期間S_In，但於期間FSel，控制器晶粒CD向記憶體晶粒MD輸入旨在輸出狀態資料Stt之輸入輸出資料選擇信號之情形時，如下所述，緊跟其後之期間為期間S_Out。
[動作] 接下來，對記憶體晶粒MD之動作進行說明。 記憶體晶粒MD構成為可執行讀出動作。讀出動作係利用感測放大器模組SAM從記憶胞陣列MCA讀出使用者資料Dat並將所讀出之使用者資料Dat傳輸至鎖存電路XDL之動作。讀出動作中，從記憶胞陣列MCA讀出之使用者資料Dat經由位元線BL、感測放大器模組SAM傳輸至鎖存電路XDL。
又，記憶體晶粒MD構成為可執行資料輸出動作。資料輸出動作係將鎖存電路XDL所包含之使用者資料Dat輸出至控制器晶粒CD之動作。於資料輸出動作中，鎖存電路XDL所包含之使用者資料Dat經由參照圖7所說明之行解碼器COLD、多工器MPX、匯流排配線DB、及輸入輸出控制電路I/O輸出至控制器晶粒CD。
又，記憶體晶粒MD構成為可執行狀態讀取。狀態讀取係將狀態暫存器STR所包含之狀態資料Stt輸出至控制器晶粒CD之動作。狀態讀取中，狀態暫存器STR所包含之狀態資料Stt經由輸入輸出控制電路I/O或邏輯電路CTR輸出至控制器晶粒CD。
[動作模式MODEa中之讀出動作及資料輸出動作] 圖16係表示動作模式MODEa中執行讀出動作及資料輸出動作時之情況之模式性時序圖。圖16之例子中，記憶體晶粒MD被設定為動作模式MODEa。
圖16之例子中，首先，經由資料信號輸入輸出端子DQ＜7：0＞依次輸入命令資料“00h”、位址資料Add、及命令資料“30h”。命令資料“00h”係指示讀出動作之命令集最初輸入之命令資料Cmd。命令資料“30h”係指示讀出動作之命令集最終輸入之命令資料Cmd。
隨著命令資料“00h”、位址資料Add、及命令資料“30h”之輸入，開始讀出動作，端子RY//BY之電壓從“H”下降至“L”。又，使用者資料Dat傳輸至鎖存電路XDL。又，於讀出動作結束之時刻，端子RY//BY之電壓從“L”上升至“H”。
其次，經由資料信號輸入輸出端子DQ＜7：0＞依次輸入命令資料“05h”、位址資料Add、及命令資料“E0h”。命令資料“05h”係指示資料輸出動作之命令集最初輸入之命令資料Cmd。命令資料“E0h”係指示資料輸出動作之命令集最終輸入之命令資料Cmd。
隨著命令資料“05h”、位址資料Add、及命令資料“E0h”之輸入，於預定之待機時間後，控制器晶粒CD切替(切換)外部控制端子/RE、RE之輸入信號。藉此，開始資料輸出動作，經由資料信號輸入輸出端子DQ輸出使用者資料Dat。
圖17係表示動作模式MODEa中執行讀出動作及資料輸出動作時之其他情況之模式性時序圖。圖17之例子中，記憶體晶粒MD被設定為動作模式MODEa。
圖17之例子中，首先，經由資料信號輸入輸出端子DQ＜7：0＞依次輸入命令資料“00h”、位址資料Add、及命令資料“30h”。該命令集所包含之位址資料Add包含作為讀出動作對象之記憶體面PLN0(圖4)之資訊作為上述記憶體面位址。 隨著命令資料“00h”、位址資料Add、及命令資料“30h”之輸入，對記憶體面PLN0開始讀出動作，將使用者資料Dat傳輸至鎖存電路XDL0。
其次，經由資料信號輸入輸出端子DQ＜7：0＞依次輸入命令資料“00h”、位址資料Add、及命令資料“30h”。該命令集所包含之位址資料Add包含成為讀出動作對象之記憶體面PLN1(圖4)之資訊作為上述記憶體面位址。
隨著命令資料“00h”、位址資料Add、及命令資料“30h”之輸入，對記憶體面PLN1開始讀出動作，將使用者資料Dat傳輸至鎖存電路XDL1。
其次，經由資料信號輸入輸出端子DQ＜7：0＞輸入命令資料“70h”。命令資料“70h”係指示狀態讀取之命令資料。隨著命令資料“70h”之輸入，進行狀態讀取，經由資料信號輸入輸出端子DQ＜7：0＞輸出狀態資料Stt。
其次，經由資料信號輸入輸出端子DQ＜7：0＞依次輸入命令資料“05h”、位址資料Add、及命令資料“E0h”。該命令集所包含之位址資料Add包含成為資料輸出動作對象之記憶體面PLN0(圖4)之資訊作為上述記憶體面位址。
隨著命令資料“05h”、位址資料Add、及命令資料“E0h”之輸入，於預定待機時間後，控制器晶粒CD切替(切換)外部控制端子/RE、RE之輸入信號。藉此，對記憶體面PLN0開始資料輸出動作，經由資料信號輸入輸出端子DQ＜7：0＞輸出使用者資料“DataOut”。
於對記憶體面PLN0之資料輸出動作結束後，經由資料信號輸入輸出端子DQ＜7：0＞輸入命令資料“70h”。隨著命令資料“70h”之輸入，再次進行狀態讀取，經由資料信號輸入輸出端子DQ＜7：0＞輸出狀態資料Stt。
其次，與對PLN0之資料輸出動作同樣，經由資料信號輸入輸出端子DQ＜7：0＞依次輸入命令資料“05h”、位址資料Add、及命令資料“E0h”。該命令集所包含之位址資料Add包含成為資料輸出動作對象之記憶體面PLN1(圖4)之資訊作為上述記憶體面位址。 於經過預定時間後，控制器晶粒CD切替(切換)外部控制端子/RE、RE之輸入信號。藉此，對記憶體面PLN1開始資料輸出動作，經由資料信號輸入輸出端子DQ＜7：0＞輸出使用者資料“DataOut”。
[動作模式MODEb中之讀出動作及資料輸出動作] 圖18(a)係表示動作模式MODEb中執行讀出動作及資料輸出動作時之情況之模式性時序圖。圖18(a)之例子中，記憶體晶粒MD被設定為動作模式MODEb。
圖18(a)之例子中，首先，經由外部控制端子CLE、ALE輸入包含命令資料“00h”之命令集。其次，經由外部控制端子CLE、ALE輸入包含命令資料“05h”之命令集。再者，動作模式MODEb中，可於獨立之時刻執行經由資料信號輸入輸出端子DQ＜7：0＞之資料輸入輸出與經由外部控制端子CLE、ALE之資料輸入輸出。例如，圖18(a)之例子中，該等命令集之輸入係於資料輸出動作執行中(切換外部控制端子/RE、RE之輸入信號之期間中)進行。
[動作模式MODEb中之狀態讀取動作] 圖18(b)係表示動作模式MODEb中執行狀態讀取動作時之情況之模式性時序圖。圖18(b)之例子中，記憶體晶粒MD被設定為動作模式MODEb。
圖18(b)之例子中，以大致固定間隔向外部控制端子/WE輸入“L”及“H”。又，將於預定時刻，外部控制端子/WE之輸入信號一次降壓開始到再一次降壓為止之期間表示為上述期間FSel。又，將外部控制端子/WE之輸入信號於期間FSel結束時降壓開始到外部控制端子/WE之輸入信號降壓4次為止之期間表示為期間S_In或期間S_Out。
即，於期間FSel，控制器晶粒CD向記憶體晶粒MD輸入指定輸入命令資料Cmd或位址資料Add之輸入輸出資料選擇信號之情形時，緊跟其後之期間成為期間S_In；於期間FSel，控制器晶粒CD向記憶體晶粒MD輸入旨在輸出狀態資料Stt之輸入輸出資料選擇信號之情形時，緊跟其後之期間成為期間S_Out。
首先，經由外部控制端子CLE、ALE輸入命令資料“70h”。其次，輸入旨在輸出狀態資料Stt之輸入輸出資料選擇信號。更具體而言，如圖18(b)所示，於動作模式MODEb之期間FSel，為了輸入旨在輸出狀態資料Stt之輸入輸出資料選擇信號，控制器晶粒CD例如於向外部控制端子CLE輸入“L”，向外部控制端子ALE輸入“L”之狀態下，使外部控制端子/WE從“L”升壓至“H”。
又，如圖18(b)所示，於動作模式MODEb之期間S_Out，為了輸出狀態資料Stt，控制器晶粒CD例如將外部控制端子/WE之輸入信號降壓。隨之，利用輸出電路202，從外部控制端子CLE、ALE向控制器晶粒CD輸出狀態資料Stt中之2位元。當狀態資料Stt為8位元資料時，分成4個週期以2位元為單位輸出狀態資料Stt。
圖19係表示動作模式MODEb中執行讀出動作及資料輸出動作時之其他情況之模式性時序圖。圖19之例子中，記憶體晶粒MD被設定為動作模式MODEb。
圖19之例子中，首先，經由外部控制端子CLE、ALE依次輸入命令資料“00h”、位址資料Add、及命令資料“30h”。該命令集所包含之位址資料Add包含成為讀出動作對象之記憶體面PLN0(圖4)之資訊作為上述記憶體面位址。 其次，經由外部控制端子CLE、ALE依次輸入命令資料“00h”、位址資料Add、及命令資料“30h”。該命令集所包含之位址資料Add包含成為讀出動作對象之記憶體面PLN1(圖4)之資訊作為上述記憶體面位址。
其次，經由外部控制端子CLE、ALE輸入命令資料“70h”。隨著命令資料“70h”之輸入，進行狀態讀取，經由外部控制端子CLE、ALE輸出狀態資料Stt。
其次，經由外部控制端子CLE、ALE依次輸入命令資料“05h”、位址資料Add、及命令資料“E0h”。該位址資料Add包含成為資料輸出動作對象之記憶體面PLN0(圖4)之資訊作為上述記憶體面位址。
在預定之待機時間後，對記憶體面PLN0開始資料輸出動作，經由資料信號輸入輸出端子DQ＜7：0＞輸出使用者資料“DataOut”。
又，圖19之例子中，於對記憶體面PLN0進行資料輸出動作之期間，經由外部控制端子CLE、ALE輸入命令資料“70h”。隨著命令資料“70h”之輸入，進行狀態讀取，經由外部控制端子CLE、ALE輸出狀態資料Stt。即，本實施方式中，可與資料輸出動作並行地執行狀態讀取動作。
其次，經由外部控制端子CLE、ALE依次輸入命令資料“05h”、位址資料Add、及命令資料“E0h”。該位址資料Add包含成為資料輸出動作對象之記憶體面PLN1(圖4)之位址等作為上述記憶體面位址。
此處，動作模式MODEb中，與動作模式MODEa不同，資料輸出時刻調整部TCT(圖4)調整對記憶體面PLN1之資料輸出動作之開始時刻。於對記憶體面PLN0之資料輸出動作結束後，相應於資料輸出時刻調整部TCT發出之內部信號，對記憶體面PLN1開始資料輸出動作，經由資料信號輸入輸出端子DQ＜7：0＞輸出使用者資料“DataOut”。
[比較例之模式設定動作] 其次，參照圖20及圖21，對比較例之半導體記憶裝置之模式設定動作進行說明。圖20係用以說明比較例之半導體記憶裝置之模式設定動作之模式性流程圖。圖21係用以對比較例之半導體記憶裝置之模式設定動作進行說明之時序圖。
[包含比較例之模式設定動作之流程] 首先，使用圖20，對包含比較例中之模式設定動作之流程之各步驟進行說明。圖20所示流程之各步驟例如由控制器晶粒CD執行。
步驟S101x中，進行如下所述之電源供給動作。於剛進行步驟S101x之電源供給動作之後，記憶體晶粒MD為動作模式MODEa之狀態。
步驟S102x中，控制器晶粒CD選擇是否將記憶體晶粒MD從動作模式MODEa切替為動作模式MODEb。當切替為動作模式MODEb時，進入步驟S103x。當不切替為動作模式MODEb時，進入步驟S106x。
步驟S103x中，於記憶體晶粒MD被設定為動作模式MODEa之狀態下，進行如下所述之初始設定動作。初始設定動作例如包含如下所述之電源接通讀取動作及鏡像連接確認動作。即，控制器晶粒CD向記憶體晶粒MD之資料信號輸入輸出端子DQ＜7：0＞發送命令資料“FFh”、及命令資料“70h”，上述命令資料“FFh”係指示電源接通讀取動作之命令資料Cmd，上述命令資料“70h”係指示鏡像連接確認動作之命令資料Cmd。
步驟S104x中，進行模式設定動作。模式設定動作例如為控制器晶粒CD將記憶體晶粒MD從動作模式MODEa之狀態轉變為動作模式MODEb之狀態之動作。即，控制器晶粒CD向記憶體晶粒MD之資料信號輸入輸出端子DQ＜7：0＞發送作為指示模式設定動作之命令集之命令資料“EFh”、位址資料Add、及資料Dat。
步驟S105x中，於記憶體晶粒MD被設定為動作模式MODEb之狀態下，基於來自控制器晶粒CD之指令，開始讀出動作、寫入動作、抹除動作、資料輸出動作、狀態讀取等各種動作。例如，控制器晶粒CD向記憶體晶粒MD之外部控制端子CLE、ALE發送指示資料輸出動作之命令集。
另一方面，步驟S106x中，於記憶體晶粒MD被設定為動作模式MODEa之狀態下，基於來自控制器晶粒CD之指令，進行初始設定動作。步驟S106x係與步驟S103x相同之動作。例如，控制器晶粒CD向記憶體晶粒MD之資料信號輸入輸出端子DQ＜7：0＞發送命令資料“FFh”、及命令資料“70h”，上述命令資料“FFh”係指示電源接通讀取動作之命令資料Cmd，上述命令資料“70h”係指示鏡像連接確認動作之命令資料Cmd。
步驟S107x中，於記憶體晶粒MD被設定為動作模式MODEa之狀態下，基於來自控制器晶粒CD之指令，開始如上所述之各種動作。例如，控制器晶粒CD向記憶體晶粒MD之資料信號輸入輸出端子DQ＜7：0＞發送指示資料輸出動作之命令集。
[包含比較例之模式設定動作之時序圖] 圖21係表示比較例中執行初始設定動作及模式設定動作時之情況之模式性時序圖。圖21之例子中，於時序圖之開始時間點，藉由電源供給動作(Power on)執行電源電壓V CC之供給。於剛進行電源供給動作後，記憶體晶粒MD被設定為動作模式MODEa。換言之，記憶體晶粒MD構成為當電源供給被阻斷時成為動作模式MODEa。
圖21之例子中，於記憶體晶粒MD在剛進行電源供給動作後被設定為動作模式MODEa之狀態下，利用控制器晶粒CD，經由資料信號輸入輸出端子DQ＜7：0＞輸入命令資料“FFh”。命令資料“FFh”係指示初始設定動作之命令資料Cmd。
隨著命令資料“FFh”之輸入，於外部控制端子/WE從“L”升壓至“H”之時刻開始初始設定動作，端子RY//BY之電壓從“H”下降至“L”。又，於經過預定期間後，於初始設定動作結束之時刻，端子RY//BY之電壓從“L”上升至“H”。
其次，圖21之例子中，於記憶體晶粒MD被設定為動作模式MODEa之狀態下，利用控制器晶粒CD，經由資料信號輸入輸出端子DQ＜7：0＞輸入命令資料“70h”。命令資料“70h”係指示鏡像連接確認動作之命令資料Cmd。
隨著命令資料“70h”之輸入，於外部控制端子/WE從“L”升壓至“H”之時刻，開始鏡像連接確認動作，端子RY//BY之電壓從“H”下降至“L”。又，於經過預定期間後，於鏡像連接確認動作結束之時刻，端子RY//BY之電壓從“L”上升至“H”。
其次，於記憶體晶粒MD被設定為動作模式MODEa之狀態下，利用控制器晶粒CD，經由資料信號輸入輸出端子DQ＜7：0＞依次輸入指示模式設定動作之命令集。指示模式設定動作之命令集包含命令資料“EFh”、位址資料Add、及資料Dat。命令資料“EFh”係指示模式設定動作之命令資料Cmd，位址資料Add為特徵位址，資料Dat為特徵資料。
例如，圖21之例子中，於輸入命令資料“EFh”及位址資料Add後，輸入構成資料Dat之8位元×4個週期之資料。隨著資料Dat之最後週期之資料之輸入，於資料選通信號輸入輸出端子DQS、/DQS從“H”降壓至“L”之時刻，開始模式設定動作，端子RY//BY之電壓從“H”下降至“L”。又，於經過預定期間後，於模式設定動作結束之時刻，端子RY//BY之電壓從“L”上升至“H”。
以上動作之後，記憶體晶粒MD可在動作模式MODEb中執行通常之讀出動作或通常之寫入動作。
[第1實施方式之模式設定動作] 其次，參照圖22及圖23，對第1實施方式之半導體記憶裝置之模式設定動作進行說明。圖22係用以說明第1實施方式之半導體記憶裝置之模式設定動作之模式性流程圖。圖23係用以說明第1實施方式之半導體記憶裝置之模式設定動作之時序圖。
[包含第1實施方式之模式設定動作之流程] 首先，使用圖22，對包含第1實施方式之模式設定動作之流程之各步驟進行說明。圖22所示流程之各步驟例如利用控制器晶粒CD來執行。
步驟S101中，進行電源供給動作。電源供給動作例如為向記憶體晶粒MD之對應之焊墊電極P(圖4)供給電源電壓VCC之動作。作為電源供給動作，可對控制器晶粒CD及記憶體晶粒MD開始供給電源電壓VCC。又，可在維持對控制器晶粒CD之電源供給之狀態下開始對記憶體晶粒MD供給電源電壓VCC，亦可在維持對記憶體晶粒MD之電源供給之狀態下開始對控制器晶粒CD供給電源電壓VCC。於剛進行步驟S101之電源供給動作之後，記憶體晶粒MD為動作模式MODEa之狀態。
步驟S102中，控制器晶粒CD選擇是否將記憶體晶粒MD從動作模式MODEa切替為動作模式MODEb。當切替為動作模式MODEb時，進入步驟S103。當不切替為動作模式MODEb時，進入步驟S106。
步驟S103中，進行上述模式設定動作。模式設定動作例如在開始對控制器晶粒CD及記憶體晶粒MD供給電源後經過第1預定時間之後開始。該模式設定動作使用外部控制端子CLE、ALE、/WE進行。
如上所述，於剛進行電源供給動作後，記憶體晶粒MD被設定為動作模式MODEa。例如於執行步驟S103之前，特徵暫存器FR中保持有特徵資料Fd，上述特徵資料Fd旨在使記憶體晶粒MD以動作模式MODEa動作。若執行模式設定動作後經過第2預定時間，則於記憶體晶粒MD特徵資料Fd被抹除，旨在使記憶體晶粒MD以動作模式MODEb動作之特徵資料Fd重新被設定於特徵暫存器FR中。藉此，自動作模式MODEa至動作模式MODEb的切替完成。
步驟S104中，記憶體晶粒MD於設定為動作模式MODEb之狀態下，進行初始設定動作。初始設定動作例如包含：發送用於對記憶體晶粒MD指示執行電源接通讀取動作之命令，及發送用於對記憶體晶粒MD指示執行鏡像連接確認動作之命令。即，控制器晶粒CD係：作為初始設定動作，向記憶體晶粒MD之外部控制端子CLE、ALE發送命令資料“FFh”、及命令資料“70h”，上述命令資料“FFh”作為指示電源接通讀取動作之命令資料Cmd，上述命令資料“70h”作為指示鏡像連接確認動作之命令資料Cmd。再者，於對記憶體晶粒MD指示電源接通讀取動作之執行之命令資料“FFh”之發送完成後經過第3預定時間之前，記憶體晶粒MD無法進行通常之讀出動作、通常之寫入動作及通常之資料輸出動作等。
電源接通讀取動作例如包含：從記憶胞陣列MCA之預定區域(設定資訊儲存區塊)讀出記憶體晶粒MD之動作所需之初始設定資訊之動作、及將所需之初始資訊儲存至定序器SQC內之暫存器之動作。再者，亦可在控制器晶粒CD向記憶體晶粒MD發送指示電源接通讀取動作之命令資料Cmd之後，將初始設定資訊之全部或一部分從記憶體晶粒MD之資料信號輸入輸出端子DQ0～DQ7或外部控制端子CLE、ALE發送至控制器晶粒CD。
初始設定資訊包含用以使記憶體晶粒MD適當動作之資訊。初始設定資訊例如包含：表示不良區塊或不良行單元之資訊、及表示資料信號輸入輸出端子DQ0～DQ7之驅動器設定值等之資訊。初始設定資訊於記憶體晶粒MD之動作中儲存至例如定序器SQC內之暫存器。但是，儲存於此種暫存器之資訊在停止電源供給時會消失。因此，為了在停止電源供給之後亦保持初始設定資訊，初始設定資訊例如儲存至記憶胞陣列MCA之預定區域(設定資訊儲存區塊)。又，於重新開始電源供給後，藉由上述電源接通讀取動作，從記憶胞陣列MCA之預定區域(設定資訊儲存區塊)讀出初始設定資訊，將該資訊儲存至定序器SQC內之暫存器。
如使用圖3所說明，鏡像連接確認動作係於記憶體系統10具有正連接封裝體PKGa及逆連接封裝體PKGb且包含鏡像連接之情形時執行之動作。例如，圖3之例子中，於正連接封裝體PKGa及逆連接封裝體PKGb之間，輸入至資料信號輸入輸出端子DQ1、2、3、4、5、6、7之信號反轉。尤其是於使用者資料Dat以外之資料(例如命令資料Cmd、位址資料Add、狀態資料Stt、特徵資料Fd)反轉之情形時，有記憶體晶粒MD進行非預期動作之可能性。因此，第1實施方式中，各封裝體PKG為了確認自身狀態為正連接抑或逆連接，執行鏡像連接確認動作。
鏡像連接確認動作係於記憶體晶粒MD被設定為動作模式MODEa之狀態下，例如藉由對資料信號輸入輸出端子DQ＜7：0＞輸入非對稱序列之命令資料而進行。於將非對稱序列之命令資料輸入至正連接封裝體PKGa之情形時，正常輸入該命令資料。此種情形時，封裝體PKG判定自身為正連接封裝體PKGa。另一方面，於將非對稱序列之命令資料輸入至逆連接封裝體PKGb之情形時，反轉輸入該命令資料。此種情形時，封裝體PKG判定自身為逆連接封裝體PKGb。另一方面，於記憶體晶粒MD被設定為動作模式MODEb之狀態下，不經由資料信號輸入輸出端子DQ＜7：0＞輸入命令資料，因此記憶體晶粒MD僅根據命令資料無法判定自身為正連接封裝體PKGa抑或逆連接封裝體PKGb。因此，於記憶體晶粒MD被設定為動作模式MODEb之狀態下，進行鏡像連接確認動作時，如下所述，繼指示鏡像連接確認動作之命令資料(例如“70h”)之後，經由資料信號輸入輸出端子DQ＜7：0＞輸入鏡像連接確認用虛設資料(例如“70h”)。
步驟S105中，於記憶體晶粒MD被設定為動作模式MODEb之狀態下，基於來自控制器晶粒CD之指令，開始如上所述之各種動作。例如控制器晶粒CD向記憶體晶粒MD之外部控制端子CLE、ALE發送指示資料輸出動作之命令集。指示資料輸出動作之命令集之發送係：例如，如上述，於初始設定資訊中之自控制器晶粒CD對記憶體晶粒MD之指示執行電源接通讀取動作之命令資料“FFh”之發送完成後經過預定時間(例如，第3預定時間)後進行。然後，控制器晶粒CD切替(切換)外部控制端子/RE、RE之輸入信號，並且接收從記憶體晶粒MD之資料信號輸入輸出端子DQ＜7：0＞發送之使用者資料。利用控制器晶粒CD接收使用者資料例如在控制器晶粒CD發送指示資料輸出動作之命令集之後經過第4預定時間之後進行。
步驟S106中，於記憶體晶粒MD被設定為動作模式MODEa之狀態下，基於來自控制器晶粒CD之指令，進行初始設定動作。例如，控制器晶粒CD向記憶體晶粒MD之資料信號輸入輸出端子DQ＜7：0＞發送命令資料“FFh”、及命令資料“70h”，上述命令資料“FFh”係指示電源接通讀取動作之命令資料Cmd，上述命令資料“70h”係指示鏡像連接確認動作之命令資料Cmd。
步驟S106係與比較例之步驟S103x相同之動作。
步驟S107中，於記憶體晶粒MD被設定為動作模式MODEa之狀態下，基於來自控制器晶粒CD之指令，開始如上所述之各種動作。例如，控制器晶粒CD向記憶體晶粒MD之資料信號輸入輸出端子DQ＜7：0＞發送指示資料輸出動作之命令集。步驟S107係與比較例之步驟S107x相同之動作。
[包含第1實施方式之模式設定動作之時序圖] 圖23係表示第1實施方式中執行模式設定動作及初始設定動作時之情況之模式性時序圖。圖23之例子中，於時序圖之開始時間點，藉由電源供給動作執行電源電壓V CC之供給，又，記憶體晶粒MD被設定為動作模式MODEa。
於從電源供給動作經過預定時間(例如，第1預定時間)後，待所供給之電源電壓V CC穩定後，進行如下動作。圖23之例子中，於外部控制端子CLE被輸入了“H”、外部控制端子ALE被輸入了“H”之狀態下，控制器晶粒CD例如使外部控制端子/WE之輸入信號切换(切替)4次。例如，外部控制端子/WE之輸入信號之位準為“H”之情形時，若進行4次切换，則會以“L”、“H”、“L”、“H”之順序轉變。最後之切换中，於外部控制端子/WE從“L”升壓至“H”之時刻，於記憶體晶粒MD，端子RY//BY之電壓從“H”下降至“L”。又，於模式設定動作結束後經過了預定時間(例如，第2預定時間)之時刻，端子RY//BY之電壓從“L”上升至“H”。
再者，圖23中，作為從電源供給動作經過預定時間後進行之模式設定動作，示出了在控制器晶粒CD向外部控制端子CLE輸入“H”、向外部控制端子ALE輸入“H”之狀態下使外部控制端子/WE之輸入信號切换4次之例子(“L”、“H”、“L”、“H”)，但並不限於此。例如，控制器晶粒CD切换外部控制端子/WE之輸入信號之次數無需為4次，可為2次(“L”、“H”)或6次(“L”、“H”、“L”、“H”、“L”、“H”)或其以上。又，控制器晶粒CD可向外部控制端子CLE輸入“L”、向外部控制端子ALE輸入“H”，亦可向外部控制端子CLE輸入“L”、向外部控制端子ALE輸入“L”。但是，於向外部控制端子CLE輸入“H”、向外部控制端子ALE輸入“L”之情形時，根據資料信號輸入輸出端子DQ＜7：0＞之電壓狀態，有可能判定為記憶體晶粒MD被指示動作模式MODEa中之電源接通讀取動作，因此較佳為向外部控制端子CLE及外部控制端子ALE輸入除此以外之組合之電壓。
其次，圖23之例子中，於記憶體晶粒MD被設定為動作模式MODEb之狀態下，經由外部控制端子CLE、ALE輸入指定命令資料Cmd之輸入之輸入輸出資料選擇信號(標頭)、及構成命令資料“FFh”之8位元資料。命令資料“FFh”係初始設定動作中對記憶體晶粒MD指示執行電源接通讀取動作之命令資料Cmd。
圖23之例子中，於輸入標頭及命令資料“FFh”時，使外部控制端子/WE之輸入信號切换10次(“L”、“H”、“L”、“H”、“L”、“H”、“L”、“H”、“L”、“H”)。最後之切换中，於外部控制端子/WE從“L”升壓至“H”之時刻，於記憶體晶粒MD，開始電源接通讀取動作，端子RY//BY之電壓從“H”下降至“L”。又，於對記憶體晶粒MD發送指示執行電源接通讀取動作之命令資料“FFh”後(不對記憶體晶粒MD指示執行鏡像連接確認動作之情形時，為初始設定動作完成後)經過預定時間(例如，第3預定時間)後，於記憶體晶粒MD，於電源接通讀取動作結束之時刻，端子RY//BY之電壓從“L”上升至“H”。
其次，圖23之例子中，於記憶體晶粒MD被設定為動作模式MODEb之狀態下，經由外部控制端子CLE、ALE輸入指定輸入命令資料Cmd之輸入輸出資料選擇信號(標頭)、及命令資料“70h”。命令資料“70h”係指示鏡像連接確認動作之命令資料Cmd。
輸入標頭及命令資料“70h”時，使外部控制端子/WE之輸入信號切换10次。最後之切换中，於外部控制端子/WE從“L”升壓至“H”之時刻，經由資料信號輸入輸出端子DQ＜7：0＞輸入鏡像連接確認所需之非對稱虛設資料、例如“70h”。又，於隨著該“70h”之輸入而切换之資料選通信號輸入輸出端子DQS、/DQS最後從“H”降壓至“L”之時刻，於記憶體晶粒MD，開始鏡像連接確認動作，端子RY//BY之電壓從“H”下降至“L”。又，於對記憶體晶粒MD發送指示執行鏡像連接確認動作之命令資料“70h”後經過預定時間後，於記憶體晶粒MD，於鏡像連接確認動作結束之時刻，端子RY//BY之電壓從“L”上升至“H”。
以上動作之後，記憶體晶粒MD可於動作模式MODEb中執行通常之讀出動作、通常之寫入動作及通常之資料輸出動作等。
[效果] 如以上所說明，比較例之半導體記憶裝置於電源剛接通後為動作模式MODEa，電源剛接通後之初始設定動作及模式設定動作必須於動作模式MODEa中進行。因此，控制器晶粒CD即使以動作模式MODEb控制記憶體晶粒MD之通常動作之情形時，亦只有在電源剛接通後必須以動作模式MODEa控制記憶體系統，有時控制器晶粒CD之控制動作變得複雜。
與此相對，本實施方式之半導體記憶裝置於電源剛接通後為動作模式MODEa，但可藉由經由外部控制端子CLE、ALE之操作從動作模式MODEa切替為動作模式MODEb。換言之，為了將記憶體晶粒MD從動作模式MODEa切替為動作模式MODEb，無需使用資料信號輸入輸出端子DQ＜7：0＞進行信號輸入。又，初始設定動作亦可於記憶體晶粒MD被設定為動作模式MODEb之狀態下進行。因此，可抑制控制器晶粒CD之控制動作變得複雜。
[第2實施方式] 其次，參照圖24，對第2實施方式之半導體記憶裝置進行說明。圖24係用以說明第2實施方式之半導體記憶裝置之模式設定動作之時序圖。再者，以下說明中，與第1實施方式相同之構成及動作有時省略說明。
[第2實施方式之模式設定動作] 圖24之例子中，於時序圖之開始時間點，藉由電源供給動作執行電源電壓V CC之供給，又，記憶體晶粒MD被設定為動作模式MODEa。
圖24之例子中，與第1實施方式同樣，於外部控制端子CLE被輸入了“H”、外部控制端子ALE被輸入了“H”之狀態下，控制器晶粒CD例如使外部控制端子/WE之輸入信號切换4次，進行使記憶體晶粒MD從動作模式MODEa轉變為動作模式MODEb之模式設定動作。
其次，圖24之例子中，與第1實施方式同樣，於動作模式MODEb中，輸入標頭及命令資料“FFh”，進行初始設定動作。
此處，於第2實施方式之半導體記憶裝置中，控制器晶粒CD係於初始設定動作中，對記憶體晶粒MD發送用來指示執行電源接通讀取動作之命令後，不對記憶體晶粒MD發送用於指示執行鏡像連接確認動作之命令。換言之，記憶體晶粒MD於電源接通讀取動作結束後，不實施鏡像連接確認動作。於不經由資料信號輸入輸出端子DQ＜7：0＞輸入輸出使用者資料Dat以外之資料(例如命令資料Cmd、位址資料Add、狀態資料Stt、特徵資料Fd)之情形時，亦可為此種構成。
以上動作之後，記憶體晶粒MD可於動作模式MODEb中執行通常之讀出動作或通常之寫入動作。
[其他] 再者，對以上實施方式之說明中，於模式設定動作中，示出了向外部控制端子CLE輸入“H”、向外部控制端子ALE輸入“H”之例子。但是，模式設定動作中，亦可向外部控制端子CLE輸入“L”、向外部控制端子ALE輸入“L”，還可向外部控制端子CLE輸入“L”、向外部控制端子ALE輸入“H”。
又，模式設定動作中，示出了外部控制端子/WE之輸入信號切换了4次之例子。但是，模式設定動作中，外部控制端子/WE之輸入信號可切换2次，亦可切换6次以上。
再者，以上說明中，示出了如下例子，即，當在剛進行電源供給動作後之時刻輸入時，命令資料“FFh”成為指示電源接通讀取動作之命令資料Cmd。但是，當在電源接通讀取動作完成後之時刻輸入時，命令資料“FFh”亦可成為指示重設動作之命令資料Cmd。
又，示出了如下例子，即，於剛進行電源接通讀取動作後，命令資料“70h”為指示鏡像連接確認動作之命令資料Cmd。但是，於剛進行電源接通讀取動作後以外之情形時，命令資料“70h”亦可為指示狀態讀取之命令資料Cmd。
即，記憶體晶粒可構成為，於第1時刻(例如剛進行電源供給動作後之時刻)接收某一命令資料之情形時與於第2時刻(電源接通讀取動作完成後之時刻)接收某一命令資料之情形時，進行不同之動作。
又，以上說明中，於動作模式MODEb中，利用外部控制端子CLE、ALE進行了2位元資料之輸入輸出。但是，此種方法僅為例示，具體方法可適當調整。例如，於動作模式MODEb中，可利用其他端子等進行3位元以上資料之輸入輸出。更具體而言，作為外部控制端子CLE、ALE以外之端子，例如可使用參照圖4等所說明之外部控制端子/WP。又，於記憶體晶粒MD之選擇結束後，即使外部控制端子/CE之輸入發生變動亦維持記憶體晶粒MD之選擇狀態之情形時，亦可使用外部控制端子/CE作為外部控制端子CLE、ALE以外之端子。又，亦可從包含外部控制端子CLE、ALE之端子中選擇1個或2個端子，進行1位元或2位元資料之輸入輸出。同樣，於模式設定動作中，亦可代替外部控制端子CLE、ALE而使用除此以外之端子，或除使用外部控制端子CLE、ALE以外，還使用其他端子。
雖然對本發明之若干實施方式進行了說明，但該等實施方式係作為例子提出，並不意欲限定發明之範圍。該等新穎之實施方式可藉由其他各種方式來實施，可在不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨，並且包含於申請專利範圍所記載之發明及與其相等之範圍。 [相關申請案]
本申請案享有以日本專利申請案2022-031154號(申請日：2022年3月1日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
10:記憶體系統 20:主機 22:位址解碼器 23:區塊選擇電路 24:電壓選擇電路 31:電壓供給線 32:電荷泵電路 33:電壓選擇線 34:區塊選擇部 35:區塊選擇電晶體 36:電壓選擇部 37:電壓選擇電晶體 100:半導體基板 101:絕緣層 110:導電層 112:半導體層 120:半導體柱 121:雜質區域 125:絕緣層 130:閘極絕緣膜 201:輸入電路 202:輸出電路 ADR:位址暫存器 ALE:外部控制端子 B:接合線 BL:位元線 BLK:記憶體區塊 BLKSEL:區塊選擇線 Cb:觸點 CC:觸點 CD:控制器晶粒 /CE:外部控制端子 CG:配線 Ch:觸點 CLE:外部控制端子 CMR:命令暫存器 CM0, CM1:快取記憶體 COLD:行解碼器 CTR:邏輯電路 DB:匯流排配線 DQS, /DQS:資料選通信號輸入輸出端子 DQ0~DQ7:資料信號輸入輸出端子 DQ＜7：0＞:資料信號輸入輸出端子 FR:特徵暫存器 I/O:輸入輸出控制電路 MC:記憶胞 MCA:記憶胞陣列 MCA0, MCA1:記憶胞陣列 MD:記憶體晶粒 MPX:多工器 MS:記憶體串 MSB:記憶體晶粒安裝基板 P:焊墊電極 PC:周邊電路 PKG:封裝體 PKGa:正連接封裝體 PKGb:逆連接封裝體 PLN0, PLN1:記憶體面 RD0, RD1:列解碼器 /RE, RE:外部控制端子 RY//BY:端子 SAM0, SAM1:感測放大器模組 SA0, SA1:感測放大器 SB:焊料球 SGD:汲極側選擇閘極線 SGS:源極側選擇閘極線 SGSb:源極側選擇閘極線 SL:源極線 SQC:定序器 SSB:系統安裝基板 ST:塊間絕緣層 STD:汲極側選擇電晶體 STR:狀態暫存器 STS:源極側選擇電晶體 STSb:源極側選擇電晶體 SU:串單元 SW:連接變更電路 T:電極端子 TCT:資料輸出時刻調整部 Tr:電晶體 VG:電壓產生電路 /WE:外部控制端子 WL:字元線 /WP:外部控制端子 XDL0, XDL1:鎖存電路
圖1係表示第1實施方式之記憶體系統10之構成之模式性方塊圖。 圖2(a)係表示封裝體PKG之構成例之模式性側視圖，(b)係表示封裝體PKG之構成例之模式性俯視圖。 圖3係表示記憶體系統10之構成例之模式性側視圖。 圖4係表示記憶體晶粒MD之構成之模式性方塊圖。 圖5係表示記憶體晶粒MD之一部分構成之模式性電路圖。 圖6係表示記憶體晶粒MD之一部分構成之模式性立體圖。 圖7係表示記憶體晶粒MD之一部分構成之模式性電路圖。 圖8係表示記憶體晶粒MD之一部分構成之模式性電路圖。 圖9係用以說明動作模式MODEa之模式圖。 圖10係用以說明動作模式MODEb之模式圖。 圖11係用以說明動作模式MODEa之真值表。 圖12係用以說明動作模式MODEb之真值表。 圖13係用以說明動作模式MODEb之真值表。 圖14係用以說明動作模式MODEa之模式性波形圖。 圖15係用以說明動作模式MODEb之模式性波形圖。 圖16係用以說明動作模式MODEa之模式性時序圖。 圖17係用以說明動作模式MODEa之模式性時序圖。 圖18(a)及(b係用以說明動作模式MODEb之模式性時序圖。 圖19係用以說明動作模式MODEb之模式性時序圖。 圖20係用以說明比較例之半導體記憶裝置之模式設定動作之模式性流程圖。 圖21係用以說明比較例之半導體記憶裝置之模式設定動作之模式性時序圖。 圖22係用以說明第1實施方式之半導體記憶裝置之模式設定動作之模式性流程圖。 圖23係用以說明第1實施方式之半導體記憶裝置之模式設定動作之模式性時序圖。 圖24係用以說明第2實施方式之半導體記憶裝置之模式設定動作之模式性時序圖。
S101~S107:步驟

Claims (6)

  1. 一種記憶體系統，其具有： 半導體記憶裝置；及 控制裝置； 上述半導體記憶裝置具有： 第1信號墊，其可接收第1信號； 第2信號墊，其可接收第2信號； 第3信號墊，其可接收第3信號； 第4信號墊； 記憶胞陣列，其包含：複數個記憶胞電晶體串聯連接之串； 感測放大器模組，其與上述記憶胞陣列連接；及 資料暫存器，其與上述感測放大器模組連接，可儲存自上述記憶胞陣列讀出之資料； 上述控制裝置係： 於上述控制裝置被供給電源後經過第1預定時間後， 進行模式設定動作，上述模式設定動作係於將對上述第1信號墊發送之上述第1信號、或對上 述第2信號墊發送之上述第2信號之至少任一者設定為預定電壓之狀態下，使對上述第3信號墊發送之上述第3信號切換(toggle)； 於完成上述模式設定動作後經過第2預定時間後， 開始進行初始設定動作，上述初始設定動作包含向上述第2信號墊發送電源接通讀取命令之動作及接收自上述第4信號墊發送之初始設定資訊之動作； 於完成上述初始設定動作後經過第3預定時間後， 向上述第2信號墊發送指示資料輸出動作之資料輸出命令； 於發送上述資料輸出命令後經過第4預定時間後， 接收自上述第4信號墊發送之上述資料。
  2. 如請求項1之記憶體系統，其中 上述控制裝置於上述模式設定動作中， 使上述第3信號切換4次以上。
  3. 如請求項1或2之記憶體系統，其中 上述控制裝置於上述初始設定動作中， 向上述第1信號墊及上述第2信號墊發送上述電源接通讀取命令， 上述控制裝置係： 執行上述初始設定動作後經過上述第3預定時間後，向上述第1信號墊及上述第2信號墊發送上述資料輸出命令。
  4. 如請求項1之記憶體系統，其中 上述半導體記憶裝置進而包含可接收第5信號之第5信號墊， 上述控制裝置係： 於上述模式設定動作中， 於將對上述第2信號墊發送之上述第2信號及對上述第5信號墊發送之上述第5信號分別設定為預定電壓之狀態下，使對上述第3信號墊發送之上述第3信號切換 ， 向上述第2信號墊及上述第5信號墊發送上述電源接通讀取命令及上述資料輸出命令， 上述資料輸出命令包含命令資料及位址資料， 上述控制裝置係： 於發送上述命令資料之情形時， 使上述第3信號進行第1次切換，並且在將上述第2信號設定為第1電壓，將上述第5信號設定為與上述第1電壓不同之第2電壓後， 使上述第3信號進行第2次及之後之切换，並且向上述第2信號墊及上述第5信號墊發送上述命令資料； 於發送上述位址資料之情形時， 使上述第3信號進行第1次切換，並且將上述第2信號設定為上述第2電壓，將上述第5信號設定為上述第1電壓後， 使上述第3信號進行第2次及之後之切換，並且向上述第2信號墊及上述第5信號墊發送上述位址資料。
  5. 如請求項1之記憶體系統，其中 上述半導體記憶裝置設置有複數個， 上述複數個半導體記憶裝置分別進而包含第6信號墊， 1個上述半導體記憶裝置之上述第4信號墊與其他上述半導體記憶裝置之上述第6信號墊連接， 上述1個上述半導體記憶裝置之上述第6信號墊與上述其他上述半導體記憶裝置之上述第4信號墊連接， 上述控制裝置係： 於執行上述初始設定動作後，向上述複數個半導體記憶裝置之上述第2信號墊發送與上述電源接通讀取命令不同之第1命令， 於發送上述第1命令後，向上述複數個半導體記憶裝置之上述第4信號墊及上述第6信號墊發送第1資料。
  6. 如請求項5之記憶體系統，其中 上述第1資料由包含複數個位元之第1序列所構成， 當使上述第1序列之排列反轉後之序列設為第2序列時， 上述第2序列與上述第1序列不同。
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