TW202331973A - 可提高側面可焊性之半導體封裝元件及其製法 - Google Patents
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- TW202331973A TW202331973A TW111102537A TW111102537A TW202331973A TW 202331973 A TW202331973 A TW 202331973A TW 111102537 A TW111102537 A TW 111102537A TW 111102537 A TW111102537 A TW 111102537A TW 202331973 A TW202331973 A TW 202331973A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 36
- 238000005476 soldering Methods 0.000 title abstract description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 75
- 238000007789 sealing Methods 0.000 claims abstract description 31
- 239000010410 layer Substances 0.000 claims description 241
- 239000000758 substrate Substances 0.000 claims description 43
- 238000005538 encapsulation Methods 0.000 claims description 31
- 238000005520 cutting process Methods 0.000 claims description 29
- 238000007747 plating Methods 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 16
- 230000003064 anti-oxidating effect Effects 0.000 claims description 14
- 238000004806 packaging method and process Methods 0.000 claims description 12
- 239000011241 protective layer Substances 0.000 claims description 9
- 238000005553 drilling Methods 0.000 claims description 6
- 238000000227 grinding Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 229910000679 solder Inorganic materials 0.000 abstract description 16
- 230000003287 optical effect Effects 0.000 abstract description 2
- 238000001514 detection method Methods 0.000 abstract 1
- 239000010949 copper Substances 0.000 description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 10
- 229910052802 copper Inorganic materials 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000009713 electroplating Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 238000000465 moulding Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000009760 electrical discharge machining Methods 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000007654 immersion Methods 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 239000012778 molding material Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000003755 preservative agent Substances 0.000 description 2
- 230000002335 preservative effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000003466 welding Methods 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000005422 blasting Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 238000010137 moulding (plastic) Methods 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000004078 waterproofing Methods 0.000 description 1
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- Lead Frames For Integrated Circuits (AREA)
- Light Receiving Elements (AREA)
- Die Bonding (AREA)
Abstract
一種可提高側面可焊性之半導體封裝元件，包含一晶片、一包覆該晶片之塑封層以及形成在該塑封層之部之一導電層，該導電層的分佈位置依據該晶片的接腳腳位而設計，其中，製作完成之該導電層電性連接該晶片之信號接點並且構成半導體封裝元件之接腳，各個接腳外露於該塑封層並形成內凹狀的一階梯面，該階梯面的形狀係依據製程中重疊的第一光阻層、第二光阻層所決定，當該半導體封裝元件欲焊接在一電路板時，各接腳的階梯面可供焊錫吸附、填充，藉此提高半導體封裝元件與電路板之間的銲接品質，並允許光學檢測裝置判斷各接腳之銲接狀態。
Description
本發明關於一種封裝元件，特別是指一種可提高側面可焊性(solderability)之半導體封裝元件及其製法。
圖7A~7G揭露一種封裝元件的現有製作方法，圖7A為製作該封裝元件所使用之一導線架基板100，在該導線架基板100上形成有金屬製成之複數個連接肋部101，該複數個連接肋部101與接腳102相連。除了該連接肋部101之外，於導線架基板100上還具有電鍍連接條103。
如圖7B、7C所示，晶片200係設置在該導線架基板100的預設黏晶位置，並透過打線作業將金屬的導線201連接該晶片200及對應的接腳102，例如圖7C中的範例是單一晶片200對應連接6個獨立的接腳102。
當完成打線作業後，如圖7D所示，對該導線架基板100及晶片200進行封膠作業(molding)，利用塑封材料300包覆該晶片200。接著進行如圖7E所示的第一次切割作業，該第一次切割作業沿著該導線架基板100的X軸方向進行，其切割位置如虛線所繪，即沿著其中的連接肋部101進行切割。切割完成之後，各接腳102的切割截面會顯露出來。
完成第一次X軸方向的切割作業之後，即進行電鍍作業。如圖7F所示，因為導線架基板100上存在相連的電鍍連接條103，因此可對該電鍍連接條103通電，各接腳102的切割截面上可形成一電鍍層。電鍍完成後，進行第二次切割作業，該第二次切割作業沿著該導線架基板100的Y軸方向進行，如圖7F上所示的虛線位置。切割完成後的封裝元件如圖7G所示，在Y軸方向的切割面上可看見有連接肋部101的切割截面顯露出來，因此產生有露銅400的情形。
如上述介紹，現有製作方式雖然可以在封裝元件上的接腳側面完成鍍錫，但中間的製程需歷經兩道的切割作業，即沿著X軸方向的第一次切割以及沿著Y軸方向的第二次切割，因此製程相對複雜，其成本也較高；而封裝元件在第二次切割之後亦會產生露銅問題。
本發明之主要目的在於提供一種｢可提高側面可焊性之半導體封裝元件及其製法｣，在不需要進行二次切割的製程下提供一種半導體封裝元件，該半導體封裝元件其側面上的外露接腳能有利於焊接作業。
根據一較佳實施例，本發明提出之｢可提高側面可焊性之半導體封裝元件｣，包含：
一晶片，其正面及背面分別具有至少一個信號接點，其中該背面之信號接點係接觸在一導電基板的第一面；
一塑封層，係包覆該晶片，且在該塑封層中形成有第一開孔及第二開孔；
一導電層，填充在各該第一開孔與該第二開孔的內部以作為半導體封裝元件的接腳，其中，該第一開孔中的該導電層透過該導電基板電性連接該晶片之背面的信號接點，該第二開孔中的導電層係電性連接該晶片之正面的信號接點；
一絕緣保護層，係覆蓋該導電基板的第二面及該塑封層的正面；
各該接腳的一第一表面係露出於該塑封層的側面，各該接腳的一第二表面露出於該絕緣保護層，各該接腳的第一表面及第二表面垂直相鄰，在該接腳的第一表面及第二表面上具有一抗氧化層。
本發明提出一種製法，以製作上述的半導體封裝元件，該方法包含：
將一晶片黏著於一導電基板的第一面，其中該晶片之正面及背面分別設有至少一個信號接點；
以一塑封層包覆該晶片；
在該塑封層形成第一開孔及第二開孔；
填充一導電層於該第一開孔與該第二開孔的內部以作為接腳，其中，該第一開孔中的該導電層透過該導電基板電性連接該晶片之背面的信號接點，該第二開孔中的導電層係電性連接該晶片之正面的信號接點；
形成一絕緣保護層於該導電基板的第二面及該塑封層的正面；
在該絕緣保護層上的預定切割道進行切割，以形成獨立的半導體封裝元件，其中，各該半導體封裝元件的各該接腳的一第一表面係露出於該塑封層的側面，各該接腳的一第二表面露出於該絕緣保護層，各該接腳的第一表面及第二表面垂直相鄰；
形成一抗氧化層，以覆蓋在各該接腳的第一表面及第二表面。
根據另一較佳實施例，本發明提出之｢可提高側面可焊性之半導體封裝元件｣，包含：
一晶片，其正面及背面分別設有至少一個信號接點，其中該晶片的背面係設置在一導電基板的第一面；
一塑封層，係包覆該晶片，且在該塑封層中形成有第一開孔及第二開孔；
一導電層，填充在各個該第一開孔與該第二開孔的內部以作為半導體封裝元件的接腳，其中，該第一開孔中的該導電層透過該導電基板電性連接該晶片之背面的信號接點，該第二開孔中的導電層係電性連接該晶片之正面的信號接點；
一絕緣保護層，係覆蓋該導電基板的第二面及該塑封層的正面；
其中，各該接腳外露於該塑封層的部分形成有一階梯面，該階梯面包含依序相鄰接的一第一弧面、一第二弧面及一垂直面。
本發明另提出一種製法，以製作上述的半導體封裝元件，該方法包含：
將一晶片黏著於一導電基板的第一面，其中該晶片之正面及背面分別設有至少一個信號接點；
以一塑封層包覆該晶片；
在該塑封層形成第一開孔及第二開孔，該第一開孔位在晶片側邊並貫穿該塑封層，該第二開孔對應延伸至該晶片其正面之信號接點；
形成一第一光阻層，其中該第一光阻層經曝光顯影後露出該第一開孔及第二開孔；
形成一第二光阻層並重疊在該第一光阻層上，該第二光阻層經曝光顯影後露出該第一開孔及第二開孔，其中，至少一部分的該第二光阻層其覆蓋範圍大於其下方之第一光阻層；
填充一導電層於該第一開孔與該第二開孔的內部，其中，該第一開孔中的該導電層透過該導電基板電性連接該晶片之背面的信號接點，該第二開孔中的導電層係電性連接該晶片之正面的信號接點；
移除該第一光阻層及該第二光層，使該導電層構成接腳；
形成一絕緣保護層於該導電基板的第二面及該塑封層的正面；
在該絕緣保護層上的預定切割道進行切割，以形成獨立的半導體封裝元件，其中，該半導體封裝元件的各個接腳其外露於該塑封層的部分形成有一階梯面，該階梯面包含依序相鄰接的一第一弧面、一第二弧面及一垂直面；
形成一抗氧化層，以覆蓋在各接腳的該階梯面。
本發明所提出之半導體封裝元件及其製法，不需要如同先前技術預先製備有特定設計之導線架，也不必在製程中進行二道切割因此可避免最終切割之後導致的露銅問題。本發明之半導體封裝元件，在其側面上的各個接腳均可供焊錫吸附接觸，提高元件連接於電路板上時之焊接品質。
圖1A～圖1K為第一較佳實施的製程示意圖，在圖1A中，透過黏晶(die bonding)製程將複數晶片20接合在一導電基板10的第一面11，該導電基板10可為一銅基板，各晶片20的背面具有至少一信號接點(back-side metal)21供接合在該導電基板10的第一面11，透過例如金屬濺鍍的方式在背面形成該信號接點21，在該晶片20的正面亦具有至少一個信號接點(圖中未示)。
參看圖1B，在該導電基板10上形成一塑封層30以包覆各晶片20，該塑封層30的材料可為PP、EMC等介電材質。該塑封層30成型後，視需求進行圖1C所示的平坦化步驟，於該塑封層30的表面進行研磨(grinding)或清潔作業，使整體塑封層30的表面成為平整表面。
參看圖1D所示，在該塑封層30的預設接腳位置形成第一開孔(vias)31a及第二開孔31b，該些第一開孔31a、第二開孔31b的位置與數目取決於產品所需之腳位，例如第一開孔31a位在該晶片20的同一側；或是有複數個第一開孔31a位在該晶片20的相對兩側；或是有複數個第一開孔31a分布在該晶片20的四周側邊。其中，晶片20周圍的該第一開孔31a完全貫穿該塑封層30以露出該導電基板10，該第二開孔31b從塑封層30的表面延伸到該晶片20正面的信號接點。該第一開孔31a、第二開孔31b的製作方式可透過如雷射鑽孔(Laser drilling)、超音波鑽孔(Ultrasonic drilling)、微放電加工(Micro Electrical Discharge Machining, μ-EDM)、微細磨料噴射加工(Micro powder blasting)或是感應耦合電漿離子蝕刻(Inductively Coupled Plasma Reactive Ion Etching, ICP-RIE)等技術，在此不特別限制其成形方式。本說明書中記載的第一開孔、第二開孔是指在不同位置的開孔，藉此區分不同開孔的種類，而不是指數量為第一個開孔、第二個開孔。
請參考圖1E，在每個第一開孔31a、第二開孔31b的孔壁及塑封層30的表面形成一預電鍍層40，該預電鍍層40作為後續製作導電層的種子層(seed layer)，該預電鍍層40的製作方式可選用化學鍍(Electro-less Plating)、濺鍍(sputter)等技術完成；較佳的，該預電鍍層40的材料為鈦/銅(Ti/Cu)。
請參考圖1F~圖1G，在該預電鍍層40的表面形成一光阻層50，該光阻層50經過圖案化後，在對應各第一開孔31a、各第二開孔31b的位置形成開窗而露出該預電鍍層40。在各個第一開孔31a、第二開孔31b的內部填滿一導電層42，該導電層42的較佳材料為銅。
請參考圖1H所示，在形成導電層42之後，將該光阻層50及其下方的預電鍍層40移除，該導電層42從而形成多個接腳。在一較佳實施例中，每個第一開孔31a、第二開孔31b中的該導電層42構成一獨立的接腳42a、42b；在另一較佳實施中，根據晶片20的腳位設計，也可以將複數個第一開孔31a及／或第二開孔31b中的導電層42彼此電性連接形成一共同接點（圖中未示）。
請參考圖1I，一絕緣保護層44(solder mask)係形成在該導電基板10的第二面12以及該塑封層30的正面。該絕緣保護層44具有防水氣、防氧化的功能。其中，因為在正面的絕緣保護層44是分布在相鄰接腳42a、42b之間，因此該絕緣保護層44可作為阻焊層，防止相鄰接腳42a、42b發生短路。
請參照圖1J~1K所示，在該絕緣保護層44上的預定切割位置進行切割(sawing)，令每一個晶片20及其塑封層30成為獨立的封裝元件。在各接腳42a、42b外露的表面上形成一抗氧化層46，該抗氧化層46可以是一有機保焊膜(Organic Solderability Preservative, OSP)、化學鍍鍚(E’less Tin)、無電電鍍鎳浸金(ENIG)、無鉛噴錫(HASL)等。該抗氧化層46覆蓋的區域包含了各接腳42a、42b因切割而露出的第一表面421以及各接腳42a、42b未被絕緣保護層44覆蓋的第二表面422，從剖面觀察，各接腳42a、42b之第一表面421及第二表面422呈現L形垂直相鄰，該第一表面421與塑封層30的側面平齊。
請參考圖2，為本發明第一實施例的應用示意圖，晶片20的信號接點21透過導電基板10電性連接至接腳42a，以圖2所示的方向說明，該接腳42a、42b的底面皆在同一平面以用於焊接在一電路板P。該些接腳42a、42b藉由焊錫S電性連接至電路板P上的金屬接點M1、M2，其中，焊錫S可吸附在每個接腳42a、42b的側面及底面以提高接觸面積、確保焊接的可靠度。除此之外，自動光學檢查(AOI)設備也可直接拍攝封裝元件與電路板P之間的接合情況，藉此判斷該封裝元件之焊接品質。
根據上述流程製作完成的其中一種封裝元件具有如圖3A所示的外觀，該封裝元件的相對兩側面各具有一接腳42a、42b，每個接腳42a、42b的第一表面421會同時露出於該封裝元件的側面，第二表面422會露出於封裝元件的焊接底面，在每個接腳42a、42b露出的第一表面421、第二表面422鍍上該抗氧化層46；再請參考圖3B所示，依據封裝元件的腳位設計，也可以將複數個接腳42a集中在封裝元件的同一側面。而圖3C亦是另一種依據上述流程製作完成的封裝元件，在每個側面上各分佈有複數個接腳42a、42b，該封裝元件具有QFN元件的外形。
另請參照圖4A～圖4M，為本發明第二較佳實施例的製程示意圖，在第二較佳實施例中沿用與第一實施例相同的元件符號，其中因為圖4A～圖4E的製法與圖1A～圖1E的製法相同，在此不重複描述。
請參考圖4F，該預電鍍層40的表面形成有一第一光阻層51，該第一光阻層51經過圖案化後，在對應各第一開孔31a、各第二開孔31b的位置分別形成開窗以露出該預電鍍層40。
請參考圖4G，該第一光阻層51成型後，在該第一光阻層51的表面形成一第二光阻層52，使該第二光阻層52重疊在該第一光阻層51上方，該第二光阻層52疊加該第一光阻層51之後的總體厚度可等同於第一實施例中該單一光阻層50的厚度。同樣的，該第二光阻層52經過圖案化後，在對應各第一開孔31a、各第二開孔31b的位置亦形成開窗，於該第二光阻層52的開窗中露出該預電鍍層40。比較圖4F及圖4G，對該第二光阻層52進行圖案化時，特別設計該第二光阻層52之光罩圖案，針對預計形成該封裝元件之側面接腳的光阻層，本發明特別設計該第二光阻層52的延伸寬度W2大於其下方之第一光阻層51的延伸寬度W1 (W2＞W1)。例如第二光阻層52若是為負光阻，其被感光的部分在顯影後會被保留，因此可將該第二光阻層52的光罩開孔寬度設計為略大於第一光阻層51的寬度W1，該第二光阻層52顯影後的覆蓋範圍便能夠略大於第一光阻層51。第二光阻層52的側邊因為自然略微向下彎垂，使得第二光阻層52與第一光阻層51相疊合之後的光阻層邊緣形成上寬下窄的側邊。
請參考圖4H，在未被第二光阻層52、第一光阻層51覆蓋的開窗中進一步形成一導電層42，該導電層42填滿在各個第一開孔31a、第二開孔31b的內部，該導電層42的較佳材料為銅。
如圖4I所示，在導電層42製作完成後，移除該第一光阻層51及第二光阻層52，使得該導電層42形成為多個接腳。因為該第一光阻層51及第二光阻層52重疊後的邊緣具有上寬下窄的形狀，該第一光阻層51及第二光阻層52可被完全蝕刻而不會殘留。在一較佳實施例中，每一個第一開孔31a、第二開孔31b中的導電層42構成一獨立的接腳42a, 42b；在另一較佳實施中，根據晶片20的腳位設計，也可以將複數個第一開孔31a及／或第二開孔31b中的導電層42彼此電性連接形成一共同接點（圖中未示）。在移除光阻後，各接腳42a、42b的側面形成一階梯面43，該階梯面43由依序相連的一第一弧面431、一第二弧面432及一垂直面433組成，該第一弧面431、第二弧面432為弧形凸面；該垂直面433係一平坦表面，與該封裝元件之側面平齊。
如圖4J所示，對原本被第一光阻層51、第二光阻層52覆蓋的預電鍍層40進行蝕刻，露出該預電鍍層40下方的塑封層30。
如圖4K所示，在該導電基板10的底面以及該塑封層30的正面分別以絕緣材形成一絕緣保護層44(solder mask)。其中，該塑封層30正面的絕緣保護層44分布在相鄰接腳42a、42b之間，可作為阻焊層，防止相鄰接腳42a、42b短路。
請參照圖4L所示，在預定的切割位置進行切割(sawing)，令每一個晶片20及其塑封層30形成獨立的封裝元件。各封裝元件的各個接腳42a、42b側面隨著切割而露出，因此進一步進行如圖4K所示的表面保護處理，在各接腳42a、42b的外露表面上形成一抗氧化層46，該抗氧化層46可以是有機保焊膜(Organic Solderability Preservative, OSP)、化學鍍鍚(E’less Tin)、無電電鍍鎳浸金(ENIG)、無鉛噴錫(HASL)等。該抗氧化層46包覆的範圍包含了各接腳42a、42b因為切割而露出的階梯面43以及各接腳42a、42b未被絕緣保護層44覆蓋的表面。
請參考圖5，為本發明第二實施例封裝元件之應用示意圖，與第一實施例之差別在於該些接腳42a、42b的側面具有階梯面43，當封裝元件焊接在電路板P時，該階梯面43可容納更多的焊錫S，藉以提高焊接面積、確保焊接的可靠度。
請參考圖6，為根據上述第二實施例流程製作的一種封裝元件外觀，封裝元件的相對兩側面上形成複數接腳42a、42b，每個接腳42a、42b具有該階梯面43。該封裝元件的外形不侷限為圖6的外形，也可以是前述圖3A~3C中所示實施例當中的任何一種。
藉由上述具體實施例的說明，本發明的封裝元件及其製法具有以下特點：
一、根據本發明至少一實施例，分佈在封裝元件側邊的各個外露接腳均可全面的被焊錫包覆，增加與焊錫接觸的面積、確保焊接品質。
二、根據本發明至少一實施例，本發明利用兩道連續疊加的光罩定義出封裝元件的接腳外形，使接腳形成有能夠容納更多焊錫的階梯面，該階梯面可增加與焊錫接觸的面積。
三、本發明在製作過程中，不需要如同先前技術進行第一次切割、通電電鍍、第二次切割等連續作業，可減少切割步驟，並且避免最終切割之後導致的露銅問題。
四、本發明在製程中不需使用傳統的導線架(lead frame)、打線(wire bonding)。
五、本發明在第一開孔及第二開孔內部填充的導電材料(例如銅)構成封裝元件的接腳，該接腳與晶片之間具有較大的接觸面積，可提高封裝元件的熱傳導，產生較好的散熱效果。
10:導電基板
11:第一面
12:第二面
20:晶片
21:信號接點
30:塑封層
31a:第一開孔
31b:第二開孔
40:預電鍍層
42:導電層
42a, 42b:接腳
421:第一表面
422:第二表面
43:階梯面
431:第一弧面
432:第二弧面
433:垂直面
44:絕緣保護層
46:抗氧化層
50:光阻層
51:第一光阻層
52:第二光阻層
P:電路板
M1,M2:金屬接點
S:焊錫
100:導線架基板
101:連接肋部
102:接腳
103:電鍍連接條
200:晶片
201:導線
300:塑封材料
400:露銅
圖1A~圖1K：本發明第一實施例之製程示意圖。
圖2：本發明第一實施例之應用示意圖。
圖3A：根據本發明第一實施例製法製作完成之一種封裝元件的外觀示意圖。
圖3B：根據本發明第一實施例製法製作完成之另一種封裝元件的外觀示意圖。
圖3C：根據本發明第一實施例製法製作完成之再一種封裝元件的外觀示意圖。
圖4A~圖4M：本發明第二實施例之製程示意圖。
圖5：本發明第二實施例之應用示意圖。
圖6：根據本發明第二實施例製作而成之一種封裝元件的外觀示意圖。
圖7A～圖7G：現有封裝元件之製程示意圖。
20:晶片
21:信號接點
30:塑封層
40:預電鍍層
42a,42b:接腳
431:第一弧面
432:第二弧面
433:垂直面
44:絕緣保護層
46:抗氧化層
P:電路板
M1,M2:金屬接點
S:焊錫
Claims (14)
- 一種可提高側面可焊性之半導體封裝元件，包含： 一晶片，其正面及背面分別設有至少一個信號接點，其中該背面之信號接點係接觸在一導電基板的第一面； 一塑封層，係包覆該晶片，且在該塑封層中形成有第一開孔及第二開孔； 一導電層，填充在各個該第一開孔與該第二開孔的內部以作為半導體封裝元件的接腳，其中，該第一開孔中的該導電層透過該導電基板電性連接該晶片之背面的信號接點，該第二開孔中的導電層係電性連接該晶片之正面的信號接點； 一絕緣保護層，係覆蓋該導電基板的第二面及該塑封層的正面； 其中，各該接腳的一第一表面係露出於該塑封層的側面，各該接腳的一第二表面露出於該絕緣保護層，各該接腳的第一表面及第二表面垂直相鄰，在該接腳的第一表面及第二表面上具有一抗氧化層。
- 如請求項1所述可提高側面可焊性之半導體封裝元件，各該接腳的第一表面係與該塑封層的側面平齊，第二表面係與該絕緣保護層平齊。
- 如請求項1所述可提高側面可焊性之半導體封裝元件，各該接腳的第一表面及第二表面皆為平整表面。
- 一種可提高側面可焊性之半導體封裝元件製法，包含： 將一晶片黏著於一導電基板的第一面，其中該晶片之正面及背面分別設有至少一個信號接點； 以一塑封層包覆該晶片； 在該塑封層形成第一開孔及第二開孔； 填充一導電層於該第一開孔與該第二開孔的內部以作為接腳，其中，該第一開孔中的該導電層透過該導電基板電性連接該晶片之背面的信號接點，該第二開孔中的導電層係電性連接該晶片之正面的信號接點； 形成一絕緣保護層於該導電基板的第二面及該塑封層的正面； 在該絕緣保護層上的預定切割道進行切割，以形成獨立的半導體封裝元件，其中，各該半導體封裝元件的各該接腳的一第一表面係露出於該塑封層的側面，各該接腳的一第二表面露出於該絕緣保護層，各該接腳的第一表面及第二表面垂直相鄰； 形成一抗氧化層，以覆蓋在各該接腳的第一表面及第二表面。
- 如請求項4所述可提高側面可焊性之半導體封裝元件製法，在填充一導電層於該第一開孔與該第二開孔之步驟中，進一步包含有： 於該塑封層的表面、該第一開孔與第二開孔的內部預先形成一預電鍍層； 在該預電鍍層上塗佈單一光阻層，對該光阻層進行圖案化以形成複數開窗，其中，該複數開窗對應露出該第一開孔與第二開孔； 透過該光阻層上的開窗，在該第一開孔與第二開孔填充該導電層； 移除該光阻層。
- 如請求項5所述可提高側面可焊性之半導體封裝元件製法，在移除該光阻層之後，該絕緣保護層填充於該光阻層的原本位置以覆蓋在該塑封層的正面。
- 如請求項4所述可提高側面可焊性之半導體封裝元件製法，其中： 在以一塑封層包覆該晶片之步驟中，係進一步研磨該塑封層之表面； 在該塑封層形成第一開孔及第二開孔之步驟中，該第一開孔位在晶片周圍並貫穿該塑封層，該第二開孔對應延伸至該晶片其正面之信號接點，該第一開孔及第二開孔利用雷射鑽孔製程形成。
- 一種可提高側面可焊性之半導體封裝元件，包含： 一晶片，其正面及背面分別設有至少一個信號接點，其中該背面之信號接點係接觸一導電基板的第一面； 一塑封層，係包覆該晶片，且在該塑封層中形成有第一開孔及第二開孔； 一導電層，填充在各個該第一開孔與該第二開孔的內部以作為半導體封裝元件的接腳，其中，該第一開孔中的該導電層透過該導電基板電性連接該晶片之背面的信號接點，該第二開孔中的導電層係電性連接該晶片之正面的信號接點； 一絕緣保護層，係覆蓋該導電基板的第二面及該塑封層的正面； 其中，各該接腳外露於該塑封層的部分形成有一階梯面，該階梯面包含依序相鄰接的一第一弧面、一第二弧面及一垂直面。
- 如請求項8所述可提高側面可焊性之半導體封裝元件，其中，各該接腳的該第一弧面及該第二弧面為一弧形凸面，該垂直面係一平坦表面且平齊於該塑封層之側面。
- 一種可提高側面可焊性之半導體封裝元件製法，包含： 將一晶片黏著於一導電基板的第一面，其中該晶片之正面及背面分別設有至少一個信號接點； 以一塑封層包覆該晶片； 在該塑封層形成第一開孔及第二開孔，該第一開孔位在晶片側邊並貫穿該塑封層，該第二開孔對應延伸至該晶片其正面之信號接點； 形成一第一光阻層，其中該第一光阻層經曝光顯影後露出該第一開孔及第二開孔； 形成一第二光阻層並重疊在該第一光阻層上，該第二光阻層經曝光顯影後露出該第一開孔及第二開孔，其中，至少一部分的該第二光阻層其覆蓋範圍大於其下方之第一光阻層； 填充一導電層於該第一開孔與該第二開孔的內部，其中，該第一開孔中的該導電層透過該導電基板電性連接該晶片之背面的信號接點，該第二開孔中的導電層係電性連接該晶片之正面的信號接點； 移除該第一光阻層及該第二光層，使該導電層構成接腳； 形成一絕緣保護層於該導電基板的第二面及該塑封層的正面； 在該絕緣保護層上的預定切割道進行切割，以形成獨立的半導體封裝元件，其中，該半導體封裝元件的各個接腳其外露於該塑封層的部分形成有一階梯面，該階梯面包含依序相鄰接的一第一弧面、一第二弧面及一垂直面； 形成一抗氧化層，以覆蓋在各接腳的該階梯面。
- 如請求項10所述可提高側面可焊性之半導體封裝元件製法，其中： 在該形成該第一光阻層之前，於該塑封層的表面、該第一開孔與第二開孔的內部預先形成一預電鍍層； 在移除該第一光阻層、該第二光阻層之後，係進一步移除未被導電層覆蓋之預電鍍層，以露出該塑封層的表面。
- 如請求項10所述可提高側面可焊性之半導體封裝元件製法，其中，針對覆蓋範圍大於第一光阻層之第二光阻層，該第二光阻層的邊緣係自然彎垂。
- 如請求項10所述可提高側面可焊性之半導體封裝元件製法，其中，各該接腳的該第一弧面及該第二弧面為一弧形凸面，該垂直面係一平坦表面且平齊於該塑封層之側面。
- 如請求項10所述可提高側面可焊性之半導體封裝元件製法，其中： 在以一塑封層包覆該晶片之步驟中，係進一步研磨該塑封層之表面； 在該塑封層形成第一開孔及第二開孔之步驟中，該第一開孔位在晶片周圍並貫穿該塑封層，該第二開孔對應延伸至該晶片其正面之信號接點，該第一開孔及第二開孔利用雷射鑽孔製程形成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111102537A TWI813139B (zh) | 2022-01-21 | 2022-01-21 | 可提高側面可焊性之半導體封裝元件及其製法 |
Applications Claiming Priority (1)
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| TW111102537A TWI813139B (zh) | 2022-01-21 | 2022-01-21 | 可提高側面可焊性之半導體封裝元件及其製法 |
Publications (2)
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Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI813139B (zh) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9040346B2 (en) * | 2012-05-03 | 2015-05-26 | Infineon Technologies Ag | Semiconductor package and methods of formation thereof |
| TWI715261B (zh) * | 2019-10-23 | 2021-01-01 | 強茂股份有限公司 | 晶片尺寸封裝結構及其製作方法 |
| US11626379B2 (en) * | 2020-03-24 | 2023-04-11 | Stmicroelectronics S.R.L. | Method of manufacturing semiconductor devices and corresponding semiconductor device |
-
2022
- 2022-01-21 TW TW111102537A patent/TWI813139B/zh active
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|---|---|
| TWI813139B (zh) | 2023-08-21 |
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