TW202325107A - 具導電通孔陣列基板之電子裝置 - Google Patents

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Abstract

一種電子裝置包含導電通孔陣列基板、上導電層及下導電層。基板具有多個內層導電通孔且具有上下表面。上導電層包含設置於上表面的上接地導電跡線及上訊號導電墊。上接地導電跡線電性連接於多個接地導電通孔且具有暴露出部分之上表面的上鏤空部。上訊號導電墊設置於上鏤空部所暴露出的上表面且電性連接於訊號導電通孔。下導電層包含設置於下表面的下接地導電跡線及下訊號導電墊。下接地導電跡線電性連接於多個接地導電通孔且具有暴露出部分之下表面的下鏤空部。下訊號導電墊設置於下鏤空部所暴露出的下表面且電性連接於訊號導電通孔。

Description

具導電通孔陣列基板之電子裝置
本發明係關於一種具有包含陣列排列之導電通孔（via）之導電通孔陣列基板的電子裝置。
電子裝置可具有一基板，基板具有導電通孔，用以電性連接安裝於其上的一個或多個電性元件。導電通孔提供導電路徑，用以使電性訊號傳輸至與之電性連接的電性元件。
近年來，對較短時段內高頻傳輸的需求顯著增加。眾所周知，當訊號路徑上的阻抗不匹配時，會引起訊號反射，從而導致訊號失真，影響訊號的完整性。此等情形在高頻訊號系統中會變得更加嚴重。
有鑑於以上的問題，本發明之一目的係提出一種具導電通孔陣列基板之電子裝置，其能夠應用在高頻訊號的傳輸。
本發明之一實施例提出一種具導電通孔陣列基板之電子裝置，其包含一導電通孔陣列基板、一上導電層及一下導電層。導電通孔陣列基板具有多個內層導電通孔。內層導電通孔包含多個接地導電通孔、至少一訊號導電通孔及多個浮動導電通孔。導電通孔陣列基板具有一上表面及一下表面。上導電層包含一上接地導電跡線及至少一上訊號導電墊。上接地導電跡線設置於上表面。上接地導電跡線電性連接於至少多個的接地導電通孔。上接地導電跡線具有至少一上鏤空部。上鏤空部暴露出部分的上表面。上訊號導電墊設置於上鏤空部所暴露出的上表面。上訊號導電墊電性連接於訊號導電通孔。下導電層包含一下接地導電跡線及至少一下訊號導電墊。下接地導電跡線設置於下表面。下接地導電跡線電性連接於至少多個的接地導電通孔。下接地導電跡線具有至少一下鏤空部。下鏤空部暴露出部分的下表面。下訊號導電墊設置於下鏤空部所暴露出的下表面。下訊號導電墊電性連接於訊號導電通孔。浮動導電通孔與上導電層及下導電層電性絕緣而為電性浮動。
根據本發明之一實施例之具導電通孔陣列基板之電子裝置，訊號可透過上訊號導電墊、訊號導電通孔及下訊號導電墊在上下方向傳輸。當有電性元件透過上訊號導電墊或下訊號導電墊配置於導電通孔陣列基板時，藉由浮動導電通孔與上導電層及下導電層電性絕緣而為電性浮動，能夠使電子裝置之阻抗匹配於電性元件，以降低訊號傳輸過程的訊號反射量，進而減緩訊號失真及衰減的情形。
以上之關於本發明內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。
以下在實施方式中詳細敘述本發明之實施例之詳細特徵以及優點，其內容足以使任何本領域中具通常知識者了解本發明之實施例之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何本領域中具通常知識者可輕易地理解本發明相關之目的及優點。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。
於本說明書之所謂的示意圖中，由於用以說明而可有其尺寸、比例及角度等較為誇張的情形，但並非用以限定本發明。於未違背本發明要旨的情況下能夠有各種變更。實施例及圖式之描述中所提及之上下前後方位為用以說明，而並非用以限定本發明。
請參照圖1及圖2。圖1繪示依照本發明之一實施例之具導電通孔陣列基板之電子裝置的立體示意圖。圖2繪示圖1之具導電通孔陣列基板之電子裝置的側視剖面示意圖。
如圖1及圖2所示，於本實施例中，具導電通孔陣列基板之電子裝置1包含一導電通孔陣列基板10、一上導電層12及一下導電層13。導電通孔陣列基板10包含一核心層100及多個內層導電通孔11。核心層100之材質選自半導體及非導電材料。具體而言，核心層100之材質選自矽、鎵、鍺、氮化鎵及環氧樹脂。多個內層導電通孔11貫穿核心層100且以矩形陣列方式排列。各個內層導電通孔11為實心。各個內層導電通孔11的外徑為5～100微米。相鄰的多個內層導電通孔11的中心間距為微米等級。內層導電通孔11包含多個接地導電通孔111、多個訊號導電通孔112及多個浮動導電通孔113。浮動導電通孔113與上導電層12及下導電層13電性絕緣而為電性浮動。
導電通孔陣列基板10具有一上表面101及一下表面102。上導電層12包含一上接地導電跡線121及一上訊號導電墊122。上接地導電跡線121設置於上表面101。上接地導電跡線121電性連接於多個接地導電通孔111。上接地導電跡線121具有一上鏤空部120。上鏤空部120暴露出部分的上表面101。換言之，上鏤空部120不覆蓋部分的上表面101。上訊號導電墊122設置於上鏤空部120所暴露出的上表面101。換言之，上訊號導電墊122設置於上鏤空部120所不覆蓋之部分的上表面101。上訊號導電墊122以一個對多個的方式電性連接於多個訊號導電通孔112。換言之，上訊號導電墊122電性連接於至少二個訊號導電通孔112。上訊號導電墊122與上接地導電跡線121彼此間隔，故上訊號導電墊122與上接地導電跡線121電性絕緣。
下導電層13包含一下接地導電跡線131及一下訊號導電墊132。下接地導電跡線131設置於下表面102。下接地導電跡線131電性連接於多個接地導電通孔111。下接地導電跡線131具有一下鏤空部130。下鏤空部130暴露出部分的下表面102。下訊號導電墊132設置於下鏤空部130所暴露出的下表面102。下訊號導電墊132以一個對多個的方式電性連接於多個訊號導電通孔112。下訊號導電墊132與下接地導電跡線131彼此間隔，故下訊號導電墊132與下接地導電跡線131電性絕緣。
於本實施例中，上鏤空部120及下鏤空部130暴露出浮動導電通孔113。換言之，上鏤空部120及下鏤空部130不會覆蓋浮動導電通孔113。浮動導電通孔113的數量及密度會影響訊號在上訊號導電墊122、訊號導電通孔112及下訊號導電墊132傳輸時的阻抗。
於本實施例中，上鏤空部120之形狀與下鏤空部130之形狀相同，皆為正方形。而且，上鏤空部120之尺寸與下鏤空部130之尺寸相同。所有的接地導電通孔111皆電性連接上接地導電跡線121及下接地導電跡線131。但不以此為限。於其他實施例中，上鏤空部120之形狀或尺寸與下鏤空部130之形狀或尺寸亦可為了阻抗的匹配而設計成相異。此外，於其他實施例中，接地導電通孔111亦可僅電性連接上接地導電跡線121或僅電性連接下接地導電跡線131。
於本實施例中，上訊號導電墊122之形狀及下訊號導電墊132之形狀相同，皆為圓形。而且，上訊號導電墊122之尺寸與下訊號導電墊132之尺寸相同。所有的訊號導電通孔112皆電性連接上訊號導電墊122及下訊號導電墊132。
於本實施例中，當上訊號導電墊122之尺寸愈小且上鏤空部120之尺寸愈大時，上訊號導電墊122附近的等效阻抗愈大。當上訊號導電墊122之尺寸愈大且上鏤空部120之尺寸愈小時，上訊號導電墊122附近的等效阻抗愈小。
而且，當下訊號導電墊132之尺寸愈小且下鏤空部130之尺寸愈大時，下訊號導電墊132附近的等效阻抗愈大。當下訊號導電墊132之尺寸愈大且下鏤空部130之尺寸愈小時，下訊號導電墊132附近的等效阻抗愈小。
再者，於其他實施例中，多個具導電通孔陣列基板之電子裝置1可以陣列方式排列且彼此相連。相鄰的具導電通孔陣列基板之電子裝置1可彼此共用上接地導電跡線121，且可彼此共用下接地導電跡線131。
請參照圖3。圖3繪示依照本發明之另一實施例之具導電通孔陣列基板之電子裝置的側視剖面示意圖。
如圖3所示，於本實施例中，具導電通孔陣列基板之電子裝置2包含一導電通孔陣列基板20、一上導電層22、一下導電層23、一上外層板24及多個上對外接點25。導電通孔陣列基板20具有多個內層導電通孔21。內層導電通孔21包含多個接地導電通孔211、多個訊號導電通孔212及多個浮動導電通孔213。浮動導電通孔213與上導電層22及下導電層23電性絕緣而為電性浮動。
導電通孔陣列基板20具有一上表面201及一下表面202。上導電層22包含一上接地導電跡線221及多個上訊號導電墊222。上接地導電跡線221設置於上表面201。上接地導電跡線221電性連接於多個接地導電通孔211。上接地導電跡線221具有多個上鏤空部220而呈現網格狀。多個上訊號導電墊222的數量小於多個上鏤空部220的數量。各個上訊號導電墊222設置於各個上鏤空部220所暴露出的上表面201。因此，多個上鏤空部220中，至少一個的上鏤空部220所暴露出的上表面201缺少上訊號導電墊222。各個上訊號導電墊222以一個對多個的方式電性連接於多個訊號導電通孔212。上訊號導電墊222與上接地導電跡線221彼此間隔，故上訊號導電墊222與上接地導電跡線221電性絕緣。上鏤空部220暴露出浮動導電通孔213。
下導電層23包含一下接地導電跡線231及多個下訊號導電墊232。下接地導電跡線231設置於下表面202。下接地導電跡線231電性連接於多個接地導電通孔211。下接地導電跡線231具有多個下鏤空部230而呈現網格狀。多個下訊號導電墊232的數量與多個下鏤空部230的數量相同。各個下訊號導電墊232設置於各個下鏤空部230所暴露出的下表面202。各個下訊號導電墊232以一個對多個的方式電性連接於多個訊號導電通孔212。下訊號導電墊232與下接地導電跡線231彼此間隔，故下訊號導電墊232與下接地導電跡線231電性絕緣。下鏤空部230暴露出浮動導電通孔213。
於本實施例中，上鏤空部220之形狀及尺寸與下鏤空部230之形狀及尺寸相同。所有的接地導電通孔211皆電性連接上接地導電跡線221及下接地導電跡線231。上訊號導電墊222之形狀及尺寸與下訊號導電墊232之形狀及尺寸相異。多個訊號導電通孔212中，一些訊號導電通孔212同時電性連接上訊號導電墊222及下訊號導電墊232，另一些訊號導電通孔212僅電性連接於下訊號導電墊232。
於本實施例中，上外層板24具有多個上外層導電通孔241。上外層板24覆蓋上導電層22及導電通孔陣列基板20。各個上外層導電通孔241電性連接於各個上訊號導電墊222。多個上對外接點25設置於上外層板24上。多個上對外接點25電性連接於多個上外層導電通孔241。
如圖3所示，晶片91可經由焊料92電性連接至電子裝置2之上對外接點25。電子裝置2之下訊號導電墊232可經由焊料92電性連接至其他電子元件。
請參照圖4。圖4繪示依照本發明之另一實施例之具導電通孔陣列基板之電子裝置的側視剖面示意圖。
如圖4所示，於本實施例中，具導電通孔陣列基板之電子裝置3包含一導電通孔陣列基板30、一上導電層32、一下導電層33、一上外層板34、多個上對外接點35、一下外層板36及多個下對外接點37。導電通孔陣列基板30具有多個內層導電通孔31。內層導電通孔31包含多個接地導電通孔311、多個訊號導電通孔312及多個浮動導電通孔313。浮動導電通孔313與上導電層32及下導電層33電性絕緣而為電性浮動。
導電通孔陣列基板30具有一上表面301及一下表面302。上導電層32包含一上接地導電跡線321及多個上訊號導電墊322。上接地導電跡線321設置於上表面301。上接地導電跡線321電性連接於多個接地導電通孔311。上接地導電跡線321具有多個上鏤空部320而呈現網格狀。多個上訊號導電墊322的數量為多個上鏤空部320的數量的三倍。三個上訊號導電墊322設置於一個上鏤空部320所暴露出的上表面301。各個上訊號導電墊322以一個對一個的方式電性連接於各個訊號導電通孔312。上訊號導電墊322與上接地導電跡線321彼此間隔，故上訊號導電墊322與上接地導電跡線321電性絕緣。上鏤空部320暴露出浮動導電通孔313。
下導電層33包含一下接地導電跡線331及多個下訊號導電墊332。下接地導電跡線331設置於下表面302。下接地導電跡線331電性連接於多個接地導電通孔311。下接地導電跡線331具有多個下鏤空部330而呈現網格狀。多個下訊號導電墊332的數量與多個下鏤空部330的數量相同。各個下訊號導電墊332設置於各個下鏤空部330所暴露出的下表面302。各個下訊號導電墊332以一個對一個的方式電性連接於各個訊號導電通孔312。下訊號導電墊332與下接地導電跡線331彼此間隔，故下訊號導電墊332與下接地導電跡線331電性絕緣。下鏤空部330暴露出浮動導電通孔313。
於本實施例中，上鏤空部320之形狀及尺寸與下鏤空部330之形狀及尺寸相同。所有的接地導電通孔311皆電性連接上接地導電跡線321及下接地導電跡線331。上訊號導電墊322之數量與下訊號導電墊332之數量相異。多個訊號導電通孔312中，一些訊號導電通孔312同時電性連接上訊號導電墊322及下訊號導電墊332，另一些訊號導電通孔312僅電性連接於上訊號導電墊322。
於本實施例中，上外層板34具有多個上外層導電通孔341。上外層板34覆蓋上導電層32及導電通孔陣列基板30。各個上外層導電通孔341電性連接於各個上訊號導電墊322。多個上對外接點35設置於上外層板34上。多個上對外接點35電性連接於多個上外層導電通孔341。
下外層板36具有多個下外層導電通孔361。下外層板36覆蓋下導電層33及導電通孔陣列基板30。各個下外層導電通孔361電性連接於各個下訊號導電墊332。多個下對外接點37設置於下外層板36上。各個下對外接點37電性連接於各個下外層導電通孔361。
如圖4所示，晶片91可經由焊料92電性連接至電子裝置3之上對外接點35。電子裝置3之下對外接點37可經由焊料92電性連接至其他電子元件。
請參照圖5。圖5繪示依照本發明之另一實施例之具導電通孔陣列基板之電子裝置的側視剖面示意圖。
如圖5所示，於本實施例中，具導電通孔陣列基板之電子裝置4包含一導電通孔陣列基板40、一上導電層42及一下導電層43。導電通孔陣列基板40具有多個內層導電通孔41。內層導電通孔41包含多個接地導電通孔411、多個訊號導電通孔412及多個浮動導電通孔413。浮動導電通孔413與上導電層42及下導電層43電性絕緣而為電性浮動。
導電通孔陣列基板40具有一上表面401及一下表面402。上導電層42包含一上接地導電跡線421、一上訊號導電墊422a及一上訊號導電墊422b。上接地導電跡線421設置於上表面401。上接地導電跡線421電性連接於多個接地導電通孔411。上接地導電跡線421具有多個上鏤空部420而呈現網格狀。上訊號導電墊422a及上訊號導電墊422b具有多種相異的尺寸或形狀。上訊號導電墊422a設置於一個上鏤空部420所暴露出的上表面401。上訊號導電墊422a以一個對一個的方式電性連接於一個訊號導電通孔412。上訊號導電墊422b設置於另一個上鏤空部420所暴露出的上表面401。上訊號導電墊422b以一個對多個的方式電性連接於多個訊號導電通孔412。上訊號導電墊422a及上訊號導電墊422b皆與上接地導電跡線421彼此間隔，故上訊號導電墊422a及上訊號導電墊422b皆與上接地導電跡線421電性絕緣。上鏤空部420暴露出浮動導電通孔413。
下導電層43包含一下接地導電跡線431、一下訊號導電墊432a及一下訊號導電墊432b。下接地導電跡線431設置於下表面402。下接地導電跡線431電性連接於多個接地導電通孔411。下接地導電跡線431具有多個下鏤空部430而呈現網格狀。下訊號導電墊432a及下訊號導電墊432b具有多種相異的尺寸或形狀。下訊號導電墊432a設置於一個下鏤空部430所暴露出的下表面402。下訊號導電墊432a以一個對一個的方式電性連接於一個訊號導電通孔412。下訊號導電墊432b設置於另一個下鏤空部430所暴露出的下表面402。下訊號導電墊432b以一個對多個的方式電性連接於多個訊號導電通孔412。下訊號導電墊432a及下訊號導電墊432b皆與下接地導電跡線431彼此間隔，故下訊號導電墊432a及下訊號導電墊432b皆與下接地導電跡線431電性絕緣。下鏤空部430暴露出浮動導電通孔413。
於本實施例中，上鏤空部420之形狀及尺寸與下鏤空部430之形狀及尺寸相同。所有的接地導電通孔411皆電性連接上接地導電跡線421及下接地導電跡線431。上訊號導電墊422b之形狀或尺寸與下訊號導電墊432b之形狀或尺寸相異。多個訊號導電通孔412中，一個訊號導電通孔412同時電性連接上訊號導電墊422a及下訊號導電墊432a，一些訊號導電通孔412同時電性連接上訊號導電墊422b及下訊號導電墊432b，另一些訊號導電通孔412僅電性連接於上訊號導電墊422b。
圖6至圖10之實施例皆描述上下對稱的電子裝置。以下藉由俯視圖描述電子裝置，而有省略描述電子裝置之下側元件的情形。
請參照圖6。圖6繪示依照本發明之另一實施例之具導電通孔陣列基板之電子裝置的俯視示意圖。
如圖6所示，於本實施例中，具導電通孔陣列基板之電子裝置5包含一導電通孔陣列基板50及一上導電層52。導電通孔陣列基板50具有多個內層導電通孔51。內層導電通孔51包含多個接地導電通孔511、多個訊號導電通孔512及多個浮動導電通孔513。浮動導電通孔513與上導電層52電性絕緣而為電性浮動。
上導電層52包含一上接地導電跡線521及一上訊號導電墊522。上接地導電跡線521設置於導電通孔陣列基板50之上表面501。上接地導電跡線521電性連接於多個接地導電通孔511。上訊號導電墊522設置於上接地導電跡線521之上鏤空部520所暴露出的上表面501。上訊號導電墊522以一個對多個的方式電性連接於多個訊號導電通孔512。上訊號導電墊522與上接地導電跡線521彼此間隔，故上訊號導電墊522與上接地導電跡線521電性絕緣。上鏤空部520暴露出浮動導電通孔513。
於本實施例中，上鏤空部520之形狀為正六邊形，上訊號導電墊522之形狀為圓形。上鏤空部520具有一中心點C。內層導電通孔51以中心點C為中心輻射狀排列，且通過正六邊形之各邊的中央。
請參照圖7。圖7繪示依照本發明之另一實施例之具導電通孔陣列基板之電子裝置的俯視示意圖。
如圖7所示，於本實施例中，具導電通孔陣列基板之電子裝置5a包含多個圖6所示之電子裝置5。於本實施例中，電子裝置5以蜂窩狀的方式排列且彼此相連。相鄰的電子裝置5可彼此共用上接地導電跡線521。
請參照圖8。圖8繪示依照本發明之另一實施例之具導電通孔陣列基板之電子裝置的俯視示意圖。
如圖8所示，於本實施例中，具導電通孔陣列基板之電子裝置6包含一導電通孔陣列基板60及一上導電層62。導電通孔陣列基板60具有多個內層導電通孔61。內層導電通孔61包含多個接地導電通孔611、多個訊號導電通孔612及多個浮動導電通孔613。浮動導電通孔613與上導電層62電性絕緣而為電性浮動。
上導電層62包含一上接地導電跡線621及一上訊號導電墊622。上接地導電跡線621設置於導電通孔陣列基板60之上表面601。上接地導電跡線621電性連接於多個接地導電通孔611。上訊號導電墊622設置於上接地導電跡線621之上鏤空部620所暴露出的上表面601。上訊號導電墊622以一個對多個的方式電性連接於多個訊號導電通孔612。上訊號導電墊622與上接地導電跡線621彼此間隔，故上訊號導電墊622與上接地導電跡線621電性絕緣。上鏤空部620暴露出浮動導電通孔613。
於本實施例中，上鏤空部620之形狀為正六邊形，上訊號導電墊622之形狀為圓形。上鏤空部620具有一中心點C。內層導電通孔61以中心點C為中心輻射狀排列，且通過正六邊形之各角的端點。
請參照圖9。圖9繪示依照本發明之另一實施例之具導電通孔陣列基板之電子裝置的俯視示意圖。
如圖9所示，於本實施例中，具導電通孔陣列基板之電子裝置7包含一導電通孔陣列基板70及一上導電層72。導電通孔陣列基板70具有多個內層導電通孔71。內層導電通孔71包含多個接地導電通孔711、多個訊號導電通孔712及多個浮動導電通孔713。浮動導電通孔713與上導電層72電性絕緣而為電性浮動。
上導電層72包含一上接地導電跡線721及一上訊號導電墊722。上接地導電跡線721設置於導電通孔陣列基板70之上表面701。上接地導電跡線721電性連接於多個接地導電通孔711。上訊號導電墊722設置於上接地導電跡線721之上鏤空部720所暴露出的上表面701。上訊號導電墊722以一個對多個的方式電性連接於多個訊號導電通孔712。上訊號導電墊722與上接地導電跡線721彼此間隔，故上訊號導電墊722與上接地導電跡線721電性絕緣。上鏤空部720暴露出浮動導電通孔713。
於本實施例中，上鏤空部720之形狀為正六邊形，上訊號導電墊722之形狀為圓形。內層導電通孔71以三角形陣列的方式排列。
請參照圖10。圖10繪示依照本發明之另一實施例之具導電通孔陣列基板之電子裝置的俯視示意圖。
如圖10所示，於本實施例中，具導電通孔陣列基板之電子裝置8包含一導電通孔陣列基板80及一上導電層82。導電通孔陣列基板80具有多個內層導電通孔81。內層導電通孔81包含多個接地導電通孔811、多個訊號導電通孔812及多個浮動導電通孔813。浮動導電通孔813與上導電層82電性絕緣而為電性浮動。
上導電層82包含一上接地導電跡線821及二個上訊號導電墊822。上接地導電跡線821設置於導電通孔陣列基板80之上表面801。上接地導電跡線821電性連接於多個接地導電通孔811。二個上訊號導電墊822設置於上接地導電跡線821之一個上鏤空部820所暴露出的上表面801。上鏤空部820之形狀可為矩形。各個上訊號導電墊822以一個對多個的方式電性連接於多個訊號導電通孔812。上訊號導電墊822與上接地導電跡線821彼此間隔，故上訊號導電墊822與上接地導電跡線821電性絕緣。上鏤空部820暴露出浮動導電通孔813。二個上訊號導電墊822可應用於傳輸差動訊號。
綜上所述，在本發明之一實施例之具導電通孔陣列基板之電子裝置中，訊號可透過上訊號導電墊、訊號導電通孔及下訊號導電墊在上下方向傳輸。當有電性元件透過上訊號導電墊或下訊號導電墊配置於導電通孔陣列基板時，藉由浮動導電通孔與上導電層及下導電層電性絕緣而為電性浮動，能夠使電子裝置之阻抗匹配於電性元件，以降低訊號傳輸過程的訊號反射量，進而減緩訊號失真及衰減的情形。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。
1,2,3,4,5,5a,6,7,8:電子裝置 10,20,30,40,50,60,70,80:導電通孔陣列基板 100:核心層 101,201,301,401,501,601,701,801:上表面 102,202,302,402:下表面 11,21,31,41,51,61,71,81:內層導電通孔 111,211,311,411,511,611,711,811:接地導電通孔 112,212,312,412,512,612,712,812:訊號導電通孔 113,213,313,413,513,613,713,813:浮動導電通孔 12,22,32,42,52,62,72,82:上導電層 120,220,320,420,520,620,720,820:上鏤空部 121,221,321,421,521,621,721,821:上接地導電跡線 122,222,322,422a,422b,522,622,722,822:上訊號導電墊 13,23,33,43:下導電層 130,230,330,430:下鏤空部 131,231,331,431:下接地導電跡線 132,232,332,432a,432b:下訊號導電墊 24,34:上外層板 241,341:上外層導電通孔 25,35:上對外接點 36:下外層板 361:下外層導電通孔 37:下對外接點 91:晶片 92:焊料 C:中心點
圖1繪示依照本發明之一實施例之具導電通孔陣列基板之電子裝置的立體示意圖。 圖2繪示圖1之具導電通孔陣列基板之電子裝置的側視剖面示意圖。 圖3繪示依照本發明之另一實施例之具導電通孔陣列基板之電子裝置的側視剖面示意圖。 圖4繪示依照本發明之另一實施例之具導電通孔陣列基板之電子裝置的側視剖面示意圖。 圖5繪示依照本發明之另一實施例之具導電通孔陣列基板之電子裝置的側視剖面示意圖。 圖6繪示依照本發明之另一實施例之具導電通孔陣列基板之電子裝置的俯視示意圖。 圖7繪示依照本發明之另一實施例之具導電通孔陣列基板之電子裝置的俯視示意圖。 圖8繪示依照本發明之另一實施例之具導電通孔陣列基板之電子裝置的俯視示意圖。 圖9繪示依照本發明之另一實施例之具導電通孔陣列基板之電子裝置的俯視示意圖。 圖10繪示依照本發明之另一實施例之具導電通孔陣列基板之電子裝置的俯視示意圖。
1:電子裝置
10:導電通孔陣列基板
101:上表面
102:下表面
11:內層導電通孔
111:接地導電通孔
112:訊號導電通孔
113:浮動導電通孔
12:上導電層
120:上鏤空部
121:上接地導電跡線
122:上訊號導電墊
13:下導電層
130:下鏤空部
131:下接地導電跡線
132:下訊號導電墊

Claims (20)

  1. 一種具導電通孔陣列基板之電子裝置，其包括：一導電通孔陣列基板，具有多個內層導電通孔，該些內層導電通孔包括多個接地導電通孔、至少一訊號導電通孔及多個浮動導電通孔，該導電通孔陣列基板具有一上表面及一下表面；一上導電層，包括：一上接地導電跡線，設置於該上表面，該上接地導電跡線電性連接於至少多個的該些接地導電通孔，該上接地導電跡線具有至少一上鏤空部，該至少一上鏤空部暴露出部分的該上表面；以及至少一上訊號導電墊，設置於該至少一上鏤空部所暴露出的該上表面，該至少一上訊號導電墊電性連接於該至少一訊號導電通孔；以及一下導電層，包括：一下接地導電跡線，設置於該下表面，該下接地導電跡線電性連接於至少多個的該些接地導電通孔，該下接地導電跡線具有至少一下鏤空部，該至少一下鏤空部暴露出部分的該下表面；以及至少一下訊號導電墊，設置於該至少一下鏤空部所暴露出的該下表面，該至少一下訊號導電墊電性連接於該至少一訊號導電通孔；其中該些浮動導電通孔與該上導電層及該下導電層電性絕緣而為電性浮動。
  2. 如請求項1所述之電子裝置，其中該至少一上鏤空部之數量、該至少一下鏤空部之數量及該至少一下訊號導電墊分別為多個，該些上鏤空部之至少一者所暴露出的該上表面缺少該至少一上訊號導電墊。
  3. 如請求項1所述之電子裝置，其更包括一上外層板，該上外層板具有至少一上外層導電通孔，該上外層板覆蓋該上導電層及該導電通孔陣列基板，該至少一上外層導電通孔電性連接於該至少一上訊號導電墊。
  4. 如請求項3所述之電子裝置，其更包括一下外層板，該下外層板具有至少一下外層導電通孔，該下外層板覆蓋該下導電層及該導電通孔陣列基板，該至少一下外層導電通孔電性連接於該至少一下訊號導電墊。
  5. 如請求項4所述之電子裝置，其更包括至少一上對外接點及至少一下對外接點，該至少一上對外接點設置於該上外層板上，該至少一上對外接點電性連接於該至少一上外層導電通孔，該至少一下對外接點設置於該下外層板上，該至少一下對外接點電性連接於該至少一下外層導電通孔。
  6. 如請求項1所述之電子裝置，其中該至少一上鏤空部之形狀及尺寸與該至少一下鏤空部之形狀及尺寸相同，所有的該些接地導電通孔皆電性連接該上接地導電跡線及該下接地導電跡線。
  7. 如請求項1所述之電子裝置，其中該至少一上訊號導電墊之形狀及尺寸與該至少一下訊號導電墊之形狀及尺寸相同，該至少一訊號導電通孔之數量為多個，所有的該些訊號導電通孔皆電性連接該至少一上訊號導電墊及該至少一下訊號導電墊。
  8. 如請求項1所述之電子裝置，其中該至少一上訊號導電墊之形狀或尺寸與該至少一下訊號導電墊之形狀或尺寸相異，該至少一訊號導電通孔之數量為多個，該些訊號導電通孔之至少一個同時電性連接該至少一上訊號導電墊及該至少一下訊號導電墊，該些訊號導電通孔之至少另一個僅電性連接於該至少一上訊號導電墊及該至少一下訊號導電墊之其中一者。
  9. 如請求項1所述之電子裝置，其中該至少一上訊號導電墊的數量、該至少一上鏤空部的數量、該至少一下訊號導電墊的數量及該至少一下鏤空部的數量皆為多個，該些上訊號導電墊分別設置於該些上鏤空部所暴露出的該上表面，該些上訊號導電墊具有多種相異的尺寸或形狀，該些下訊號導電墊分別設置於該些下鏤空部所暴露出的該下表面，該些下訊號導電墊具有多種相異的尺寸或形狀。
  10. 如請求項1所述之電子裝置，其中該些內層導電通孔以陣列方式排列。
  11. 如請求項1所述之電子裝置，其中該至少一上鏤空部之形狀或該至少一下鏤空部之形狀為一正六邊形且具有一中心點，該些內層導電通孔以該中心點為中心輻射狀排列且通過該正六邊形之各邊的中央或該正六邊形之各角的端點。
  12. 如請求項1所述之電子裝置，其中該至少一上訊號導電墊的數量、該至少一下訊號導電墊的數量及該至少一訊號導電通孔的數量皆為多個，該至少一上鏤空部的數量及該至少一下鏤空部的數量皆為一個，該些上訊號導電墊設置於該上鏤空部所暴露出的該上表面，該些下訊號導電墊設置於該下鏤空部所暴露出的該下表面，各該上訊號導電墊經由該些訊號導電通孔的至少一個電性連接於各該下訊號導電墊。
  13. 如請求項1所述之電子裝置，其中該至少一上鏤空部之形狀及該至少一下鏤空部之形狀為矩形或正六邊形。
  14. 如請求項1所述之電子裝置，其中該至少一上訊號導電墊之形狀及該至少一下訊號導電墊之形狀為圓形。
  15. 如請求項1所述之電子裝置，其中各該內層導電通孔為實心。
  16. 如請求項1所述之電子裝置，其中該至少一訊號導電通孔之數量為多個，該至少一上訊號導電墊或該至少一下訊號導電墊以一個對多個的方式電性連接於該些訊號導電通孔。
  17. 如請求項1所述之電子裝置，其中各該內層導電通孔的外徑為5～100微米。
  18. 如請求項1所述之電子裝置，其中該些內層導電通孔的中心間距為微米等級。
  19. 如請求項1所述之電子裝置，其中該導電通孔陣列基板之一核心層之材質選自半導體及非導電材料。
  20. 如請求項1所述之電子裝置，其中該導電通孔陣列基板之一核心層之材質選自矽、鎵、鍺、氮化鎵及環氧樹脂。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6729019B2 (en) 2001-07-11 2004-05-04 Formfactor, Inc. Method of manufacturing a probe card
US8187920B2 (en) 2009-02-20 2012-05-29 Texas Instruments Incorporated Integrated circuit micro-module
US8237278B2 (en) 2009-11-16 2012-08-07 International Business Machines Corporation Configurable interposer
US9437561B2 (en) 2010-09-09 2016-09-06 Advanced Micro Devices, Inc. Semiconductor chip with redundant thru-silicon-vias
EP2619791B1 (en) 2010-09-23 2015-10-21 Qualcomm Mems Technologies, Inc. Integrated passives and power amplifier
US8269350B1 (en) * 2011-05-31 2012-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing the switching noise on substrate with high grounding resistance
US9570399B2 (en) 2014-12-23 2017-02-14 Mediatek Inc. Semiconductor package assembly with through silicon via interconnect
AU2016270466B2 (en) 2015-06-05 2020-11-19 Samuel P. Kho Systems and methods for breadboard style printed circuit board
US20200066640A1 (en) 2015-12-26 2020-02-27 Intel Corporation Hybrid technology 3-d die stacking
US10424606B1 (en) 2018-04-05 2019-09-24 Corning Incorporated Systems and methods for reducing substrate surface disruption during via formation
KR102145219B1 (ko) 2018-07-27 2020-08-18 삼성전자주식회사 반도체 패키지 및 이를 포함하는 안테나 모듈
TWI763015B (zh) 2020-02-18 2022-05-01 財團法人工業技術研究院 具導電通孔陣列基板之電子裝置
KR20210128115A (ko) * 2020-04-16 2021-10-26 에스케이하이닉스 주식회사 디커플링 캐패시터를 포함하는 반도체 패키지
US11581241B2 (en) * 2020-12-29 2023-02-14 Nxp Usa, Inc. Circuit modules with front-side interposer terminals and through-module thermal dissipation structures

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