TW202238840A - 反向選擇性蝕刻終止層 - Google Patents
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Abstract
揭示了用於形成反向選擇性蝕刻終止層的方法和裝置。本揭示案的一些實施例提供了比利用非選擇性(例如,毯覆)蝕刻終止層的方法具有更低電阻的互連件。本揭示案的一些實施例在減法蝕刻方案中利用反向選擇性蝕刻終止層。本揭示案的一些實施例藉由鈍化金屬材料的表面來選擇性地沉積蝕刻終止層。
Description
本揭示案的實施例大體而言係關於用於沉積和整合反向選擇性蝕刻終止層的方法。特定言之,本揭示案的實施例係關於一種使用反向選擇性蝕刻終止層的減法蝕刻(subtractive etch)。
三維特徵是半導體產品的組成部分。溝槽、通孔和孔允許導電圖案的分層和連接。該等特徵通常藉由蝕刻製程形成,該等蝕刻製程依賴於某些比其他周圍材料更耐蝕刻製程的材料。該等抗蝕材料被稱為蝕刻終止層,因為蝕刻製程在該層處「終止」。
減法蝕刻製程是用於形成材料圖案的方法,其中沉積材料的毯覆層,且隨後選擇性地移除以形成最終圖案。減法蝕刻製程不同於加法製程,在加法製程中,在需要的地方沉積最終圖案。減法蝕刻製程依賴於蝕刻終止層來防止蝕刻製程在最終圖案的形成期間損壞任何下伏材料。
在多層導電圖案之間形成連接期間,往往是通孔中的金屬材料將從一個層朝向相鄰層延伸的情況。在製造中,相鄰層與該經填充的通孔連接是至關重要的。上述蝕刻製程在確保多個層之間的圖案連接良好方面特別有用。
但是蝕刻終止材料不是高度導電的。因此,當使用蝕刻終止層來幫助製造互連件時,由於蝕刻終止層增加了兩種金屬材料之間的連接處的電阻,因此其可能對元件效能有害。
因此,需要在介電材料上選擇性沉積蝕刻終止層,而在金屬材料上很少或沒有沉積。
本揭示案的一或多個實施例係關於一種方法,該方法包括在基板表面上選擇性地沉積蝕刻終止層,該蝕刻終止層包含其中形成有複數個特徵的第一介電材料和在該等特徵內的第一金屬材料。相對第一金屬材料的表面,將蝕刻終止層沉積在第一介電材料的表面上。將第二金屬材料沉積在第一金屬材料的表面和蝕刻終止層上。蝕刻第二金屬材料以暴露蝕刻終止層的部分。
本揭示案的額外實施例係關於一種方法,該方法包括將基板暴露於阻擋化合物以形成第一金屬材料的鈍化表面,該基板包含其中形成有複數個特徵的第一介電材料和在該等特徵內的第一金屬材料。相對第一金屬材料的鈍化表面,將蝕刻終止層選擇性地沉積在第一介電材料上。將阻擋化合物從第一金屬材料的表面移除。將第二金屬材料沉積在第一金屬材料的表面和蝕刻終止層上。藉由光微影蝕刻第二金屬材料以暴露蝕刻終止層並在特徵中的至少兩個特徵內的第一金屬材料之間形成導電路徑。移除蝕刻終止層的暴露部分。
本揭示案的進一步實施例係關於一種處理系統,該處理系統包括中央傳送站,該中央傳送站中具有機器人,該機器人被配置為在連接至中央傳送站的腔室之間移動一或多個基板。第一處理腔室連接至中央傳送站,並被配置為在基板上選擇性地沉積蝕刻終止層。第二處理腔室連接至中央傳送站並被配置為沉積金屬材料。第三處理腔室連接至中央傳送站並被配置為蝕刻金屬材料。控制系統耦接至中央傳送站以及第一、第二和第三處理腔室。控制系統包括:第一配置,該第一配置用於在第一、第二和第三處理腔室之間移動基板;第二配置,該第二配置用於向第一處理腔室提供一或多種製程氣體以選擇性地沉積蝕刻終止層;第三配置,該第三配置用於向第二處理腔室提供一或多種製程氣體以沉積金屬材料;以及第四配置,該第四配置用於向第三處理腔室提供一或多種製程氣體以蝕刻金屬材料。
在描述本揭示案的幾個示例性實施例之前,應當理解的是,本揭示案不限於以下描述中闡述的構造或處理步驟的細節。本揭示案能夠具有其他實施例,並且能夠以各種方式實踐或進行。
如在本說明書和所附申請專利範圍中所使用的,術語「基板」係指製程作用於的表面或表面的一部分。本領域技藝人士亦將理解,除非上下文明確指出,否則提及基板亦可僅指基板的一部分。此外,提及在基板上沉積可意指裸基板和其上沉積或形成有一或多個膜或特徵的基板兩者。
如本文所用的「基板」係指在製造製程期間中執行膜處理的基板上形成的任何基板或材料表面。例如,取決於應用,可以在其上執行處理的基板表面包括諸如矽、氧化矽、應變矽、絕緣體上矽(silicon on insulator, SOI)、碳摻雜氧化矽、非晶矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石的材料,以及諸如金屬、金屬氮化物、金屬合金和其他導電材料的任何其他材料。基板包括但不限於半導體晶圓。可以將基板暴露於預處理製程,以拋光、蝕刻、還原、氧化、羥基化、退火、紫外線固化、電子束固化及/或烘烤基板表面。除了直接在基板本身的表面上進行膜處理之外,在本揭示案中,所揭示的膜處理步驟中的任何膜處理步驟亦可以在基板上形成的底層上執行,如下面更詳細揭示的,並且術語「基板表面」意欲包括如上下文所示的此類底層。因此,例如,在膜/層或部分膜/層已經沉積到基板表面上時,新沉積的膜/層的暴露表面變成基板表面。
本揭示案的一或多個實施例係關於用於沉積和整合反向選擇性蝕刻終止層的方法。本揭示案的一些實施例有利地提供了具有較低電阻的金屬互連件。本揭示案的一些實施例提供了具有較少介面電子散射的金屬互連件。本揭示案的一些實施例為減法蝕刻方案提供了電阻益處。
參考第1圖至第5圖,圖示了在藉由本揭示案的方法500進行處理期間的示例性基板100。作為參考,帶有A標籤的圖(例如,第1A圖)是基板100沿線A-A'的側視圖。帶有B標籤的圖(例如,第1B圖)是基板100的俯視圖。
參考第1A圖和第1B圖,基板100包括第一介電材料110和第一金屬材料120。基板的表面105具有形成在其中的複數個特徵。第一金屬材料120在特徵內。在一些實施例中,如圖所示,該特徵是通孔。在一些未圖示的實施例中,特徵是溝槽。
在一些實施例中,如圖所示,第一金屬材料120的表面125基本上與第一介電材料的表面115共面。在一些實施例中,第一金屬材料120沒有完全填充特徵。換言之,在一些實施例中,第一金屬材料120相對於第一介電材料110的表面凹陷。
第一介電材料110可以是任何合適的介電材料。在一些實施例中,第一介電材料110是低介電常數介電材料。在一些實施例中,第一介電材料110包括氧化矽、氮化矽、碳化矽或其組合。在一些實施例中,第一介電材料110基本上由氧化矽組成。在一些實施例中,第一介電材料110基本上由低介電常數介電材料組成。如就此而言所使用的,以原子計,「基本上由所述材料組成」的材料構成大於或等於98%、大於或等於99%、大於或等於99.5%、或大於或等於99.9%,不包括氫。
第一金屬材料120可以是任何合適的導電材料。在一些實施例中,第一金屬材料120包括銅、鈷、鎢、釕或鉬中的一或多者。在一些實施例中,第一金屬材料120基本上由銅組成。
在操作510處,將蝕刻終止層210選擇性地沉積在基板表面105上。相對第一金屬材料120的表面,將蝕刻終止層210選擇性地沉積在第一介電材料110的表面上。蝕刻終止層210可以是任何合適的蝕刻終止件,包括但不限於氮化鉭(TaN)、氮化鈦(TiN)或氧化鋁(Al
2O
3)。
如在本說明書和所附申請專利範圍中所使用的,術語「相對第二表面選擇性地沉積在第一表面上」等意味著將第一量的膜或層沉積在第一表面上並將第二量的膜或層沉積在第二表面上,其中第二量的膜少於第一量的膜,或者在一些情況下沒有膜沉積在第二表面上。
就此而言使用的術語「相對(over)」並不意味著一個表面在另一個表面的頂部上的實體取向,而是與一個表面化學反應的熱力學或動力學性質相對於另一個表面的關係。例如,相對介電表面,將鈷膜選擇性沉積在銅表面上意味著鈷膜沉積在銅表面上,並且在介電表面上較少或沒有鈷膜沉積;或者銅表面上鈷膜的形成係相對於介電表面上鈷膜的形成在熱力學或動力學上有利的。
在一些實施例中,「選擇性地」意味著標的材料在靶表面上的形成速率大於或等於在非選定表面上的形成速率的約2x、3x、4x、5x、7x、10x、15x或20x。換言之,相對於非選定表面對靶材料表面的選擇性大於或等於約2:1、3:1、4:1、5:1、7:1、10:1、15:1、20:1、50:1、100:1、200:1、或500:1。在一些實施例中,蝕刻終止層以大於或等於5的選擇性沉積。
本揭示案的幾個實施例被描述為「反向選擇性」沉積製程,或者係被描述為「反向選擇性」膜的沉積膜。第一選擇性製程是沉積在介電材料上方的金屬材料上。然而,隨著時間的推移,亦已經觀察到了相反的情況。因此,如就此而言所使用的,「反向選擇性」製程在介電表面上比在金屬表面上沉積更多的材料。
在一些實施例中,在操作510處選擇性沉積蝕刻終止層210包括將基板暴露於阻擋化合物以形成第一金屬材料的鈍化表面。相對第一金屬材料120的鈍化表面,將蝕刻終止層210沉積在第一介電材料110上。
在一些實施例中,阻擋化合物包括磷酸、烷基矽烷、鹵化矽烷、硫醇或不飽和烴中的一或多者。在一些實施方案中,阻擋化合物包含3-己炔或基本上由3-己炔組成。
在一些實施例中,當使用阻擋化合物時,方法500進一步包括從第一金屬材料120的鈍化表面移除阻擋化合物。在一些實施例中,可以藉由實體製程(例如,熱分解、蝕刻或表面濺射)移除阻擋化合物。在一些實施例中,藉由化學製程(例如,利用H
2、O
2、NH
3或基於氟的反應物的電漿或熱處理)移除阻擋化合物。
在操作520處,將第二金屬材料310沉積在第一金屬材料120的表面和蝕刻終止層210上。在一些實施例中,第二金屬材料310覆蓋基板表面105。在一些實施例中,當第一金屬材料120凹陷在第一介電材料110下方時,第二金屬材料310填充複數個特徵。
在一些實施例中,第一金屬材料和第二金屬材料是不同的材料。在一些實施例中,第一金屬材料和第二金屬材料是相同的材料。在一些實施例中,第二金屬材料310包括銅、鈷、鎢、釕或鉬中的一或多者。在一些實施例中,第二金屬材料310基本上由銅組成。
在操作530處,蝕刻第二金屬材料310以暴露蝕刻終止層210的部分。在一些實施例中,蝕刻第二金屬材料310在特徵中的至少兩個特徵內的第一金屬材料120之間形成導電路徑。在一些實施例中,蝕刻第二金屬材料包括光微影製程。在一些實施例中,在選項操作540處,移除蝕刻終止層210的暴露部分。
參見第6圖,本揭示案的額外實施例係關於一種用於執行本文所述的方法的處理系統900。第6圖圖示了根據本揭示案的一或多個實施例的可用於處理基板的系統900。系統900可以被稱為群集工具。系統900包括其中具有機器人912的中央傳送站910。機器人912被圖示為單刀片機器人;然而,本領域技藝人士將認識到,其他機器人912配置亦在本揭示案的範疇內。機器人912被配置為在連接至中央傳送站910的腔室之間移動一或多個基板。
至少一個預清潔/緩衝腔室920連接至中央傳送站910。預清潔/緩衝腔室920可包括加熱器、自由基源或電漿源中的一或多者。預清潔/緩衝腔室920可以用作用於單獨半導體基板或用於供處理的晶圓盒的保持區域。預清潔/緩衝腔室920可以執行預清潔製程,或者可以預熱基板以供處理,或者可以簡單地為製程序列的中轉區。在一些實施例中,有兩個預清潔/緩衝腔室920連接至中央傳送站910。
在第6圖所示的實施例中,預清潔腔室920可以充當工廠介面905與中央傳送站910之間的穿通腔室。工廠介面905可包括一或多個機器人906,以將基板從盒移動至預清潔/緩衝腔室920。機器人912隨後可以將基板從預清潔/緩衝腔室920移動到系統900內的其他腔室。
第一處理腔室930可以連接至中央傳送站910。第一處理腔室930可被配置為選擇性沉積腔室,並且可以與一或多個反應氣體源流體連通以向第一處理腔室930提供一或多個反應氣體流。基板可以藉由穿過隔離閥914的機器人912被移動到處理腔室930和從該處理腔室移出。
處理腔室940亦可以連接至中央傳送站910。在一些實施例中,處理腔室940包括沉積腔室,並且與一或多個反應氣體源流體連通以向處理腔室940提供反應氣體流來執行各向同性蝕刻製程。藉由穿過隔離閥914的機器人912,可以將基板移動到處理腔室940和從該處理腔室移出。
在一些實施例中,處理腔室960連接至中央傳送站910,並且被配置為充當蝕刻腔室。處理腔室960可被配置為執行一或多個不同的磊晶生長製程。
在一些實施例中,處理腔室930、940和960中的每一者被配置為執行處理方法的不同部分。例如,處理腔室930可被配置為執行蝕刻終止層的選擇性沉積製程,處理腔室940可被配置為執行第二金屬材料的沉積製程,並且處理腔室960可被配置為執行蝕刻製程以圖案化第二金屬材料。本領域技藝人士將認識到,工具上的各個處理腔室的數量和佈置可以變化,並且第6圖所示的實施例僅代表一種可能的配置。
在一些實施例中,處理系統900包括一或多個計量站。例如,計量站可以位於預清潔/緩衝腔室920內、中央傳送站910內或任何單獨的處理腔室內。計量站可以是系統900內的任何位置,該位置允許在不將基板暴露於氧化環境的情況下量測凹槽的距離。
至少一個控制器950耦接至中央傳送站910、預清潔/緩衝腔室920、處理腔室930、940、945或960中的一或多者。在一些實施例中,存在多於一個控制器950連接至各個腔室或站,並且主控制處理器耦接至每個單獨的處理器以控制系統900。控制器950可以是任何形式的通用電腦處理器、微控制器、微處理器等中的一者,該控制器可以在工業環境中用於控制各種腔室和子處理器。
至少一個控制器950可以具有處理器952、耦接至處理器952的記憶體954、耦接至處理器952的輸入/輸出設備956,以及用於不同電子部件之間通訊的支援電路958。記憶體954可以包括暫時性記憶體(例如,隨機存取記憶體)和非暫時性記憶體(例如,儲存裝置)中的一或多者。
處理器的記憶體954或電腦可讀取媒體可以是易得記憶體,例如隨機存取記憶體(random access memory; RAM)、唯讀記憶體(read-only memory; ROM)、軟碟、硬碟或任何其他形式的本地或遠端數位儲存裝置中的一或多者。記憶體954可以保存指令集,該指令集可由處理器952操作以控制系統900的參數和部件。支援電路958耦接至處理器952以用於以習知方式支援處理器。電路可以包括例如快取、電源、時鐘電路、輸入/輸出電路、子系統等。
製程通常可以作為軟體常式儲存在記憶體中,該軟體常式當由處理器執行時使得處理腔室執行本揭示案的製程。軟體常式亦可以由遠離由處理器控制的硬體的第二處理器(未圖示)儲存及/或執行。本揭示案的方法中的一些或所有方法亦可以在硬體中執行。如此,製程可以在軟體中實施並使用電腦系統在硬體中執行為例如特殊應用積體電路或其他類型的硬體實施,或者作為軟體和硬體的組合。當由處理器執行時,軟體常式將通用電腦轉換成控制腔室操作的專用電腦(控制器),使得製程被執行。
在一些實施例中,控制器950具有一或多個配置來執行單獨的製程或子製程以執行該方法。控制器950可以連接至中間部件並被配置成操作該等中間部件來執行方法的功能。例如,控制器950可以連接至氣閥、致動器、馬達、狹縫閥、真空控件等中的一或多者,並被配置成控制該等部件。
一些實施例的控制器950具有選自以下的一或多種配置:用於在複數個處理腔室之間移動機器人上的基板的配置;用於從系統裝載和/或卸載基板的配置;用於選擇性沉積蝕刻終止層的配置;用於沉積第二金屬材料的配置;用於蝕刻第二金屬材料的配置;和/或用於移除蝕刻終止層的配置。
在整個說明書中對「一個實施例」、「某些實施例」、「一或多個實施例」或「一實施例」的提及意謂結合該實施例描述的特定特徵、結構、材料或特性包括在本揭示案的至少一個實施例中。因此,諸如「在一或多個實施例中」、「在某些實施例中」、「在一個實施例中」或「在一實施例中」的用語在本說明書各處的出現不一定指本揭示案的同一實施例。此外,在一或多個實施例中,特定特徵、結構、材料或特性可以以任何合適的方式組合。
儘管已經參考特定實施例描述了本文的揭示內容,但是本領域技藝人士將理解,所描述的實施例僅僅是本揭示案的原理和應用的說明。對於本領域技藝人士而言將顯而易見的是,在不脫離本揭示案的精神和範疇的情況下,可以對本揭示案的方法和裝置進行各種修改和變化。因此,本揭示案可包括在所附申請專利範圍及其等同物的範疇內的修改和變化。
100:基板
105:表面
110:第一介電材料
120:第一金屬材料
210:蝕刻終止層
310:第二金屬材料
500:方法
510~540:操作
900:系統
905:工廠介面
906:機器人
910:中央傳送站
912:機器人
914:隔離閥
920:預清潔/緩衝腔室
930,940:處理腔室
950:控制器
952:處理器
954:記憶體
956:輸入/輸出設備
958:支援電路
960:處理腔室
A-A':線
為了能夠詳細理解本揭示案的上述特徵,可以參考實施例對以上簡要概述的本揭示案進行更特別的描述,實施例中的一些實施例在附圖中圖示。然而,應當注意的是,附圖僅圖示了本揭示案的典型實施例,因此不應被認為是對其範疇的限制,因為本揭示案可以允許其他同等有效的實施例。
第1A圖至第4A圖是根據本揭示案的一或多個實施例的在處理期間的示例性基板的剖視圖;
第1B圖至第4B圖是根據本揭示案的一或多個實施例的在處理期間的示例性基板的俯視圖;
第5圖是根據本揭示案的一或多個實施例的示例性處理方法的流程圖;並且
第6圖圖示了根據本揭示案的一或多個實施例的用於處理基板的處理系統。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
100:基板
110:第一介電材料
120:第一金屬材料
210:蝕刻終止層
310:第二金屬材料
Claims (20)
- 一種方法,包括以下步驟: 在一基板表面上選擇性地沉積一蝕刻終止層,該基板表面包括其中形成有複數個特徵的一第一介電材料和在該等特徵內的一第一金屬材料,相對該第一金屬材料的該表面,該蝕刻終止層沉積在該第一介電材料的該表面上; 在該第一金屬材料的該表面和該蝕刻終止層上沉積一第二金屬材料;以及 蝕刻該第二金屬材料以暴露該蝕刻終止層的部分。
- 如請求項1所述之方法,其中該第一介電材料基本上由一低介電常數介電質組成。
- 如請求項1所述之方法,其中該第一金屬材料基本上由銅組成。
- 如請求項1所述之方法,其中該蝕刻終止層係以大於或等於5的一選擇性沉積的。
- 如請求項1所述之方法,其中該第一金屬材料和該第二金屬材料係相同的材料。
- 如請求項1所述之方法,其中至少一個特徵是一通孔。
- 如請求項1所述之方法,其中該第一金屬材料的該表面係與該第一介電材料的該表面共面。
- 如請求項1所述之方法,其中該第一金屬材料不完全填充該等特徵。
- 如請求項8所述之方法,其中該第二金屬材料填充該等特徵並沉積在該基板的該頂表面上。
- 如請求項1所述之方法,其中選擇性沉積該蝕刻終止層之步驟包括以下步驟: 將該基板暴露於一阻擋化合物以形成該第一金屬材料的一鈍化表面;以及 相對該第一金屬材料的該鈍化表面,在該第一介電材料上沉積該蝕刻終止層。
- 如請求項10所述之方法,其中該阻擋化合物包括磷酸、烷基矽烷、鹵化矽烷、硫醇或不飽和烴中的一或多者。
- 如請求項10所述之方法,進一步包括以下步驟:在沉積該第二金屬材料之前,從該第一金屬材料的該鈍化表面移除該阻擋化合物。
- 如請求項12所述之方法,其中藉由將該基板暴露於包含H 2的一電漿來移除該阻擋化合物。
- 如請求項1所述之方法,其中該蝕刻終止層包含氮化鉭(TaN)。
- 如請求項1所述之方法,其中蝕刻該第二金屬材料之步驟在該等特徵中的至少兩個特徵內的該第一金屬材料之間形成了一導電路徑。
- 如請求項1所述之方法,其中蝕刻該第二金屬材料包括一光微影製程。
- 如請求項1所述之方法,進一步包括以下步驟:移除該蝕刻終止層的該等暴露部分。
- 如請求項1所述之方法,其中該第一金屬材料與該第二金屬材料之間的該電阻小於用一非選擇性(毯覆)蝕刻終止層形成的一類似元件的電阻。
- 一種方法,包括以下步驟: 將一基板暴露於一阻擋化合物以形成一第一金屬材料的一鈍化表面,該基板包含其中形成有複數個特徵的一第一介電材料和在該等特徵內的該第一金屬材料; 相對該第一金屬材料的該鈍化表面,在該第一介電材料上選擇性沉積一蝕刻終止層; 從該第一金屬材料的該表面移除該阻擋化合物; 在該第一金屬材料的該表面和該蝕刻終止層上沉積一第二金屬材料; 藉由光微影蝕刻該第二金屬材料以暴露該蝕刻終止層,並在該等特徵中的至少兩個特徵內的該第一金屬材料之間形成一導電路徑;以及 移除該蝕刻終止層的暴露部分。
- 一種處理系統,包括: 一中央傳送站,該中央傳送站中具有一機器人,該機器人被配置為在連接至該中央傳送站的腔室之間移動一或多個基板; 一第一處理腔室,該第一處理腔室連接至該中央傳送站並被配置為在該基板上選擇性地沉積一蝕刻終止層; 一第二處理腔室,該第二處理腔室連接至該中央傳送站並被配置為沉積一金屬材料。 一第三處理腔室,該第三處理腔室連接至該中央傳送站並被配置為蝕刻金屬材料;以及 一控制系統,該控制系統耦接至該中央傳送站和該第一、第二和第三處理腔室,該控制系統包括:一第一配置,該第一配置用於在該第一、第二和第三處理腔室之間移動該基板;一第二配置,該第二配置用於向該第一處理腔室提供一或多種製程氣體以選擇性地沉積該蝕刻終止層;一第三配置,該第三配置用於向該第二處理腔室提供一或多種製程氣體以沉積該金屬材料;以及一第四配置,該第四配置用於向該第三處理腔室提供一或多種製程氣體以蝕刻金屬材料。
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US6785159B2 (en) | 2002-08-29 | 2004-08-31 | Micron Technology, Inc. | Combination etch stop and in situ resistor in a magnetoresistive memory and methods for fabricating same |
US7700474B2 (en) | 2006-04-07 | 2010-04-20 | Tokyo Electron Limited | Barrier deposition using ionized physical vapor deposition (iPVD) |
US7545045B2 (en) * | 2005-03-24 | 2009-06-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dummy via for reducing proximity effect and method of using the same |
US20070249156A1 (en) * | 2006-04-20 | 2007-10-25 | Griselda Bonilla | Method for enabling hard mask free integration of ultra low-k materials and structures produced thereby |
US7830010B2 (en) | 2008-04-03 | 2010-11-09 | International Business Machines Corporation | Surface treatment for selective metal cap applications |
KR100936490B1 (ko) | 2009-05-08 | 2010-01-13 | 주식회사 유피케미칼 | 금속 산화막, 금속 질화막 및 순수 금속 박막 증착용 유기 금속 전구체 화합물과 그 제조방법 및, 그 화합물을 이용한 박막 증착 방법 |
US8125049B2 (en) * | 2009-11-16 | 2012-02-28 | International Business Machines Corporation | MIM capacitor structure in FEOL and related method |
US8232148B2 (en) | 2010-03-04 | 2012-07-31 | International Business Machines Corporation | Structure and method to make replacement metal gate and contact metal |
US8357609B2 (en) | 2010-05-04 | 2013-01-22 | Globalfoundries Inc. | Dual damascene-like subtractive metal etch scheme |
US9105623B2 (en) | 2012-05-25 | 2015-08-11 | United Microelectronics Corp. | Semiconductor device having metal gate and manufacturing method thereof |
US9761489B2 (en) | 2013-08-20 | 2017-09-12 | Applied Materials, Inc. | Self-aligned interconnects formed using substractive techniques |
US9362385B2 (en) | 2013-12-18 | 2016-06-07 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for tuning threshold voltage of semiconductor device with metal gate structure |
KR102218547B1 (ko) | 2014-06-26 | 2021-02-22 | 에스케이하이닉스 주식회사 | 반도체장치 및 그 제조 방법 |
US9659864B2 (en) * | 2015-10-20 | 2017-05-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for forming self-aligned via with selectively deposited etching stop layer |
US9818690B2 (en) * | 2015-10-30 | 2017-11-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned interconnection structure and method |
US9859154B2 (en) | 2016-03-11 | 2018-01-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and formation method of interconnect structure of semiconductor device |
US9793156B1 (en) * | 2016-09-12 | 2017-10-17 | International Business Machines Corporation | Self-aligned low resistance metallic interconnect structures |
TWI739984B (zh) | 2017-01-31 | 2021-09-21 | 美商應用材料股份有限公司 | 就圖案化應用進行選擇性沉積之方案 |
JP7169072B2 (ja) | 2017-02-14 | 2022-11-10 | エーエスエム アイピー ホールディング ビー.ブイ. | 選択的パッシベーションおよび選択的堆積 |
US10867805B2 (en) * | 2018-06-29 | 2020-12-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Selective removal of an etching stop layer for improving overlay shift tolerance |
US11335598B2 (en) * | 2018-06-29 | 2022-05-17 | Intel Corporation | Grating replication using helmets and topographically-selective deposition |
CN110660660A (zh) | 2018-06-29 | 2020-01-07 | 台湾积体电路制造股份有限公司 | 半导体装置的制造方法 |
US11244898B2 (en) * | 2018-06-29 | 2022-02-08 | Taiwan Semiconductor Manufacturing Co., Ltd | Integrated circuit interconnect structures with air gaps |
US11398406B2 (en) * | 2018-09-28 | 2022-07-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Selective deposition of metal barrier in damascene processes |
US11502001B2 (en) * | 2018-10-31 | 2022-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with self-aligned vias |
US10629484B1 (en) | 2018-11-01 | 2020-04-21 | Applied Materials, Inc. | Method of forming self-aligned via |
US20200251340A1 (en) | 2019-02-04 | 2020-08-06 | Applied Materials, Inc. | Methods and apparatus for filling a feature disposed in a substrate |
US20200347493A1 (en) | 2019-05-05 | 2020-11-05 | Applied Materials, Inc. | Reverse Selective Deposition |
US10985312B2 (en) * | 2019-06-13 | 2021-04-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Methods of fabricating magneto-resistive random-access memory (MRAM) devices with self-aligned top electrode via and structures formed thereby |
US11621224B2 (en) * | 2019-09-26 | 2023-04-04 | Taiwan Semiconductor Manufacturing Co. Ltd. | Contact features and methods of fabricating the same in semiconductor devices |
US11437317B2 (en) * | 2020-02-10 | 2022-09-06 | International Business Machines Corporation | Single-mask alternating line deposition |
US11309241B2 (en) * | 2020-06-23 | 2022-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Protection liner on interconnect wire to enlarge processing window for overlying interconnect via |
US20230245924A1 (en) * | 2020-06-23 | 2023-08-03 | Lam Research Corporation | Selective deposition using graphene as an inhibitor |
US20230138988A1 (en) * | 2021-10-29 | 2023-05-04 | International Business Machines Corporation | Dual damascene fully-aligned via interconnects with dual etch layers |
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