KR20220114631A - 역 선택적 에칭 정지 층 - Google Patents
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Abstract
역 선택적 에칭 정지 층을 형성하기 위한 방법들 및 장치가 개시된다. 본 개시내용의 일부 실시예들은 비선택적(예컨대, 블랭킷) 에칭 정지 층들을 이용하는 방법들보다 낮은 저항을 갖는 상호연결부들을 제공한다. 본 개시내용의 일부 실시예들은 서브트랙티브 에칭 방식 내에서 역 선택적 에칭 정지 층들을 이용한다. 본 개시내용의 일부 실시예들은 금속 재료의 표면을 패시베이팅함으로써 에칭 정지 층을 선택적으로 증착한다.
Description
[0001] 본 개시내용의 실시예들은 일반적으로 역 선택적(reverse selective) 에칭 정지 층들의 증착 및 통합을 위한 방법들에 관한 것이다. 특히, 본 개시내용의 실시예들은 역 선택적 에칭 정지 층을 사용하는 서브트랙티브 에칭(subtractive etch)에 관한 것이다.
[0002] 3차원 피처들은 반도체 제품들의 일체형 부분이다. 트렌치들, 비아들, 및 홀들은 전도성 패턴들의 레이어링 및 연결을 허용한다. 이들 피처들은 다른 주변 재료들보다 에칭 프로세스에 더 저항성이 있는 특정 재료들에 의존하는 에칭 프로세스들에 의해 종종 형성된다. 이들 저항성 재료들은 에칭 프로세스가 이러한 층에서 "정지"되므로 에칭 정지 층들로 지칭된다.
[0003] 서브트랙티브 에칭 프로세스들은 재료 패턴들을 형성하기 위한 방법이며, 그 방법에서는, 재료의 블랭킷 층이 증착되고, 이어서 선택적으로 제거되어 최종 패턴을 형성한다. 서브트랙티브 에칭 프로세스는, 최종 패턴이 요구되는 곳에 증착되는 애디티브 프로세스(additive process)들과 상이하다. 서브트랙티브 에칭 프로세스들은 에칭 프로세스가 최종 패턴의 형성 동안 임의의 하부 재료들을 손상시키는 것을 방지하기 위해 에칭 정지 층들에 의존한다.
[0004] 전도성 패턴들의 다수의 층들 사이의 연결들의 형성 동안, 비아 내의 금속 재료가 하나의 층으로부터 인접한 층을 향해 연장되는 경우가 종종 있다. 제조에서, 인접한 층이 이러한 충전된 비아와 연결되는 것이 필수적이다. 위에서 설명한 에칭 프로세스들은 다수의 층 사이의 패턴들이 매우 양호하게 연결되는 것을 보장하는 데 특히 유용하다.
[0005] 그러나, 에칭 정지 재료들은 전도성이 높지는 않다. 따라서, 에칭 정지 층들이 상호연결부들의 제조를 돕기 위해 사용될 때, 이는 에칭 정지 층이 2개의 금속 재료들 사이의 연결에서 저항을 증가시키므로 디바이스 성능에 해로울 수 있다.
[0006] 따라서, 금속 재료들 상에 증착이 거의 없거나 전혀 없이 유전체 재료들 상의 에칭 정지 층들의 선택적 증착에 대한 필요성이 존재한다.
[0007] 본 개시내용의 하나 이상의 실시예들은 방법에 관한 것이며, 그 방법은, 복수의 피처들이 내부에 형성되어 있는 제1 유전체 재료 및 피처들 내의 제1 금속 재료를 포함하는 기판 표면 상에 에칭 정지 층을 선택적으로 증착하는 단계를 포함한다. 에칭 정지 층은 제1 금속 재료의 표면에 비해 제1 유전체 재료의 표면 상에 증착된다. 제1 금속 재료의 표면 및 에칭 정지 층 상에 제2 금속 재료가 증착된다. 제2 금속 재료는 에칭 정지 층의 부분들을 노출시키도록 에칭된다.
[0008] 본 개시내용의 부가적인 실시예들은 방법에 관한 것이며, 그 방법은, 제1 금속 재료의 패시베이팅된 표면을 형성하기 위해, 복수의 피처들이 내부에 형성되어 있는 제1 유전체 재료 및 피처들 내의 제1 금속 재료를 포함하는 기판을 차단 화합물에 노출시키는 단계를 포함한다. 에칭 정지 층은 제1 금속 재료의 패시베이팅된 표면에 비해 제1 유전체 재료 상에 선택적으로 증착된다. 차단 화합물은 제1 금속 재료의 표면으로부터 제거된다. 제1 금속 재료의 표면 및 에칭 정지 층 상에 제2 금속 재료가 증착된다. 제2 금속 재료는, 에칭 정지 층을 노출시키고 피처들 중 적어도 2개 내의 제1 금속 재료 사이에 전도성 경로를 형성하도록 포토리소그래피에 의해 에칭된다. 에칭 정지 층의 노출된 부분들이 제거된다.
[0009] 본 개시내용의 추가적인 실시예들은 중앙 이송 스테이션을 포함하는 프로세싱 시스템에 관한 것이며, 그 중앙 이송 스테이션은 중앙 이송 스테이션에 연결된 챔버들 사이에서 하나 이상의 기판을 이동시키도록 구성된 로봇을 내부에 갖는다. 제1 프로세싱 챔버는 중앙 이송 스테이션에 연결되고, 기판 상에 에칭 정지 층을 선택적으로 증착하도록 구성된다. 제2 프로세싱 챔버는 중앙 이송 스테이션에 연결되고, 금속 재료를 증착하도록 구성된다. 제3 프로세싱 챔버는 중앙 이송 스테이션에 연결되고, 금속 재료들을 에칭하도록 구성된다. 제어 시스템은 중앙 이송 스테이션 및 제1 프로세싱 챔버, 제2 프로세싱 챔버, 및 제3 프로세싱 챔버에 커플링된다. 제어 시스템은 제1 프로세싱 챔버, 제2 프로세싱 챔버, 및 제3 프로세싱 챔버 사이에서 기판을 이동시키기 위한 제1 구성, 에칭 정지 층을 선택적으로 증착하기 위해 제1 프로세싱 챔버에 하나 이상의 프로세스 가스들을 제공하기 위한 제2 구성, 금속 재료를 증착하기 위해 제2 프로세싱 챔버에 하나 이상의 프로세스 가스들을 제공하기 위한 제3 구성, 및 금속 재료들을 에칭하기 위해 제3 프로세싱 챔버에 하나 이상의 프로세스 가스들을 제공하기 위한 제4 구성을 포함한다.
[0010] 본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략하게 요약된 본 개시내용의 더 구체적인 설명이 실시예들을 참조하여 이루어질 수 있는데, 이러한 실시예들 중 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들이 본 개시내용의 통상적인 실시예들만을 예시하는 것이므로, 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0011] 도 1a-도 4a는 본 개시내용의 하나 이상의 실시예에 따른 프로세싱 동안의 예시적인 기판의 단면도들이다.
[0012] 도 1b-도 4b는 본 개시내용의 하나 이상의 실시예에 따른 프로세싱 동안의 예시적인 기판의 평면도들이다.
[0013] 도 5는 본 개시내용의 하나 이상의 실시예에 따른 예시적인 프로세싱 방법의 흐름도이다.
[0014] 도 6은 본 개시내용의 하나 이상의 실시예에 따른, 기판을 프로세싱하기 위한 프로세싱 시스템을 예시한다.
[0011] 도 1a-도 4a는 본 개시내용의 하나 이상의 실시예에 따른 프로세싱 동안의 예시적인 기판의 단면도들이다.
[0012] 도 1b-도 4b는 본 개시내용의 하나 이상의 실시예에 따른 프로세싱 동안의 예시적인 기판의 평면도들이다.
[0013] 도 5는 본 개시내용의 하나 이상의 실시예에 따른 예시적인 프로세싱 방법의 흐름도이다.
[0014] 도 6은 본 개시내용의 하나 이상의 실시예에 따른, 기판을 프로세싱하기 위한 프로세싱 시스템을 예시한다.
[0015] 본 개시내용의 여러가지 예시적인 실시예들을 설명하기 전에, 본 개시내용이 다음의 설명에 기재되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것이 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하며, 다양한 방식들로 실시되거나 수행될 수 있다.
[0016] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이라는 용어는 프로세스가 작용하는 표면 또는 표면의 일부를 지칭한다. 문맥상 명확하게 달리 표시되지 않는 한, 기판에 대한 언급이 또한 기판의 일부만을 지칭할 수 있다는 것이 당업자들에 의해 또한 이해될 것이다. 부가적으로, 기판 상에 증착하는 것에 대한 언급은 베어 기판(bare substrate), 및 하나 이상의 막들 또는 피처들이 상부에 증착되거나 형성되어 있는 기판 둘 모두를 의미할 수 있다.
[0017] 본 명세서에서 사용되는 바와 같은 "기판"은 막 프로세싱이 제조 프로세스 동안 수행되는 임의의 기판 또는 기판 상에 형성된 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은 애플리케이션에 따라, 재료들, 이를테면 실리콘, 실리콘 산화물, 변형된 실리콘(strained silicon), SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어, 및 임의의 다른 재료들, 이를테면 금속들, 금속 질화물들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 제한 없이 포함한다. 기판들은, 기판 표면을 폴리싱, 에칭, 환원, 산화, 수산화, 어닐링, UV 경화, e-빔 경화 및/또는 베이킹하기 위해 전처리 프로세스에 노출될 수 있다. 기판의 표면 그 자체 상의 직접적인 막 프로세싱에 부가하여, 본 개시내용에서, 개시된 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 아래에서 더 상세히 개시되는 바와 같이, 기판 상에 형성된 하부층에 대해 수행될 수 있으며, "기판 표면"이라는 용어는 문맥상 표시되는 바와 같이 그러한 하부층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면은 기판 표면이 된다.
[0018] 본 개시내용의 하나 이상의 실시예들은 역 선택적 에칭 정지 층들의 증착 및 통합을 위한 방법들에 관한 것이다. 본 개시내용의 일부 실시예들은 유리하게, 더 낮은 저항을 갖는 금속 상호연결부들을 제공한다. 본 개시내용의 일부 실시예들은 더 적은 계면 전자 산란을 갖는 금속 상호연결부들을 제공한다. 본 개시내용의 일부 실시예들은 서브트랙티브 에칭 방식들에 대한 저항 이점들을 제공한다.
[0019] 도 1 내지 도 5를 참조하면, 본 개시내용의 방법(500)에 의한 프로세싱 동안의 예시적인 기판(100)이 도시된다. 참고로 A 라벨을 갖는 도면들(예컨대, 도 1a)은 라인(A-A')을 따른 기판(100)의 측면도들이다. B 라벨을 갖는 도면들(예컨대, 도 1b)은 기판(100)의 평면도들이다.
[0020] 도 1a 및 도 1b를 참조하면, 기판(100)은 제1 유전체 재료(110) 및 제1 금속 재료(120)을 포함한다. 기판의 표면(105)에는 복수의 피처들이 내부에 형성되어 있다. 제1 금속 재료(120)는 피처들 내에 있다. 일부 실시예들에서, 도시된 바와 같이, 피처는 비아이다. 도시되지 않은 일부 실시예들에서, 피처는 트렌치이다.
[0021] 일부 실시예들에서, 도시된 바와 같이, 제1 금속 재료(120)의 표면(125)은 제1 유전체 재료의 표면(115)과 실질적으로 동일 평면 상에 있다. 일부 실시예들에서, 제1 금속 재료(120)는 피처를 완전히 충전하지 않는다. 달리 말하면, 일부 실시예들에서, 제1 금속 재료(120)는 제1 유전체 재료(110)의 표면에 대해 리세스된다.
[0022] 제1 유전체 재료(110)는 임의의 적합한 유전체 재료일 수 있다. 일부 실시예들에서, 제1 유전체 재료(110)는 로우-k(low-k) 유전체 재료이다. 일부 실시예들에서, 제1 유전체 재료(110)는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 또는 이들의 조합들을 포함한다. 일부 실시예들에서, 제1 유전체 재료(110)는 실리콘 산화물을 필수적 요소로 하여 구성(consists essentially of)된다. 일부 실시예들에서, 제1 유전체 재료(110)는 로우-k 유전체 재료를 필수적 요소로 하여 구성된다. 이와 관련하여 사용된 바와 같이, 언급된 재료를 "필수적 요소로 하여 구성되는" 재료는 수소를 제외한 원자 기준으로 98% 이상, 99% 이상, 99.5% 이상, 또는 99.9% 이상을 포함한다.
[0023] 제1 금속 재료(120)는 임의의 적합한 전도성 재료일 수 있다. 일부 실시예들에서, 제1 금속 재료(120)는 구리, 코발트, 텅스텐, 루테늄, 또는 몰리브덴 중 하나 이상을 포함한다. 일부 실시예들에서, 제1 금속 재료(120)는 구리를 필수적 요소로 하여 구성된다.
[0024] 동작(510)에서, 에칭 정지 층(210)이 기판 표면(105) 상에 선택적으로 증착된다. 에칭 정지 층(210)은 제1 금속 재료(120)의 표면에 비해 제1 유전체 재료(110)의 표면 상에 선택적으로 증착된다. 에칭 정지 층(210)은 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 알루미늄 산화물(Al2O3)을 포함하는(그러나 이에 제한되지 않음) 임의의 적합한 에칭 정지부일 수 있다.
[0025] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, 용어 "제2 표면에 비해 제1 표면 상에 선택적으로 증착" 등은, 제1 양의 막 또는 층이 제1 표면 상에 증착되고 제2 양의 막 또는 층이 제2 표면 상에 증착되며, 여기서 제2 양의 막은 제1 양의 막보다 작거나, 또는 일부 경우들에서, 어떠한 막도 제2 표면 상에 증착되지 않는다는 것을 의미한다.
[0026] 이와 관련하여 사용된 용어 "비해"는 다른 표면의 최상부 상의 하나의 표면의 물리적 배향을 의미하는 것이 아니라, 다른 표면에 대한 하나의 표면과의 화학 반응의 열역학적 또는 운동학적 속성들의 관계를 의미한다. 예컨대, 유전체 표면에 비해 구리 표면에 코발트 막을 선택적으로 증착하는 것은, 구리 표면 상에 코발트 막이 증착되고, 유전체 표면 상에 더 적은 코발트 막이 증착되거나 어떠한 코발트 막도 증착되지 않거나; 또는 구리 표면 상의 코발트 막의 형성이 유전체 표면 상의 코발트 막의 형성에 비해 열역학적으로 또는 운동학적으로 바람직하다는 것을 의미한다.
[0027] 일부 실시예들에서, "선택적으로"는, 대상 재료가 비-선택된 표면 상의 형성 레이트의 약 2x, 3x, 4x, 5x, 7x, 10x, 15x 또는 20x 이상의 레이트로 타겟 표면 상에 형성되는 것을 의미한다. 달리 말하면, 선택되지 않은 표면에 대한 타겟 재료 표면의 선택도는 약 2:1, 3:1, 4:1, 5:1, 7:1, 10:1, 15:1, 20:1, 50:1, 100:1, 200:1, 또는 500:1 이상이다. 일부 실시예들에서, 에칭 정지 층은 5 이상의 선택도로 증착된다.
[0028] 본 개시내용의 여러 개의 실시예들은 "역 선택적" 증착 프로세스들로서 설명되거나, 또는 "역 선택적" 막들로서 설명되는 증착된 막들로서 설명된다. 제1 선택적 프로세스들은 유전체 재료들에 비해 금속 재료 상에 증착한다. 그러나, 시간이 진행됨에 따라, 역이 또한 관찰되었다. 따라서, 이와 관련하여 사용되는 바와 같이, "역 선택적" 프로세스는 금속 표면보다 유전체 표면 상에 더 많은 재료를 증착한다.
[0029] 일부 실시예들에서, 동작(510)에서 에칭 정지 층(210)을 선택적으로 증착하는 것은 제1 금속 재료의 패시베이팅된 표면을 형성하기 위해 기판을 차단 화합물에 노출시키는 것을 포함한다. 에칭 정지 층(210)은 제1 금속 재료(120)의 패시베이팅된 표면에 비해 제1 유전체 재료(110) 상에 증착된다.
[0030] 일부 실시예들에서, 차단 화합물은 인산, 알킬 실란, 할로겐화 실란, 티올 또는 불포화 탄화수소 중 하나 이상을 포함한다. 일부 실시예들에서, 차단 화합물은 3-헥신을 포함하거나 이를 필수적 요소로 하여 구성된다.
[0031] 일부 실시예들에서, 차단 화합물이 사용될 때, 방법(500)은 제1 금속 재료(120)의 패시베이팅된 표면으로부터 차단 화합물을 제거하는 단계를 더 포함한다. 일부 실시예들에서, 차단 화합물은 물리적 프로세스(예컨대, 열 분해, 에칭 또는 표면 스퍼터링)에 의해 제거될 수 있다. 일부 실시예들에서, 차단 화합물은 화학적 프로세스(예컨대, H2, O2, NH3 또는 불소계 반응물들을 이용하는 플라즈마 또는 열 처리들)에 의해 제거된다.
[0032] 동작(520)에서, 제1 금속 재료(120)의 표면 및 에칭 정지 층(210) 상에 제2 금속 재료(310)가 증착된다. 일부 실시예들에서, 제2 금속 재료(310)는 기판 표면(105)을 덮는다. 일부 실시예들에서, 제1 금속 재료(120)가 제1 유전체 재료(110) 아래로 리세스될 때, 제2 금속 재료(310)는 복수의 피처들을 충전한다.
[0033] 일부 실시예들에서, 제1 금속 재료 및 제2 금속 재료는 상이한 재료들이다. 일부 실시예들에서, 제1 금속 재료 및 제2 금속 재료는 동일한 재료이다. 일부 실시예들에서, 제2 금속 재료(310)는 구리, 코발트, 텅스텐, 루테늄, 또는 몰리브덴 중 하나 이상을 포함한다. 일부 실시예들에서, 제2 금속 재료(310)는 구리를 필수적 요소로 하여 구성된다.
[0034] 동작(530)에서, 제2 금속 재료(310)는 에칭 정지 층(210)의 부분들을 노출시키도록 에칭된다. 일부 실시예들에서, 제2 금속 재료(310)를 에칭하는 것은 피처들 중 적어도 2개 내에서 제1 금속 재료(120) 사이의 전도성 경로를 형성한다. 일부 실시예들에서, 제2 금속 재료를 에칭하는 것은 포토리소그래피 프로세스를 포함한다. 일부 실시예들에서, 옵션 동작(540)에서, 에칭 정지 층(210)의 노출된 부분들이 제거된다.
[0035] 도 6을 참조하면, 본 개시내용의 부가적인 실시예들은 본 명세서에 설명된 방법들을 실행하기 위한 프로세싱 시스템(900)에 관한 것이다. 도 6은 본 개시내용의 하나 이상의 실시예에 따른, 기판을 프로세싱하는 데 사용될 수 있는 시스템(900)을 예시한다. 시스템(900)은 클러스터 툴로 지칭될 수 있다. 시스템(900)은 로봇(912)을 내부에 갖는 중앙 이송 스테이션(910)을 포함한다. 로봇(912)은 단일 블레이드 로봇으로 예시되지만; 당업자들은 다른 로봇(912) 구성들이 본 개시내용의 범위 내에 있다는 것을 인식할 것이다. 로봇(912)은 중앙 이송 스테이션(910)에 연결된 챔버들 사이에서 하나 이상의 기판을 이동시키도록 구성된다.
[0036] 적어도 하나의 사전-세정/버퍼 챔버(920)가 중앙 이송 스테이션(910)에 연결된다. 사전-세정/버퍼 챔버(920)는 가열기, 라디칼 소스 또는 플라즈마 소스 중 하나 이상을 포함할 수 있다. 사전-세정/버퍼 챔버(920)는 개별 반도체 기판에 대한 또는 프로세싱을 위한 웨이퍼들의 카세트에 대한 홀딩 영역으로서 사용될 수 있다. 사전-세정/버퍼 챔버(920)는 사전-세정 프로세스들을 수행할 수 있거나 또는 프로세싱을 위해 기판을 예열할 수 있거나 또는 단순히 프로세스 시퀀스를 위한 스테이징 영역일 수 있다. 일부 실시예들에서, 중앙 이송 스테이션(910)에 연결된 2개의 사전-세정/버퍼 챔버들(920)이 존재한다.
[0037] 도 6에 도시된 실시예에서, 사전-세정 챔버들(920)은 팩토리 인터페이스(905)와 중앙 이송 스테이션(910) 사이의 통과 챔버들로서 작용할 수 있다. 팩토리 인터페이스(905)는 카세트로부터 사전-세정/버퍼 챔버(920)로 기판을 이동시키기 위한 하나 이상의 로봇(906)을 포함할 수 있다. 이어서, 로봇(912)은 사전-세정/버퍼 챔버(920)로부터 시스템(900) 내의 다른 챔버들로 기판을 이동시킬 수 있다.
[0038] 제1 프로세싱 챔버(930)는 중앙 이송 스테이션(910)에 연결될 수 있다. 제1 프로세싱 챔버(930)는 선택적 증착 챔버로서 구성될 수 있고, 반응성 가스들의 하나 이상의 유동들을 제1 프로세싱 챔버(930)에 제공하기 위해 하나 이상의 반응성 가스 소스들과 유체 연통할 수 있다. 기판은 격리 밸브(914)를 통과하는 로봇(912)에 의해 프로세싱 챔버(930) 내외로 이동될 수 있다.
[0039] 프로세싱 챔버(940)는 또한 중앙 이송 스테이션(910)에 연결될 수 있다. 일부 실시예들에서, 프로세싱 챔버(940)는 증착 챔버를 포함하고, 등방성 에칭 프로세스를 수행하도록 반응성 가스의 유동들을 프로세싱 챔버(940)에 제공하기 위해 하나 이상의 반응성 가스 소스들과 유체 연통한다. 기판은 격리 밸브(914)를 통과하는 로봇(912)에 의해 프로세싱 챔버(940) 내외로 이동될 수 있다.
[0040] 일부 실시예들에서, 프로세싱 챔버(960)는 중앙 이송 스테이션(910)에 연결되고, 에칭 챔버로서 작용하도록 구성된다. 프로세싱 챔버(960)는 하나 이상의 상이한 에피택셜 성장 프로세스들을 수행하도록 구성될 수 있다.
[0041] 일부 실시예들에서, 프로세싱 챔버들(930, 940, 및 960) 각각은 프로세싱 방법의 상이한 부분들을 수행하도록 구성된다. 예컨대, 프로세싱 챔버(930)는 에칭 정지 층에 대한 선택적 증착 프로세스를 수행하도록 구성될 수 있고, 프로세싱 챔버(940)는 제2 금속 재료에 대한 증착 프로세스를 수행하도록 구성될 수 있으며, 프로세싱 챔버(960)는 제2 금속 재료를 패터닝하기 위해 에칭 프로세스를 수행하도록 구성될 수 있다. 당업자는, 툴 상의 개별 프로세싱 챔버의 수 및 어레인지먼트(arrangement)가 변경될 수 있고 도 6에 예시된 실시예가 단지 하나의 가능한 구성을 나타낼 뿐이라는 것을 인식할 것이다.
[0042] 일부 실시예들에서, 프로세싱 시스템(900)은 하나 이상의 계측 스테이션들을 포함한다. 예컨대, 계측 스테이션들은 사전-세정/버퍼 챔버(920) 내에, 중앙 이송 스테이션(910) 내에 또는 개별 프로세싱 챔버들 중 임의의 프로세싱 챔버 내에 위치될 수 있다. 계측 스테이션은, 기판을 산화 환경에 노출시키지 않으면서 리세스의 거리가 측정되게 허용하는 시스템(900) 내의 임의의 포지션일 수 있다.
[0043] 적어도 하나의 제어기(950)는 중앙 이송 스테이션(910), 사전-세정/버퍼 챔버(920), 프로세싱 챔버들(930, 940, 945, 또는 960) 중 하나 이상에 커플링된다. 일부 실시예들에서, 개별 챔버들 또는 스테이션들에 연결된 하나 초과의 제어기(950)가 존재하고, 1차 제어 프로세서는 시스템(900)을 제어하도록 별개의 프로세서들 각각에 커플링된다. 제어기(950)는 다양한 챔버들 및 서브-프로세서들을 제어하기 위해 산업 현장(industrial setting)에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서, 마이크로제어기, 마이크로프로세서 등 중 하나일 수 있다.
[0044] 적어도 하나의 제어기(950)는 프로세서(952), 프로세서(952)에 커플링된 메모리(954), 프로세서(952)에 커플링된 입력/출력 디바이스들(956), 및 상이한 전자 컴포넌트들 사이의 통신을 위한 지원 회로들(958)을 가질 수 있다. 메모리(954)는 일시적 메모리(예컨대, 랜덤 액세스 메모리) 및 비-일시적 메모리(예컨대, 저장소) 중 하나 이상을 포함할 수 있다.
[0045] 프로세서의 메모리(954) 또는 컴퓨터-판독가능 매체는 로컬 또는 원격인 용이하게 이용가능한 메모리, 이를테면 RAM(random access memory), ROM(read only memory), 플로피 디스크, 하드 디스크, 또는 임의의 다른 형태의 디지털 저장소 중 하나 이상일 수 있다. 메모리(954)는 시스템(900)의 파라미터들 및 컴포넌트들을 제어하도록 프로세서(952)에 의해 동작가능한 명령 세트를 보유할 수 있다. 지원 회로들(958)은 종래의 방식으로 프로세서를 지원하기 위해 프로세서(952)에 커플링된다. 회로들은, 예컨대, 캐시, 전력 공급부들, 클록 회로들, 입력/출력 회로부, 서브시스템들 등을 포함할 수 있다.
[0046] 프로세스들은 일반적으로, 프로세서에 의해 실행될 때, 프로세스 챔버로 하여금 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한, 프로세서에 의해 제어되는 하드웨어로부터 원격으로 위치된 제2 프로세서(도시되지 않음)에 의해 저장 및/또는 실행될 수 있다. 본 개시내용의 방법 중 일부 또는 전부는 또한 하드웨어로 수행될 수 있다. 그러므로, 프로세스는 소프트웨어로 구현되며, 컴퓨터 시스템을 사용하여, 하드웨어로, 예컨대 주문형 집적 회로 또는 다른 타입의 하드웨어 구현으로서 또는 소프트웨어와 하드웨어의 조합으로서 실행될 수 있다. 소프트웨어 루틴은, 프로세서에 의해 실행될 때, 프로세스들이 수행되도록 챔버 동작을 제어하는 특정 목적 컴퓨터(제어기)로 범용 컴퓨터를 변환한다.
[0047] 일부 실시예들에서, 제어기(950)는 방법을 수행하기 위해 개별 프로세스들 또는 서브-프로세스들을 실행하기 위한 하나 이상의 구성들을 갖는다. 제어기(950)는 중간 컴포넌트들에 연결될 수 있고 이들을 동작시켜 방법들의 기능들을 수행하도록 구성될 수 있다. 예컨대, 제어기(950)는 가스 밸브들, 액추에이터들, 모터들, 슬릿 밸브들, 진공 제어 등 중 하나 이상에 연결되고 이들을 제어하도록 구성될 수 있다.
[0048] 일부 실시예들의 제어기(950)는, 복수의 프로세싱 챔버들 사이의 로봇 상에서 기판을 이동시키기 위한 구성; 시스템으로부터 기판들을 로딩 및/또는 언로딩하기 위한 구성; 에칭 정지 층을 선택적으로 증착하기 위한 구성; 제2 금속 재료를 증착하기 위한 구성; 제2 금속 재료를 에칭하기 위한 구성; 및/또는 에칭 정지 층을 제거하기 위한 구성으로부터 선택된 하나 이상의 구성들을 갖는다.
[0049] 본 명세서 전반에 걸쳐 "하나의 실시예", "특정한 실시예들", "하나 이상의 실시예들" 또는 "일 실시예"에 대한 참조는, 실시예와 관련하여 설명된 특정한 피처, 구조, 재료, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸친 다양한 장소들에서의 "하나 이상의 실시예들에서", "특정한 실시예들에서", "하나의 실시예에서" 또는 "일 실시예에서"와 같은 어구들의 출현들은 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 더욱이, 특정한 피처들, 구조들, 재료들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
[0050] 본 명세서의 개시내용이 특정한 실시예들을 참조하여 설명되었지만, 당업자들은, 설명된 실시예들이 단지 본 개시내용의 원리들 및 애플리케이션들의 예시일 뿐이라는 것을 이해할 것이다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 이루어질 수 있다는 것이 당업자들에게 명백할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함할 수 있다.
Claims (20)
- 방법으로서,
복수의 피처들이 내부에 형성되어 있는 제1 유전체 재료 및 상기 피처들 내의 제1 금속 재료를 포함하는 기판 표면 상에 에칭 정지 층을 선택적으로 증착하는 단계 － 상기 에칭 정지 층은 상기 제1 금속 재료의 표면에 비해 상기 제1 유전체 재료의 표면 상에 증착됨 －;
상기 제1 금속 재료의 표면 및 상기 에칭 정지 층 상에 제2 금속 재료를 증착하는 단계; 및
에칭 정지 층의 부분들을 노출시키기 위해 상기 제2 금속 재료를 에칭하는 단계를 포함하는, 방법. - 제1항에 있어서,
상기 제1 유전체 재료는 로우-k(low-k) 유전체를 필수적 요소로 하여 구성(consists essentially of)되는, 방법. - 제1항에 있어서,
상기 제1 금속 재료는 구리를 필수적 요소로 하여 구성되는, 방법. - 제1항에 있어서,
상기 에칭 정지 층은 5 이상의 선택도로 증착되는, 방법. - 제1항에 있어서,
상기 제1 금속 재료 및 상기 제2 금속 재료는 동일한 재료인, 방법. - 제1항에 있어서,
적어도 하나의 피처는 비아인, 방법. - 제1항에 있어서,
상기 제1 금속 재료의 표면은 상기 제1 유전체 재료의 표면과 동일 평면 상에 있는, 방법. - 제1항에 있어서,
상기 제1 금속 재료는 상기 피처들을 완전히 충전하지 않는, 방법. - 제8항에 있어서,
상기 제2 금속 재료는 상기 피처들을 충전하고, 상기 기판의 최상부 표면 상에 증착되는, 방법. - 제1항에 있어서,
상기 에칭 정지 층을 선택적으로 증착하는 단계는,
상기 제1 금속 재료의 패시베이팅된 표면을 형성하기 위해 상기 기판을 차단 화합물에 노출시키는 단계; 및
상기 제1 금속 재료의 패시베이팅된 표면에 비해 상기 제1 유전체 재료 상에 상기 에칭 정지 층을 증착하는 단계를 포함하는, 방법. - 제10항에 있어서,
상기 차단 화합물은 인산, 알킬 실란, 할로겐화 실란, 티올 또는 불포화 탄화수소 중 하나 이상을 포함하는, 방법. - 제10항에 있어서,
상기 제2 금속 재료를 증착하기 전에 상기 제1 금속 재료의 패시베이팅된 표면으로부터 상기 차단 화합물을 제거하는 단계를 더 포함하는, 방법. - 제12항에 있어서,
상기 차단 화합물은 H2를 포함하는 플라즈마에 상기 기판을 노출시킴으로써 제거되는, 방법. - 제1항에 있어서,
상기 에칭 정지 층은 탄탈륨 질화물(TaN)을 포함하는, 방법. - 제1항에 있어서,
상기 제2 금속 재료를 에칭하는 단계는 상기 피처들 중 적어도 2개 내에서 상기 제1 금속 재료 사이의 전도성 경로를 형성하는, 방법. - 제1항에 있어서,
상기 제2 금속 재료를 에칭하는 단계는 포토리소그래피 프로세스를 포함하는, 방법. - 제1항에 있어서,
상기 에칭 정지 층의 노출된 부분들을 제거하는 단계를 더 포함하는, 방법. - 제1항에 있어서,
상기 제1 금속 재료와 상기 제 2 금속 재료 사이의 저항은 비선택적(블랭킷) 에칭 정지 층을 이용하여 형성된 유사한 디바이스의 저항보다 작은, 방법. - 방법으로서,
제1 금속 재료의 패시베이팅된 표면을 형성하기 위해, 복수의 피처들이 내부에 형성되어 있는 제1 유전체 재료 및 상기 피처들 내의 상기 제1 금속 재료를 포함하는 기판을 차단 화합물에 노출시키는 단계;
상기 제1 금속 재료의 패시베이팅된 표면에 비해 상기 제1 유전체 재료 상에 에칭 정지 층을 선택적으로 증착하는 단계;
상기 제1 금속 재료의 표면으로부터 상기 차단 화합물을 제거하는 단계;
상기 제1 금속 재료의 표면 및 상기 에칭 정지 층 상에 제2 금속 재료를 증착하는 단계;
상기 에칭 정지 층을 노출시키고 상기 피처들 중 적어도 2개 내의 상기 제1 금속 재료 사이에 전도성 경로를 형성하도록 포토리소그래피에 의해 상기 제2 금속 재료를 에칭하는 단계; 및
상기 에칭 정지 층의 노출된 부분을 제거하는 단계를 포함하는, 방법. - 프로세싱 시스템으로서,
중앙 이송 스테이션 － 상기 중앙 이송 스테이션은 상기 중앙 이송 스테이션에 연결된 챔버들 사이에서 하나 이상의 기판을 이동시키도록 구성된 로봇을 내부에 가짐 －;
상기 중앙 이송 스테이션에 연결되고, 상기 기판 상에 에칭 정지 층을 선택적으로 증착하도록 구성된 제1 프로세싱 챔버;
상기 중앙 이송 스테이션에 연결되고, 금속 재료를 증착하도록 구성된 제2 프로세싱 챔버;
상기 중앙 이송 스테이션에 연결되고, 금속 재료들을 에칭하도록 구성된 제3 프로세싱 챔버; 및
상기 중앙 이송 스테이션 및 상기 제1 프로세싱 챔버, 상기 제2 프로세싱 챔버, 및 상기 제3 프로세싱 챔버에 커플링된 제어 시스템을 포함하며,
상기 제어 시스템은 상기 제1 프로세싱 챔버, 상기 제2 프로세싱 챔버, 및 상기 제3 프로세싱 챔버 사이에서 상기 기판을 이동시키기 위한 제1 구성, 상기 에칭 정지 층을 선택적으로 증착하기 위해 상기 제1 프로세싱 챔버에 하나 이상의 프로세스 가스들을 제공하기 위한 제2 구성, 상기 금속 재료를 증착하기 위해 상기 제2 프로세싱 챔버에 하나 이상의 프로세스 가스들을 제공하기 위한 제3 구성, 및 상기 금속 재료들을 에칭하기 위해 상기 제3 프로세싱 챔버에 하나 이상의 프로세스 가스들을 제공하기 위한 제4 구성을 포함하는, 프로세싱 시스템.
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| US7545045B2 (en) * | 2005-03-24 | 2009-06-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dummy via for reducing proximity effect and method of using the same |
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| US8125049B2 (en) * | 2009-11-16 | 2012-02-28 | International Business Machines Corporation | MIM capacitor structure in FEOL and related method |
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