TW202238606A - 半導體裝置的缺陷分析方法與電子裝置 - Google Patents

Abstract

一種半導體裝置的缺陷分析方法與電子裝置。所述缺陷分析方法包括下述步驟。依據一方向以將半導體裝置中的測試區域區分為多個區塊。記錄每個區塊中缺陷的M個缺陷位址以獲得每個區塊對應的缺陷位址群組，且統計每個區塊中缺陷的數量以獲得每個區塊對應的缺陷計數值。依序判斷欲處理區塊所對應的缺陷計數值是否小於等於M且不為零，以判斷是否將欲處理區塊設定為受選區塊。判斷與受選區塊相鄰接的區塊所對應的缺陷位址群組中是否有相同的經比對位址。以及，將經比對位址記錄為測試區域中的第一方向缺陷形式，以分析測試區域中的缺陷分布。

Description

半導體裝置的缺陷分析方法與電子裝置

本發明是有關於一種半導體製程中對於記憶體裝置的缺陷偵測暨分類技術，且特別是有關於一種半導體裝置的缺陷分析方法與分析半導體装置中缺陷的電子裝置。

在半導體工業當中，如何確保經製造產生的半導體構件（例如半導體晶圓與晶粒）具有一致地高品質越發重要。半導體測試可用於判斷半導體構件上的缺陷形式（defect type）及這些缺陷在半導體構件上的位置分布。半導體製程所製造的記憶體裝置具備多個記憶體胞元，每個記憶體胞元具備座標或是用以表示位置的字元線、位元線編號，使得半導體測試會透過電氣測試來判斷每個記憶體胞元是否發生故障而形成缺陷。這些缺陷可由前述座標或字元線、位元線編號來呈現對應的位置。

半導體測試可透過全位元圖技術產生前述缺陷的位置。然而，全位元圖技術（或稱，全位元圖趨近法）將取決於半導體構件的尺寸而產生難以進行儲存或處理的巨額資料，使得對這些缺陷進行標記並呈現這些缺陷的位置將會耗費許多運算資源與占用大量的儲存空間，才能十分緩慢地完成。詳細來說，在半導體測試期間，會為每個記憶體胞元的缺陷透過前述座標來產生對應的缺陷位址以及輸入/輸出接腳資訊。許多缺陷形式（defect type）（如，具備缺陷的輸入/輸出接腳、位元線（BL）或字元線（WL））需要將這些記憶體胞元的缺陷皆標記或呈現在晶圓上的對應位置後才能知悉或判斷。雖然可透過降低缺陷的數量/精確度/完整性等方式來較為迅速地獲得部分的缺陷位置，但由於仍有另一部份的缺陷位置為未知，可能導致半導體構件上的缺陷形式可能發生誤判。

本發明提供一種半導體裝置的缺陷分析方法與分析半導體装置中缺陷的電子裝置，透過少量的位址比對即可判斷出較常發生的缺陷形式（例如，位元線（BL）缺陷形式、字元線（WL）缺陷形式、交叉（cross）缺陷形式），從而節省缺陷分析的運算時間。

本發明實施例的半導體裝置的缺陷分析方法包括下述步驟。依據一第一方向以將一半導體裝置中的一測試區域區分為多個第一區塊；記錄每個第一區塊中缺陷的M個第一缺陷位址以獲得每個第一區塊對應的一第一缺陷位址群組，且統計每個第一區塊中所述缺陷的數量以獲得每個第一區塊對應的一第一缺陷計數值，其中M為正整數；依序判斷每個第一區塊中的一欲處理第一區塊所對應的所述第一缺陷計數值是否小於等於所述M且不為零，且在該欲處理第一區塊所對應的所述第一缺陷計數值小於等於所述M且不為零時將該欲處理第一區塊設定為一受選第一區塊；判斷與所述受選第一區塊相鄰接的該些第一區塊所對應的所述第一缺陷位址群組中是否有相同的一經比對第一位址，且判斷與所述受選第一區塊相鄰接的該些第一區塊的數量是否大於一第一預設相鄰值；以及，在與所述受選第一區塊相鄰接的該些第一區塊所對應的所述第一位址群組中具有相同的該經比對第一位址、且相鄰接的該些第一區塊的數量大於該第一預設相鄰值時，將該經比對第一位址記錄為該測試區域中的一第一方向缺陷形式，以分析該測試區域中的缺陷分布。

本發明實施例所述分析半導體装置中缺陷的電子裝置包括缺陷檢測裝置以及缺陷分析裝置。缺陷檢測裝置用以判斷半導體裝置中的缺陷以產生缺陷資訊。缺陷分析裝置耦接該缺陷檢測裝置。缺陷分析裝置包括處理器。處理器依據該缺陷資訊來記錄每個第一區塊中缺陷的M個第一缺陷位址以獲得每個第一區塊對應的一第一缺陷位址群組，且統計每個第一區塊中該些缺陷的數量以獲得每個第一區塊對應的一第一缺陷計數值，其中M為正整數。處理器依序判斷每個第一區塊中的一欲處理第一區塊所對應的該第一缺陷計數值是否小於等於該M且不為零，且在該欲處理第二區塊所對應的該第一缺陷計數值小於等於該M且不為零時將該欲處理第一區塊設定為一受選第一區塊。處理器判斷與該受選第一區塊相鄰接的該些第一區塊所對應的該第一缺陷位址群組中是否有相同的一經比對第一位址，且判斷與該受選第一區塊相鄰接的該些第一區塊的數量是否大於一第一預設相鄰值。在與該受選第一區塊相鄰接的該些第一區塊所對應的該第一位址群組中具有相同的該經比對第一位址、且相鄰接的該些第一區塊的數量大於該第一預設相鄰值時，該處理器將該經比對第一位址記錄為該測試區域中的一第一方向缺陷形式，以分析該測試區域中的缺陷分布。

基於上述，本發明實施例以記憶體布局的字元線方向及位元線方向來將測試區域區分為多個區塊，且利用每個區塊中比較少的缺陷計數值所對應的受選區塊以及與此受選區塊對應的缺陷位址群組來對與此受選區塊相鄰的其他區塊進行缺陷形式的分類，因此透過少量的位址比較即可判斷出較常發生的缺陷形式（例如，位元線（BL）缺陷形式、字元線（WL）缺陷形式、交叉（cross）缺陷形式），並可從前述的比較中記錄經比對位址的缺陷形式，從而判斷出交叉缺陷形式的發生點（即，交叉缺陷形式的對應位址）。藉此，本發明實施例可透過前述作法來節省缺陷分析的運算時間。

圖1是依照本發明實施例的一種分析半導體裝置中缺陷的電子裝置100的方塊圖。如圖1所示，電子裝置100用以判斷半導體構件105中的缺陷並分析這些缺陷，從而降低因為半導體製程而產生這些缺陷的機率，提升半導體裝置在製造過程中的良率。半導體構件105是作為組成半導體裝置的元件，例如是晶圓。

電子裝置100主要包括缺陷檢測裝置110以及缺陷分析裝置120。缺陷檢測裝置110用於偵測半導體構件105（晶圓）中各個單元（例如，半導體晶粒）的缺陷，並提供半導體構件105中各個單元是否缺陷的資訊。本實施例的半導體晶粒用以作為記憶體裝置之用，並利用預定的記憶體布局來實現。

缺陷檢測裝置110用以判斷半導體構件105中的缺陷以產生缺陷資訊。於本實施例中，缺陷檢測裝置110可以是針對半導體構件105用於缺陷取樣的測試機台，且缺陷檢測裝置110的缺陷取樣率可以依據應用本實施例者的需求來決定。於部分實施例中，缺陷檢測裝置110的缺陷取樣率可以是等比例取樣。舉例來說，可從多個字元線/位元線編號的對應位置擇一判斷是否具備缺陷。如，從4個字元線/位元線編號的對應位置擇一判斷是否具備缺陷，使得取樣率為1/4。本實施例還可針對半導體構件105中的不同區域使用不同的缺陷取樣率，例如，一部分的測試區域採用1/4取樣率來偵測缺陷，另一部分的測試區域則採用1/8取樣率來偵測缺陷。

缺陷分析裝置120主要包括處理器130以及記憶體140。記憶體140受控於處理器130以用於暫存由缺陷檢測裝置110所提供的資訊，以及用於暫存本發明實施例所述的缺陷分析方法所需的中間資訊。本實施例的缺陷檢測裝置110可透過測試機台實現，且本實施例雖將缺陷分析裝置120分離於缺陷檢測裝置110之外，但應用本實施例者亦可將缺陷分析裝置120透過作為測試機台的缺陷檢測裝置110實現。也就是說，缺陷分析裝置120的處理器130可由缺陷偵測裝置110中的運算單元（如，中央處理單元、微處理器…等）來實現，缺陷分析裝置120的記憶體140可由缺陷偵測裝置110中的資料儲存設備來實現。

本實施例的處理器130透過本發明實施例所述的缺陷分析方法以將半導體構件中的測試區域區分為多個區塊，並利用每個區塊中比較少的缺陷計數值所對應的受選區塊以及與此受選區塊對應的缺陷位址群組來對與此受選區塊相鄰的其他區塊進行缺陷形式的分類，從而透過比較少量的位址即可判斷出較常發生的缺陷形式（例如，位元線（BL）缺陷形式、字元線（WL）缺陷形式、交叉（cross）缺陷形式），並可從前述的比較中記錄經比對位址的缺陷形式，從而判斷出交叉缺陷形式的發生點（即，交叉缺陷形式的對應位址）。以下詳述本發明實施例所述的缺陷分析方法。

圖2是依照本發明第一實施例的半導體構件105中測試區域210與相關統計資訊的示意圖。本實施例的半導體構件105是以記憶體裝置作為舉例。測試區域210為圖1缺陷檢測裝置110對半導體構件105進行檢測的部分區域。本實施例所述的半導體構件105為晶圓本體，因此半導體構件105的整體測試區域可以是由多個區塊拼接成類似圓形的鋸齒狀外型。然，為方便說明，本實施例以圖2中矩形形狀的測試區域210作為舉例。

本實施例的測試區域210被劃分為多個單元。『單元』可以是晶粒或是應用本實施例者所定義的晶圓的一部份。本實施例的每個單元（以圖2單元215作為舉例）對應128條字元線（圖2中標記為『WL×128』）以及16條位元線（圖2中標記為『BL×16』）。每個單元所對應的字元線數量與位元線數量可由應用本實施例者依其需求而調整。也就是說，應用本實施例者可選擇性調整每個單元中所表達的半導體構件105中記憶體胞元的數量。

本實施例依據記憶體布局中的字元線WL的布線方向作為第一方向，以將半導體構件中的測試區域210區分為多個第一區塊220-1~220-4。每個第一區塊220-1~220-4是由多個單元組成。圖2中是以X軸方向作為字元線WL的布線方向的舉例。應用本實施例者可依其需求以選擇性地調整測試區塊中第一區塊的數量。在此以4個第一區塊220-1~220-4作為舉例。

另一方面，本實施例還依據記憶體布局中的位元線BL的布線方向作為第二方向，以將測試區域210區分為多個第二區塊230-1~230-16。圖2中是以Y軸方向作為位元線BL的布線方向的舉例。每個第二區塊230-1~230-16是由多個單元組成。字元線WL的布線方向（第一方向）與位元線BL的布線方向（第二方向）相互不平行。詳細來說，第一方向與第二方向相互垂直。應用本實施例者可依其需求以選擇性地調整測試區塊中第二區塊的數量。在此以16個第二區塊230-1~230-16作為舉例。

圖2的欄位240用以表示第一區塊220-1~220-4對應的第一缺陷計數值CR1~CR4。第一缺陷計數值CR1~CR4分別是用來統計第一區塊220-1~220-4中出現缺陷的經統計數量。例如，第一區塊220-1中有1個缺陷，則第一缺陷計數值CR1為『1』；第一缺陷計數值CR2、CR4亦如同第一缺陷計數值CR1，分別表示第一區塊220-2、220-4中有1個缺陷；第一區塊220-3中有2個缺陷，則第一缺陷計數值CR4為『2』。

圖2的欄位250用以表示第二區塊230-1~230-16對應的第二缺陷計數值CC1~CC16。第二缺陷計數值CC1~CC16分別是用來統計第二區塊230-1~230-16中出現缺陷的統計數量。例如，若第二區塊230-1中沒有出現缺陷，則第二缺陷計數值CC1為『0』；第二缺陷計數值CC2~CC8、CC10~CC16亦為『0』，表示第一區塊230-2~230-8、230-10~230-16中沒有出現缺陷；第二區塊220-9中有512個缺陷，則第二缺陷計數值CC9為『512』。並且，為方便說明，在此將位元線缺陷形式的缺陷BLT1與單點缺陷形式的缺陷PT1繪示於圖2中測試區域210上。

圖3是依照本發明第一實施例說明半導體裝置的缺陷分析方法的流程圖。圖3所述的缺陷分析方法可由圖1中處理器130執行。請同時參照圖2與圖3，於步驟S310中，圖1處理器依據第一方向（例如，字元線WL的布線方向）以將半導體構件105中的測試區域210區分為多個第一區塊（例如，第一區塊220-1~220-4）。本實施例將第一方向是以記憶體布局中字元線的布線方向（以圖2的X軸方向表示）作為舉例，因此本實施例便是依據圖2中X軸方向以將測試區域210區分為第一區塊220-1~220-4。

於步驟S320中，圖1處理器記錄每個第一區塊220-1~220-4中缺陷的M個第一缺陷位址以獲得每個第一區塊220-1~220-4對應的第一缺陷位址群組，並且圖1處理器統計每個第一區塊220-1~220-4中缺陷的數量以獲得每個第一區塊220-1~220-4對應的第一缺陷計數值CR1~CR4。M為正整數。圖2欄位240用以呈現各個第一區塊220-1~220-4對應的第一缺陷計數值CR1~CR4。

本實施例所述『M』的數值由應用本實施例者來決定，『M』的數值可由半導體測試中經常發生的缺陷形式的出現數量的平均值或最大值來決定，從而記錄每個第一區塊220-1~220-4對應的第一缺陷位址群組中的位址數量，並可避免第一缺陷位址群組當中所記錄的位址數量過多。也就是說，每個第一區塊220-1~220-4對應的第一缺陷位址群組中最多具備M個位址。本實施例中『M』的數值例如是『3』。

在此假設，圖2測試區域210有一個位元線缺陷形式的缺陷BLT1以及單點缺陷形式的缺陷PT1。本實施例的第一缺陷位址以及於步驟S330所述的經比對第一位址皆是利用位元線的編號呈現。例如，缺陷BLT1出現在標號為140的位元線上，因此第一位址AC140表示為缺陷BLT1的位址；缺陷PT1出現在標號為130的位元線上，因此，第一位址AC130表示為缺陷PT1的位址。此外，本實施例不需要記錄缺陷BLT1、PT1位於字元線上的標號資訊。

因此，基於步驟S320的描述以及圖2中的缺陷BLT1、PT1，第一區塊220-1所對應的第一缺陷位址群組記錄有一個缺陷位址（在此設定為AC140），且與第一區塊220-1對應的第一缺陷計數值CR1為『1』。第一區塊220-2所對應的第一缺陷位址群組記錄有一個缺陷位址（在此設定為AC140），且與第一區塊220-2對應的第一缺陷計數值CR2為『1』。第一區塊220-3所對應的第一缺陷位址群組記錄有兩個缺陷位址（在此設定為AC130、AC140），且與第一區塊220-3對應的第一缺陷計數值CR3為『2』。第一區塊220-4所對應的第一缺陷位址群組記錄有一個缺陷位址（在此設定為AC140），且與第一區塊220-4對應的第一缺陷計數值CR4為『1』。

於步驟S330中，圖1處理器依序判斷每個第一區塊220-1~220-4中的欲處理第一區塊所對應的第一缺陷計數值是否小於等於M（本實施例為『3』）且不為零。並且，在欲處理第一區塊所對應的第一缺陷計數值小於等於M且不為零時，圖1處理器將欲處理第一區塊設定為受選第一區塊，並進入步驟S340。在此舉例說明，假設欲處理第一區塊為第一區塊220-1，圖1處理器判斷第一區塊220-1所對應的第一缺陷計數值CR1是否小於等於M且不為零。由於圖1中第一缺陷計數值CR1（『1』）小於等於M（『3』）且不為零，因此將第一區塊220-1設定為受選第一區塊。相對地，當第一區塊所對應的第一缺陷計數值大於M或是前述第一缺陷計數值為零時，表示此欲處理區塊不會被設定為受選第一區塊，因此從步驟S330進入步驟S335而判斷欲處理第一區塊是否為最後一個第一區塊。若欲處理第一區塊並非為最後一個第一區塊，則從步驟S335進入步驟S337，將下一個第一區塊作為欲處理第一區塊，並再次進行步驟S330以判斷下一個第一區塊是否為受選第一區塊。若欲處理區塊為最後一個第一區塊，則於步驟S335進入步驟S339以結束此缺陷分析方法。

於步驟S340中，圖1處理器判斷與受選第一區塊（以第一區塊220-1作為舉例）相鄰接的這些第一區塊所對應的第一缺陷位址群組中是否有相同的經比對第一位址，且圖1處理器判斷與受選第一區塊（第一區塊220-1）相鄰接的這些第一區塊的數量是否大於第一預設相鄰值。本實施例的『第一預設相鄰值』是用來判斷相鄰的第一區塊中是否有多個單元皆具備連續性、延伸性的多個缺陷，並且這些缺陷是否沿著第二方向（如，位元線BL的布線方向，並以圖2的Y軸方向作為舉例）產生，從而判斷是否為第一方向缺陷形式（本實施例以『位元線缺陷形式』作為舉例）。也就是說，『第一預設相鄰值』可用來判斷是否有多個第一區塊皆有相連的缺陷，相鄰接的第一區塊的數量需大於等於『第一預設相鄰值』，才能判斷其為位元線缺陷形式。本實施例將『第一預設相鄰值』設置為3，應用本實施例者可依其需求調整第一預設相鄰值。

在與受選第一區塊（第一區塊220-1）相鄰接的這些第一區塊所對應的第一位址群組中具有相同的經比對第一位址、且相鄰接的第一區塊的數量大於第一預設相鄰值時，則從步驟S340進入步驟S350，圖1處理器將前述經比對第一位址記錄為測試區域210中的第一方向缺陷形式。由於前述第一方向為字元線的布線方向，且由前述步驟S330~350的判斷得知，有多個缺陷的第一位址皆為相同（亦即，相鄰接的第一區塊所對應的第一位址群組中具有相同的經比對第一位址），可以得知測試區域210中已出現排列成位元線的布線方向的多個缺陷，因此本實施例將這些缺陷的位址（亦即，前述經比對第一位址）記錄為測試區域中的第一方向缺陷形式（亦即，『位元線缺陷形式』）。如此一來，便可透過圖3中各步驟以將排列成位元線的布線方向的多個缺陷標記為第一方向缺陷形式（『位元線缺陷形式』），從而利用透過少量的位址比對即可判斷出較常發生的缺陷形式，從而節省缺陷分析的運算時間。

相對地，在與受選第一區塊（第一區塊220-1）相鄰接的這些第一區塊所對應的第一位址群組中並未具有相同的經比對第一位址，或是相鄰接的第一區塊的數量小於前述第一預設相鄰值時，表示相鄰接的第一區塊中並未具備相連接的多個缺陷、或是這些缺陷的相連長度不足以判斷為是前述第一方向缺陷形式（『位元線缺陷形式』），則從步驟S340進入步驟S335而判斷欲處理區塊是否為最後一個第一區塊。若並非為最後一個第一區塊，則從步驟S335進入步驟S337，將下一個第一區塊作為欲處理第一區塊，並再次進行步驟S330以判斷下一個第一區塊是否為受選第一區塊。若欲處理區塊為最後一個第一區塊，則於步驟S335進入步驟S339以結束此缺陷分析方法。

因此，本發明實施例可在晶片測試的當下以前述缺陷分析方法得到晶圓廠（FAB）半導體製程缺陷的數量與位置，從而產生缺陷晶圓地圖（defect wafer map）來顯示前述晶圓廠半導體製程缺陷的分布狀態，可以產生前述缺陷實際在晶片的位置。

在此詳細以圖2說明前述步驟S330~S350中有關於『與受選第一區塊相鄰接的該些第一區塊』相關細節。本實施例所述『與第一區塊220-1相鄰接的這些第一區塊』係指第一區塊220-2、220-3以及220-4，第一區塊220-1~220-4之間相互鄰接，且相鄰接的第一區域220-1~220-4的數量為4。因此，圖1處理器在步驟S340中判斷與第一區塊220-1相鄰接的第一區塊220-2~220-4所對應的第一缺陷位置群組中是否有相同的位址（即，第一位址AC140），且發現第一位址AC140皆有記錄於第一區塊220-2~220-4所對應的第一缺陷位置群組中，因此本實施例的經比對第一位址為第一位址AC140。圖1處理器還在步驟S340中判斷相鄰接的第一區域220-1~220-4的數量為4，其大於前述第一預設相鄰值（『3』）。因此，本實施例將經比對第一位址（AC140）記錄為測試區域中的第一方向缺陷形式（『位元線缺陷形式』）。

前述實施例是以字元線WL的布線方向作為第一方向、以區塊220-1~220-4作為前述第一區塊、以位元線缺陷形式作為第一方向缺陷形式，也就是，前述實施例的缺陷分析方法用於判斷位元線缺陷形式的缺陷。並且，於符合本發明其他實施例中，應用本實施例者還可以將位元線的布線方向作為第一方向、以區塊230-1~230-16作為前述第一區塊、以字元線缺陷形式作為第一方向缺陷形式來實現圖3中各步驟，使得其他實施例可將經比對第一位址為測試區域中的字元線缺陷形式，也就是，前述實施例的缺陷分析方法用於判斷字元線缺陷形式的缺陷。

圖4是依照本發明第二實施例的半導體構件中測試區域410與相關統計資訊的示意圖。為方便說明，圖4測試區域410內部僅繪示區塊230-1~230-16以及對應的缺陷計數值CC1~CC16以及缺陷計數值CR1~CR4，且缺陷計數值CR1~CR4分別為151、0、0與0。圖4的欄位440用以表示依據X軸方向進行區分的區塊對應的缺陷計數值CR1~CR4。圖4的欄位450用以表示依據Y軸方向進行區分的區塊230-1~230-16與其對應的缺陷計數值CC1~CC16。缺陷計數值CC1~CC16分別是用來統計區塊230-1~230-16中出現缺陷的統計數量。

並且，在此將字元線缺陷形式的缺陷WLT1與WLT2作為舉例繪示於圖4中測試區域410上。在此假設，圖4測試區域410有二個以字元線缺陷形式呈現的缺陷WLT1以及WLT2。本實施例的第一缺陷位址以及於圖3步驟S330所述的經比對第一位址皆是利用字元線的編號呈現。例如，缺陷WLT1出現在標號為61的字元線上，因此位址AR61表示為缺陷WLT1的位址；缺陷WLT2出現在標號為120的字元線上，因此，位址AR120表示為缺陷WLT2的位址。

請同時參照圖3與圖4，於步驟S310中，處理器依據第一方向（例如，位元線BL的布線方向）以將半導體構件105中的測試區域410區分為多個第一區塊（例如，區塊230-1~230-16）。本實施例將第一方向是以記憶體布局中位元線的布線方向（以圖2的Y軸方向表示）作為舉例，因此本實施例便是沿著圖2中Y軸方向以將測試區域410區分為第一區塊230-1~230-16。

於步驟S320中，處理器記錄每個區塊230-1~230-16中缺陷的M個缺陷位址以獲得每個區塊230-1~230-16對應的缺陷位址群組，並且處理器統計每個區塊230-1~230-16中缺陷的數量以獲得每個區塊230-1~230-16對應的缺陷計數值CC1~CC16。圖4欄位450用以呈現各個區塊230-1~230-16對應的缺陷計數值CC1~CC16。舉例來說，區塊230-1~230-6對應的缺陷位址群組為空集合，因區塊230-1~230-6中無發現缺陷。區塊230-7~230-16對應的缺陷位址群組為（AR61、AR120），因區塊230-7~230-16中具備缺陷WLT1、WLT2，且缺陷WLT1位在利用字元線的編號呈現的位址AR61上，缺陷WLT2位在利用字元線的編號呈現的位址AR120上。

於步驟S330中，處理器依序判斷每個區塊230-1~230-16中的欲處理區塊所對應的缺陷計數值是否小於等於M（本實施例為『3』）且不為零。當欲處理區塊所對應的缺陷計數值大於M或是前述缺陷計數值為零時，表示此欲處理區塊不會被設定為受選區塊，因此從步驟S330進入步驟S335、S337而將欲處理區塊移至下一個區塊，從而再次進行步驟S330以判斷欲處理區塊是否為受選區塊。於本實施例中，由於區塊230-1~230-6所對應的缺陷計數值CC1~CC6皆為0，因此將欲處理區塊移動到下一個區塊230-7以作為欲處理區塊。由於欲處理區塊（區塊230-7）所對應的缺陷計數值CC7（數值為『2』）小於等於M（本實施例為『3』）且不為零，因此將區塊230-7設定為受選區塊。

於步驟S340中，處理器判斷與受選區塊（以區塊230-7作為舉例）相鄰接的這些區塊所對應的缺陷位址群組中是否有相同的經比對位址，且處理器判斷與受選區塊（區塊230-7）相鄰接的這些區塊的數量是否大於預設相鄰值。本實施例的『預設相鄰值』是用來判斷相鄰的區塊中是否有多個單元皆具備連續性、延伸性的多個缺陷，並且這些缺陷是否沿著字元線WL的布線方向產生，從而判斷是否為字元線缺陷形式。也就是說，『預設相鄰值』可用來判斷是否有多個區塊皆有相連的缺陷，且相鄰接的區塊的數量需大於等於『預設相鄰值』，才能判斷其為字元線缺陷形式。本實施例將『預設相鄰值』設置為3，應用本實施例者可依其需求調整此預設相鄰值。

本實施例的處理器在步驟S340中判斷圖4中與受選區塊（區塊230-7）相鄰接的區塊（如，區塊230-7~230-16）所對應的缺陷位址群組中有相同的經比對位址，即位址AR61以及AR120。並且，處理器在步驟S340中還判斷與受選區塊（區塊230-7）相鄰接的區塊（區塊CC7~CC16）的數量（『10』）已大於預設相鄰值（『3』）。因此，從步驟S340進入步驟S350，處理器將前述經比對位址（位址AR61以及AR120）記錄為測試區域410中的特定缺陷形式（即，字元線缺陷形式）。

於本發明另一實施例中，還可利用缺陷分析方法分別進行基於第一方向對應的第一區塊220-1~220-4來判斷是否有字元線缺陷形式的缺陷以及基於第二方向對應的第二區塊230-1~230-16來判斷是否有位元線缺陷形式的缺陷。甚至，在判斷出已具備位元線缺陷形式的缺陷以及字元線缺陷形式的缺陷之後，還可將前述位元線缺陷形式的缺陷以及前述字元線缺陷形式的缺陷所交會的交叉位置記錄為測試區域中的交叉缺陷形式，從而大幅度地縮減判斷缺陷的缺陷形式的運算時間與節省運算資源。

圖5是依照本發明第三實施例的半導體構件中測試區域510與相關統計資訊的示意圖。圖5的欄位540用以表示依據X軸方向進行區分的第一區塊220-1~220-4對應的缺陷計數值CR1~CR4。圖5的欄位550用以表示依據Y軸方向進行區分的第二區塊230-1~230-16與其對應的缺陷計數值CC1~CC16。缺陷計數值CR1~CR4、CC1~CC16分別是用來統計區塊220-1~220-4、230-1~230-16中出現缺陷的統計數量。

為方便說明，在此假設圖5測試區域510有兩個字元線缺陷形式的缺陷WLT1、WLT2、三個位元線缺陷形式的缺陷BLT1、BLT2、BLT3以及兩個單點缺陷形式的缺陷PT1、PT2作為舉例，且繪示於圖5中測試區域510上。本實施例的第一缺陷位址以及於經比對第一位址皆是利用位元線的編號呈現，第二缺陷位址以及經比對第二位址則是利用字元線的編號呈現。例如，圖5缺陷BLT1出現在標號為83的位元線上，因此位址AC83表示為缺陷BLT1的第一缺陷位址；圖5缺陷BLT2出現在標號為90的位元線上，因此位址AC90表示為缺陷BLT2的第一缺陷位址；圖5缺陷BLT3出現在標號為95的位元線上，因此位址AC95表示為缺陷BLT3的第一缺陷位址。圖5缺陷WLT1出現在標號為400的字元線上，因此位址AR400表示為缺陷WLT1的第二缺陷位址；圖5缺陷WLT2出現在標號為502的字元線上，因此位址AR502表示為缺陷WLT2的第一缺陷位址。圖5缺陷PT1出現在標號為100的位元線以及標號為390的字元線的交點，因此位址（AC100，AR390）表示為缺陷PT1的位址；圖5缺陷PT2出現在標號為130的位元線以及標號為510的字元線的交點，因此位址（AC130，AR510）表示為缺陷PT2的位址。因此，本實施例的第一缺陷計數值CR1~CR3設定為『3』、第一缺陷計數值CR4設定為『88』、第二缺陷計數值CC1~CC2、CC11~CC16設定為『0』、第二缺陷計數值CC3~CC5、CC9~CC10設定為『2』、第二缺陷計數值CC6設定為『521』且第二缺陷計數值CC7~CC8設定為『3』。

圖6A與圖6B是依照本發明另一實施例說明半導體裝置的缺陷分析方法的流程圖。圖6A中步驟S300為圖3所述缺陷分析方法中各步驟S310至步驟S350，基於第一方向（本實施例為『字元線的布線方向』）以利用每個第一區塊220-1~220-4中比較少的第一缺陷計數值CR1~CR4所對應的受選第一區塊以及與此受選第一區塊對應的第一缺陷位址群組來對與此受選第一區塊相鄰的第一區塊220-1~220-4進行第一方向缺陷形式（本實施例為『位元線缺陷形式』）的分類，應用本實施例者可參考前述圖2與圖3的實施例，在此不重複贅述。

圖6A步驟S300與圖3所述缺陷分析方法的主要差異在於，若於步驟S335判斷為最後一個第一區塊，則於圖6A步驟S335進入圖6B步驟S605，從而基於第二方向（本實施例為『位元線的布線方向』）以利用每個第二區塊230-1~230-16中比較少的第二缺陷計數值CC1~CC16所對應的受選第二區塊以及與此受選第二區塊對應的缺陷位址群組來對與此受選第二區塊相鄰的第二區塊230-1~230-16進行缺陷形式（本實施例為『字元線缺陷形式』）的分類。

經由圖6A步驟S300，圖5中相鄰第一區塊220-1~220-3對應的第一缺陷位址群組為第一位址AC83、AC90以及AC95，因此第一位址AC83、AC90、AC95皆為經比對第一位址。第一區塊220-1~220-3亦與第一區塊220-4相鄰。然而，由於第一區塊220-4對應的第一缺陷計數值CC4『88』高於所述M『3』，因此本實施例將忽略不記錄第一區塊220-4對應的第一缺陷位址群組，並逕行認定第一區塊220-4對應的第二缺陷位址群組已包含前述經比對第一位址。如此一來，處理器將前述經比對第一位址（即，第一位址AC83、AC90、AC95）記錄為測試區域510中的第一方向缺陷形式（『位元線缺陷形式』）。

在此詳細說明圖6B步驟S605中各步驟S610至步驟S650。於步驟610中，處理器依據第二方向（位元線的布線方向）以將圖5測試區域510區分為多個第二區塊（如，區塊230-1~230-16）。本實施例的第一方向（字元線的布線方向）與第二方向（位元線的布線方向）互不平行。於步驟S620中，處理器記錄每個第二區塊230-1~230-16中缺陷的N個第二缺陷位址以獲得每個第二區塊230-1~230-16對應的缺陷位址群組，並且處理器統計每個第二區塊230-1~230-16中缺陷的數量以獲得每個第二區塊230-1~230-16對應的第二缺陷計數值CC1~CC16。N為正整數。本實施例所述『N』的數值由應用本實施例者來決定，『N』的數值可由半導體測試中經常發生的缺陷形式的出現數量的平均值或最大值來決定，從而記錄每個第二區塊230-1~230-16對應的第二缺陷位址群組中的位址數量，並可避免第二缺陷位址群組當中所記錄的位址數量過多。

經由步驟S620，第二區塊230-1~230-2、230-11~230-16對應的第二缺陷位址群組為空集合；第二區塊230-3~230-5、230-9~230-10對應的第二缺陷位址群組為第二位址AR400（缺陷WLT1）、AR502（缺陷WLT2）；由於第二區塊230-6對應的第二缺陷計數值CC6『521』高於所述N『3』，因此本實施例將忽略不記錄第二區塊230-6對應的第二缺陷位址群組，並逕行認定第二區塊230-6對應的第二缺陷位址群組已包含經比對第二位址；第二區塊230-7對應的第二缺陷位址群組為第二位址AR390（缺陷PT1）、AR400（缺陷WLT1）、AR502（缺陷WLT2）；第二區塊230-8對應的第二缺陷位址群組為第二位址AR400（缺陷WLT1）、AR502（缺陷WLT2）、AR510（缺陷PT2）。

於步驟S630中，處理器依序判斷每個第二區塊230-1~230-16中的欲處理第二區塊所對應的缺陷第二計數值是否小於等於N（本實施例為『3』）且不為零。當欲處理第二區塊所對應的第二缺陷計數值大於N或是前述第二缺陷計數值為零時，表示此欲處理第二區塊不會被設定為受選第二區塊，因此從步驟S630進入步驟S635、S637而將欲處理第二區塊移至下一個第二區塊，從而再次進行步驟S630以判斷欲處理第二區塊是否為受選第二區塊。於本實施例中，由於第二區塊230-1~230-6所對應的第二缺陷計數值CC1~CC2皆為0，因此將欲處理第二區塊移動到下一個區塊230-3以作為欲處理區塊。由於圖5欲處理區塊（區塊230-3）所對應的缺陷計數值CC3（數值為『2』）小於等於N（本實施例為『3』）且不為零，因此將第二區塊230-3設定為受選第二區塊。

於步驟S640中，處理器判斷與受選第二區塊（區塊230-3）相鄰接的這些第二區塊所對應的第二缺陷位址群組中是否有相同的經比對第二位址，且處理器判斷與受選第二區塊（區塊230-3）相鄰接的這些第二區塊的數量是否大於第二預設相鄰值。本實施例的『第二預設相鄰值』是用來判斷相鄰的區塊中是否有多個單元皆具備連續性、延伸性的多個缺陷，並且這些缺陷是否沿著字元線WL的布線方向產生，從而判斷是否為字元線缺陷形式。本實施例將『第二預設相鄰值』設置為3，應用本實施例者可依其需求調整此第二預設相鄰值。

本實施例的處理器在步驟S640中判斷圖5中與受選第二區塊（區塊230-3）相鄰接的區塊（如，第二區塊230-3~230-10）所對應的缺陷位址群組中有相同的經比對位址，即第二位址AR400以及AR502。並且，處理器在步驟S640中還判斷與受選第二區塊（區塊230-3）相鄰接的第二區塊（第二區塊230-3~230-10）的數量（『8』）已大於第二預設相鄰值（『3』）。因此，從步驟S640進入步驟S650，處理器將前述經比對第二位址AR400、AR502記錄為測試區域510中的第二方向缺陷形式（『字元線缺陷形式』）。

在執行完步驟S300以及步驟S605之後，進入步驟S690，處理器還將步驟S300中前述經比對第一位址（本實施例為第一位址AC83、AC90、AC95）與經比對第二位址（本實施例為第二位址AR400、AR502）交會的至少一個交叉位置記錄為測試區域510中的交叉缺陷形式。於本實施例中，前述交叉位置總共有6個交叉點（AC83，AR400）、（AC90，AR400）、（AC95，AR400）、（AC83，AR502）、（AC90，AR502）與（AC95，AR502），本實施例將這些交叉點記錄為交叉缺陷形式的缺陷。

綜上所述，本發明實施例以記憶體布局的字元線方向及位元線方向來將測試區域區分為多個區塊，且利用每個區塊中比較少的缺陷計數值所對應的受選區塊以及與此受選區塊對應的缺陷位址群組來對與此受選區塊相鄰的其他區塊進行缺陷形式的分類，因此透過少量的位址比較即可判斷出較常發生的缺陷形式（例如，位元線（BL）缺陷形式、字元線（WL）缺陷形式、交叉（cross）缺陷形式），並可從前述的比較中記錄經比對位址的缺陷形式，從而判斷出交叉缺陷形式的發生點（即，交叉缺陷形式的對應位址）。藉此，本發明實施例可透過前述作法來節省缺陷分析的運算時間。

100:分析半導體裝置中缺陷的電子裝置 105:半導體構件 110:缺陷檢測裝置 120:缺陷分析裝置 130:處理器 140:記憶體 210、410、510:半導體構件的測試區域 215:單位 240、250、440、450、540、550:欄位 220-1~220-4:第一區域/區域 230-1~230-16:第二區域/區域 S300、S310~S350、S605~S609:半導體裝置的缺陷分析方法的各步驟 CR1~CR4:第一缺陷計數值/缺陷計數值 CC1~CC16:第二缺陷計數值/缺陷計數值 WL:字元線 BL:位元線 PT1~PT2、BLT1~BLT3、WLT1~WLT2:缺陷 AC130、AC140、AC83、AC90、AC95:第一位址/位址 AR61、AR120、AR400、AR502:第二位址/位址 X:X軸方向 Y:Y軸方向

圖1是依照本發明實施例的一種分析半導體裝置中缺陷的電子裝置的方塊圖。 圖2是依照本發明第一實施例的半導體構件中測試區域與相關統計資訊的示意圖。 圖3是依照本發明一實施例說明半導體裝置的缺陷分析方法的流程圖。 圖4是依照本發明第二實施例的半導體構件中測試區域與相關統計資訊的示意圖。 圖5是依照本發明第三實施例的半導體構件中測試區域與相關統計資訊的示意圖。 圖6A與圖6B是依照本發明另一實施例說明半導體裝置的缺陷分析方法的流程圖。

S310~S350:半導體裝置的缺陷分析方法的各步驟

Claims (10)

1. 一種半導體裝置的缺陷分析方法，包括： 依據一第一方向以將一半導體構件中的一測試區域區分為多個第一區塊； 記錄每個第一區塊中缺陷的M個第一缺陷位址以獲得每個第一區塊對應的一第一缺陷位址群組，且統計每個第一區塊中所述缺陷的數量以獲得每個第一區塊對應的一第一缺陷計數值，其中M為正整數； 依序判斷每個第一區塊中的一欲處理第一區塊所對應的所述第一缺陷計數值是否小於等於所述M且不為零，且在該欲處理第一區塊所對應的所述第一缺陷計數值小於等於所述M且不為零時將該欲處理第一區塊設定為一受選第一區塊； 判斷與所述受選第一區塊相鄰接的該些第一區塊所對應的所述第一缺陷位址群組中是否有相同的一經比對第一位址，且判斷與所述受選第一區塊相鄰接的該些第一區塊的數量是否大於一第一預設相鄰值；以及 在與所述受選第一區塊相鄰接的該些第一區塊所對應的所述第一位址群組中具有相同的該經比對第一位址、且相鄰接的該些第一區塊的數量大於該第一預設相鄰值時，將該經比對第一位址記錄為該測試區域中的一第一方向缺陷形式，以分析該測試區域中的缺陷分布。
2. 如請求項1所述的缺陷分析方法，還包括： 依據一第二方向以將該測試區域區分為多個第二區塊，其中該第一方向與該第二方向互不平行； 記錄每個第二區塊中缺陷的N個第二缺陷位址以獲得每個第二區塊對應的一第二缺陷位址群組，且統計每個第二區塊中該些缺陷的數量以獲得每個第二區塊對應的一第二缺陷計數值，其中N為正整數； 依序判斷每個第二區塊中的一欲處理第二區塊所對應的該第二缺陷計數值是否小於等於該N且不為零，且在該欲處理第二區塊所對應的該第二缺陷計數值小於等於該N且不為零時將該欲處理第二區塊設定為一受選第二區塊； 判斷與該受選第二區塊相鄰接的該些第二區塊所對應的該第二缺陷位址群組中是否有相同的一經比對第二位址，且判斷與該受選第二區塊相鄰接的該些第二區塊的數量是否大於一第二預設相鄰值；以及 在與該受選第二區塊相鄰接的該些第二區塊所對應的該第二位址群組中具有相同的該經比對第二位址、且相鄰接的該些第二區塊的數量大於該第二預設相鄰值時，將該經比對第二位址記錄為該測試區域中的一第二方向缺陷形式。
3. 如請求項2所述的缺陷分析方法，其中該至少一第一缺陷位址以及該經比對第一位址用以表示該第一區域中的該些缺陷在該第二方向布線的編號，該至少一第二缺陷位址以及該經比對第二位址用以表示該第二區域中的缺陷在該第一方向布線的編號， 其中該缺陷分析方法還包括： 將該經比對第一位址與該經比對第二位址交會的一交叉位置記錄為該測試區域中的一交叉缺陷形式。
4. 如請求項2所述的缺陷分析方法，其中該第一方向是一記憶體布局中至少一字元線的布線方向，該第二方向是該記憶體布局中至少一位元線的布線方向。
5. 如請求項4所述的缺陷分析方法，其中該半導體構件是採用該記憶體布局的一記憶體裝置，該至少一第一缺陷位址以及該經比對第一位址是利用該至少一位元線的編號呈現，該至少一第二缺陷位址以及該經比對第二位址是利用該至少一字元線的編號呈現。
6. 一種分析半導體装置中缺陷的電子裝置，包括： 一缺陷檢測裝置，用以判斷一半導體構件中的缺陷以產生一缺陷資訊；以及 一缺陷分析裝置，耦接該缺陷檢測裝置，其中該缺陷分析裝置包括一處理器， 其中該處理器依據一第一方向以將該半導體構件中的一測試區域區分為多個第一區塊， 該處理器依據該缺陷資訊來記錄每個第一區塊中缺陷的M個第一缺陷位址以獲得每個第一區塊對應的一第一缺陷位址群組，且統計每個第一區塊中該些缺陷的數量以獲得每個第一區塊對應的一第一缺陷計數值，其中M為正整數， 該處理器依序判斷每個第一區塊中的一欲處理第一區塊所對應的該第一缺陷計數值是否小於等於該M且不為零，且在該欲處理第一區塊所對應的該第一缺陷計數值小於等於該M且不為零時將該欲處理第一區塊設定為一受選第一區塊， 該處理器判斷與該受選第一區塊相鄰接的該些第一區塊所對應的該第一缺陷位址群組中是否有相同的一經比對第一位址，且判斷與該受選第一區塊相鄰接的該些第一區塊的數量是否大於一第一預設相鄰值， 在與該受選第一區塊相鄰接的該些第一區塊所對應的該第一位址群組中具有相同的該經比對第一位址、且相鄰接的該些第一區塊的數量大於該第一預設相鄰值時，該處理器將該經比對第一位址記錄為該測試區域中的一第一方向缺陷形式，以分析該測試區域中的缺陷分布。
7. 如請求項6所述的電子裝置，其中該處理器還依據一第二方向以將該測試區域區分為多個第二區塊，其中該第一方向與該第二方向互不平行， 該處理器記錄每個第二區塊中缺陷的N個第二缺陷位址以獲得每個第二區塊對應的一第二缺陷位址群組，且統計每個第二區塊中該些缺陷的數量以獲得每個第二區塊對應的一第二缺陷計數值，其中N為正整數， 該處理器依序判斷每個第二區塊中的一欲處理第二區塊所對應的該第二缺陷計數值是否小於等於該N且不為零，且在該一欲處理第二區塊所對應的該第二缺陷計數值小於等於該N且不為零時將該欲處理第二區塊設定為一受選第二區塊， 該處理器判斷與該受選第二區塊相鄰接的該些第二區塊所對應的該第二缺陷位址群組中是否有相同的一經比對第二位址，且判斷與該受選第二區塊相鄰接的該些第二區塊的數量是否大於一第二預設相鄰值， 在與該受選第二區塊相鄰接的該些第二區塊所對應的該第二位址群組中具有相同的該經比對第二位址、且相鄰接的該些第二區塊的數量大於該第二預設相鄰值時，該處理器將該經比對第二位址記錄為該測試區域中的一第二方向缺陷形式。
8. 如請求項7所述的電子裝置，其中該至少一第一缺陷位址以及該經比對第一位址用以表示該第一區域中的該些缺陷在該第二方向布線的編號，該至少一第二缺陷位址以及該經比對第二位址用以表示該第二區域中的缺陷在該第一方向布線的編號位置， 其中該處理器還將該經比對第一位址與該經比對第二位址交會的一交叉位置記錄為該測試區域中的一交叉缺陷形式。
9. 如請求項7所述的電子裝置，其中該第一方向是一記憶體布局中至少一字元線的布線方向，該第二方向是該記憶體布局中至少一位元線的布線方向。
10. 如請求項9所述的電子裝置，其中該半導體構件是採用該記憶體布局的一記憶體裝置，該至少一第一缺陷位址以及該經比對第一位址是利用該至少一位元線的編號呈現，該至少一第二缺陷位址以及該經比對第二位址是利用該至少一字元線的編號呈現。

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