JP3007055B2

JP3007055B2 - ドットパターンの検出および評価装置および方法

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Publication number: JP3007055B2
Application number: JP8355984A
Authority: JP
Inventors: フエデルルペーター
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1996-01-04
Filing date: 1996-12-25
Publication date: 2000-02-07
Anticipated expiration: 2016-12-25
Also published as: CA2194341A1; EP0783170A1; KR100406333B1; CA2194341C; US5950181A; JPH09270012A; TW314624B; ATE200161T1; DE59606668D1; KR970060246A; EP0783170B1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多次元座標系に配
置された空間的に離散的なドットパターンであって、パ
ターンの各ドットが少なくとも２つの識別可能な状態値
をとるドットパターンを検出かつ評価するための装置ま
たは方法に関する。特に本発明は、半導体メモリの故障
したメモリセルの２値故障パターンを認識かつ分類する
ための装置または方法に関する。

【０００２】

【従来の技術】故障した半導体メモリのメモリセルの故
障パターンは故障の原因となっているテクノロジー問題
についての示唆を与える。ウェーハ上の故障パターンの
可能な純粋に統計的な分布は一般にチップ製造の特定の
プロセスの際の粒子問題を推論させるが、これに対しウ
ェーハ上の故障パターンの非統計的な分布は系統的なテ
クノロジーおよびプロセス上の問題についての評価に適
した示唆を与える。統計的に十分な基礎に基づいてこの
ような問題を解析するためには、個々の半導体チップの
故障パターンまたはシリコンウェーハ全体にわたる故障
パターンの分布を認識しかつ分類することが必要であ
る。その際に生ずる難点はなかんずく、故障パターンが
さまざまなまた常に新しいバリエーションで生じ得るこ
とにある。さらに、解析の基礎となるチップ検査システ
ムを用いて得られる生データが膨大である。たとえば４
Ｍｂｉｔのメモリサイズを有するダイナミック半導体メ
モリチップでは、故障した純粋な１セル、純粋な１セル
および零および１セルの分類を考慮に入れると、最悪の
場合、４Ｍｂｉｔ・３＝１２Ｍｂｉｔの生データが生ず
る。このことから４Ｍｂｉｔメモリにおける故障パター
ンの理論的に考えられるバリエーションの数は２
^4194301−１、約１２００万桁を有する数になる。機能
していないメモリセルのパターンを表す“地図”、いわ
ゆるビットマップを用いて、このほぼ無限に大きい数の
故障パターンを分類する試みが行われている。得られた
ビットマップの類似性に基づいて約８０ないし１００の
故障分類の区分が行われるが、一人のオペレータによる
手作業での評価の際には、たとえばに６インチの直径の
ウェーハのすべての故障パターンの目視による故障解析
のためには約１５時間が必要とされる。従来の方法によ
る故障パターンの解析を計算機により自動化することが
試みられているが、その結果は非常に不満足である。そ
の理由は、一方では、故障パターンの重要な故障分類が
計算機では検出されず、熟練した専門家による手作業で
の爾後処理が必要とされること、また他方では、従来の
方法における解析時間が高い計算速度を有する最新の計
算機手段を使用してもまだ長過ぎるので、従来使用され
た解析方法を特に４Ｍｂｉｔおよびそれ以上の大容量の
半導体メモリに応用することはあまり実用的でないこと
である。従来応用された方法ではメモリ故障パターンを
解析するための長い計算時間に基づいて、流れ生産の個
々のウェーハまたはメモリチップ‐モジュールがサンプ
リングされて、別個に特別な解析プログラムにより測定
された。その際に、測定装置の特にそのために設けられ
ているデータメモリ（“故障メモリ”）でのデータの前
処理の後に、前処理されたデータが生データとして測定
装置から計算機へ伝達され、またそこで従来のプログラ
ム技術により作成された主解析プログラムにより処理さ
れる。さらに、この方法の大きな欠点は、新しいメモリ
世代への移行の際に前解析および主解析の大部分はが新
たにプログラムされなければならないことにある。同じ
く、故障パターンの新たに解析すべき形式が大きな費用
をかけて新たにプログラムされなければならなかった。

【０００３】

【発明が解決しようとする課題】本発明の課題は、特に
半導体メモリチップの故障パターンのような空間的に離
散的なドットパターンを検出かつ評価するための装置ま
たは方法であって、ドットの数が著しく多くても、特に
１メガよりも大きい範囲でも、自動的に高い信頼性およ
び再現可能性をもって行われるドットパターンの解析お
よび分類を適当解析時間で可能にするための装置または
方法を提供することにある。

【０００４】

【課題を解決するための手段】この課題は請求項１に記
載の装置および請求項５に記載の方法により解決され
る。

【０００５】本発明によれば、空間的に離散的なドット
パターンの解析が計算機に組込まれたニューロン回路網
を用いて行われる。ニューロン回路網には解析のために
ｎ成分を有するｎ次元の入力ベクトルが供給される。ニ
ューロン回路網は入力ベクトルと例ドットパターンに基
づいて得られた記憶された設定ベクトルとの比較により
出力ベクトルを計算する。求められた出力ベクトルによ
り、ドットパターンを分類するため、測定されたドット
パターンの分類値が出力される。

【０００６】この場合ニューロン回路網とは多数のレベ
ルを有する階層的構造に配置されている互いに結び付け
られた処理要素、いわゆるニューロンの配置である。各
ニューロンは１つまたは多数の入力端を有することがで
き、また一般に唯１つの出力端を有する。好適に使用さ
れるニューロン回路網は３つの相い異なるレベルとし
て、入力ベクトルに対応付けられている入力レベルと、
出力ベクトルに対応付けられている出力レベルと、入力
レベルと出力レベルとの間に配置されており設定ベクト
ルに対応付けられている計算レベルとを有する。その際
に計算レベルにおけるニューロンの数はなかんずくニュ
ーロン回路網に認識のために与えられるドットパターン
の複雑さと、回路網の所望の情報容量と、未知のパター
ンを処理する訓練されたニューロン回路網の数および能
力の程度と、ニューロン回路網がすべての所望の回路網
方向およびベース値を得るために訓練過程で行う繰り返
しの数とに関係する。

【０００７】ニューロン回路網の作動の際に２つの次々
と実行すべき手順が区別される。一方は既知の出力を有
する例ドットパターンに基づいての訓練であり、また他
方は未知のパターンの本来の認識手順である。

【０００８】ニューロン回路網の訓練の際にこれに次々
と予め定められた入力データパターン、いわゆる例ドッ
トパターンが与えられる。その際にこのニューロン回路
網におけるニューロン基礎値の値は、各個の訓練パター
ンに対する回路網の出力が相応のパターンに対する所望
の相応の回路網出力（目標ベクトルまたは出力ベクト
ル）と少なくともほぼ合致するように設定される。訓練
の完了の後にすべての基礎値がそれらの現在の値におい
て固定される。

【０００９】それに続いてニューロン回路網は原理的に
未知のパターンを認識するために使用され得る。パター
ン認識の際に未知のドットパターンからアルゴリズムに
よる前処理により得られた入力ベクトルが順次回路網の
入力端に与えられ、また相応の結果としての回路網回答
が出力節点から出力される。

【００１０】本発明の好ましい実施態様では、ニューロ
ン回路網は被制限クーロンエネルギー回路網の形式の配
置を有する。被制限クーロンエネルギーという名称は静
電電位を基礎とするエネルギー関数に関連している。Ｒ
ＣＥ(Restricted Coulomb Energy) 回路網という名称は
ノーベル賞の受賞者クーパー（Ｌ．Ｎ．Ｃｏｏｐｅｒ）
の企業であるネスター（Ｎｅｓｔｏｒ）社の商標として
保護されている。ＲＣＥ形式の回路網は３つのレベル、
すなわち入力レベル（“入力層”）、計算レベル（“隠
された層”）および出力レベル（“出力層”）を有す
る。計算レベルは完全に入力レベルと接続されている。
さらに出力レベルは部分的に計算レベルと接続されてい
る。その理由は、さまざまな形式の処理要素が計算およ
び出力レベルで使用されることにある。コホネン（Ｋｏ
ｈｏｎｅｎ）形式またはパーセプトロン（Perzeptron)
形式のニューロン回路網と比較してＲＣＥ回路網はその
より簡単な配置に基づいて非常に迅速かつ効率的に作動
する。ニューロン回路網は下記のように訓練される。こ
の形式では先ずニューロン回路網の入力レベルに、前処
理により既知の分類の例ドットパターンから得られたｎ
次元の入力ベクトルが与えられ、その際に入力ベクトル
はｎ次元の空間における目標点を表す。ニューロンＲＣ
Ｅ回路網の入力レベルと結び付けられている計算レベル
において各入力ベクトルの目標点の周りにｎ次元の空間
範囲の中心点として入力レベルの目標点を有するｎ次元
の空間範囲（超球または超直方体）が定められ、その際
にこの空間範囲の体積は対応付けるべき分類に相応して
設定される。こうしてこのｎ次元の空間範囲の内部のす
べての空間点はそのつどの例ドットパターンに属する予
め定められた分類に属する。この方法は別の分類に属す
る別の入力ベクトルにより繰り返される。この別の入力
ベクトルの提供の後にニューロン回路網は、特定の分類
に属する入力ベクトルが他の分類に属する入力ベクトル
の空間範囲の内部に位置しているか否かを決定する。こ
のことが当てはまる場合には、相応の空間範囲が幾何学
的適応または縮約により、特定の分類に属する入力ベク
トルが他の分類に属する入力ベクトルの空間範囲の内部
に位置しなくなるまで変更され、その際にその他の点で
は、相い異なる分類の空間範囲も含めて空間範囲のいく
つかが範囲として重なることも全く可能であり得る。好
ましくは、ｎ次元の空間範囲を構成するため超直方体が
使用され得る。このことは特定の分類の空間範囲として
の超球の使用とは異なり、空間範囲の適応の場合に各次
元が縮約されなくてもよいという利点を有する。超球の
使用の場合には縮約の際の空間範囲の体積減少は超直方
体の際よりも常に大きい。それによって、ニューロン回
路網の重要な特性である一般化の可能性が直方体の場合
よりも不利である。

【００１１】ＲＣＥ回路網の利点はさらに一般的に、こ
れらが自動的に訓練手順の間に構成されることにある。
訓練手順は主導的なアルゴリズムの使用により構成およ
び学習を組み合わせる。その結果、ニューロン回路網の
計算レベルにおける計算ユニット（“隠されたユニッ
ト”）の数が自動的に定められる。新しい例パターンの
決定とならんで訓練手順により空間範囲の大きさまたは
広がりがより簡単に適応され得る。

【００１２】本発明の主要な特長は、ニューロン回路網
に多次元の空間的なドットパターンの各ドットの本源的
な物理的に測定された座標および状態値が提供されるの
ではなく、先ず本源的なデータから１つの座標軸の各座
標値に対する座標カウンタまたは座標投影が計算され、
その際に座標カウンタの値が予め定められた状態値を有
する相応の座標のドットパターンの検出されたドットの
数から計算されることにある。ニューロン回路網を用い
ての本来のパターン認識は求められた座標カウンタを基
礎として行われる。この仕方で、測定装置を用いて各ド
ットの座標値および状態値を記録する際に生ずる生デー
タ量が顕著に圧縮される。たとえば４メガビット形式の
半導体チップの故障パターンの解析の際に４メガビット
・３＝１２メガビットの生データ数の代わりに（１０２
４＋２５６）・３・１６データワード・１６ビット、す
なわち約１メガビットのデータ量が生ずる。従って、こ
の例では、ドットパターンデータの完全な伝送と比較し
てデータ量の１２分の１しか測定装置から計算機へ伝送
されない。しかしながらデータ量のこの減少は、特に座
標の１つよりも多い状態値、たとえば個別ドット故障
（半導体メモリの場合には、ｘ座標もｙ座標も原理的に
知られている電気的故障）がドットパターンの特定の範
囲に存在するときに情報の損失が生ずることと結び付け
られている。このような場合には確かに故障形式（たと
えばワード‐ビット‐ライン‐クロス個別ビット、クラ
スターなど）は一般に一義的に求められ得るが、半導体
メモリの物理的ブロック中の正確なｘおよびｙ座標は求
められ得ない。しかしながら、単にワード線オリエンテ
ィッドもしくは単にビット線オリエンティッドな故障の
際には、この問題は生じない。

【００１３】本発明の原理に従ってデータ量をさらに減
少するためには、ニューロン回路網に座標カウンタが直
接に入力ベクトルとして与えられるのではなく、ｎ次元
の入力ベクトルが与えられ、その際に数ｎはたとえば約
１０ないし約３０のオーダーであり、入力ベクトルのｎ
の成分が一連のサブ手順により空間的に離散的なドット
パターンの座標カウンタの値から得られる。

【００１４】特にｎ次元の入力ベクトルの成分には、空
間的に離散的なドットパターンの座標カウンタから直接
に導出されている下記の数値、すなわち特定の座標軸の
方向の予め定められた状態値を有するドットの、空間的
に離散的なドットパターンの重心からの偏差、および／
または予め定められた状態値を有するドットのドットパ
ターンの部分範囲のグローバルな単調な分布に関する尺
度係数、および／または予め定められた状態値を有する
ドットのドットパターンの周期性に関する尺度係数、お
よび／または予め定められた状態値を有するドットパタ
ーンのドットの質量分布の第２のモーメント、および／
または予め定められた状態値を有するドットパターンの
予め定められた数よりも多いドットを有する座標値の割
合、および／または予め定められた状態値を有するドッ
トパターンのドットのエコードットの割合、および／ま
たは予め定められた状態値を有するドットパターンの隣
接する座標値のドットの変動の尺度係数、および／また
は予め定められた状態値を有するドットパターンの相応
の座標の予め定められた数よりも少ないドットを有する
座標の割合、および／またはドットパターンの周期的な
部分範囲中の予め定められた状態値を有するドットパタ
ーンのドットの等距離、および／または予め定められた
座標方向の予め定められた状態値を有するドットパター
ンのドットの関連する、または少なくとも部分的に関連
する部分範囲の数を対応付けることができる。

【００１５】その際、ｎ次元の入力ベクトルのｎ成分に
対応付けられる数値が特に１と−１との間の数値範囲内
に正規化されていると有利である。

【００１６】本発明の特に好ましい実施態様では、空間
的に離散的なドットパターンの多次元座標系が直交座標
軸、特に２つの直交座標軸を有し、また各座標カウンタ
の値が予め定められた状態値を有する各座標の検出され
たドットの合計と相応の座標軸、特に行軸および列軸へ
の投影とにより形成される。

【００１７】本発明の特に好ましい実施態様では、ドッ
トパターンが半導体ウェーハの主面の上に構成された多
数の半導体メモリのうちの１つの半導体メモリのメモリ
セルの物理的に関連するブロックの故障パターンである
ようにされる。その際に、故障パターンの各ドットは３
つの状態値のうちの１つを有し、それらのうち１つの状
態値はメモリセルの零故障に、１つの状態値は１故障
に、また１つの状態値は零および１故障に対応付けられ
ている。その際に、半導体ウェーハの主面の上に構成さ
れた半導体メモリのメモリセルはビット線または列にお
よび行またはワード線にマトリックス状に配置されてお
り、また座標カウンタは列カウンタおよび行カウンタで
ある。

【００１８】本発明のこの好ましい応用の際に、ｎ次元
の入力ベクトルの成分に下記の数値、すなわちビット線
および／またはワード線方向の予め定められた故障状態
を有する半導体メモリの物理的ブロックの故障セルの重
心からの偏差、および／またはビット線および／または
ワード線方向の予め定められた故障状態を有する半導体
メモリの物理的ブロックの故障セルの質量分布の第２の
モーメント、および／または予め定められた故障状態を
有する半導体メモリの物理的ブロックの故障セルのグロ
ーバルな単調な分布の尺度係数、および／または予め定
められた故障状態を有する半導体メモリの物理的ブロッ
クの故障セルの周期性に関する尺度係数、および／また
は当該の線上に予め定められた第１の限界値よりも多い
故障ビットを有する予め定められた故障状態を有する半
導体メモリの物理的ブロックの故障セルのビット線およ
び／またはワード線の割合、および／または隣接する物
理的ブロック中にエコーを有する当該のワード線および
／またはビット線上に予め定められた第２の限界値より
も多い故障ビットを有する予め定められた故障状態を有
する半導体メモリの物理的ブロックの故障セルのビット
線および／またはワード線の割合、および／または隣接
するビット線および／または隣接するワード線の間の予
め定められた故障状態を有する半導体メモリの物理的ブ
ロックの故障セルの変動に関する尺度係数、および／ま
たは当該のワード線および／またはビット線上に第３の
限界値よりも少ない故障ビットを有する予め定められた
故障状態を有する半導体メモリの物理的ブロックの故障
セルを有するビット線および／またはワード線の割合、
および／または周期的パターンを有する故障したビット
線および／またはワード線の等距離に関する尺度係数、
および／またはビット線および／またはワード線方向の
故障セルのより大きい群の数に関する尺度係数、および
／またはビット線および／またはワード線方向に中間層
短絡を有するビット線および／またはワード線の割合、
および／または故障セルの全数、および／またはウェー
ハの縁範囲に積み重ねられて現れる故障セルに関する尺
度係数、および／またはワード線および／またはビット
線方向のより長い故障を生じたワード線および／または
ビット線の間の比を対応付けると特に有利である。

【００１９】本発明は、ニューロン回路網の使用により
メモリチップ‐故障パターンの確実な分類を可能にし、
この分類はメモリチップの通常の機能検査とならんで標
準生産検査の間に平行して行うこともできる。ニューロ
ン回路網に対する入力データを用意するための前処理ア
ルゴリズムおよびニューロン回路網自体はスケーリング
可能であり、またそれによって、使用されるソフトウェ
アが１つのチップ世代からすぐ次の世代への移行の際
に、新たにプログラムを作る必要なしに、使用されるこ
とを可能にする。さらに、質的に新たに生ずる故障パタ
ーンが簡単な訓練、すなわち例パターンによる学習によ
り、計算機で実行されるプログラムの変更を必要とせず
に簡単な仕方で考慮に入れられ得る。解析プログラムの
実行のためにはコスト的に有利な計算機、たとえばイン
タフェースカードを介してチップ検査システムの計算機
またはマイクロプロセッサと接続されている市販のパー
ソナルコンピュータ（ＰＣ）を使用できる。それによっ
て、チップ検査システムのマイクロプロセッサと検査シ
ステムの故障メモリとの間の通信を行うデータおよびア
ドレスバスシステムを並列に導出することにより、ＰＣ
のインタフェースカード上で故障メモリの故障パターン
をチップ検査システムでの処理のために、分離して配置
されているＰＣに読み込み、またそこで爾後の処理をす
ることも可能である。従来の故障パターン解析とは異な
り、爾後処理はその際に従来のように通常のプログラミ
ング技術により故障パターンをアルゴリズム的に分解す
ることにより行われるものではなく、故障パターンから
特徴を抽出し、これらの特徴をニューロン回路網に対す
る入力ベクトルとして利用し、このニューロン回路網に
より故障パターンの分類を行うようにして行われる。本
発明は、その際に、本来のパターン認識課題が非常に高
価なチップ検査システムで行われる必要がなく、それに
比較して非常に経済的なＰＣハードウェアで行われ得る
という利点をも与える。本発明によれば、チップ検査シ
ステムまたは測定装置が専ら迅速な生データ検出のため
に使用され得る。

【００２０】

【実施例】本発明の実施例を以下に図面により詳細に説
明する。

【００２１】図面には故障した４メガ形式のダイナミッ
ク半導体メモリのメモリセルの故障パターンを検査する
のに応用される本発明の好ましい実施例が示されてい
る。もちろん本発明は、たとえば１６メガ、２５６メガ
およびそれ以上のより大容量の半導体メモリの解析にも
容易に応用可能である。

【００２２】図示されている実施例はメガビット‐チッ
プ製造に使用されるような自動化されたパターン認識シ
ステムに相当する。図１は本発明によるパターン認識シ
ステムの詳細を概要図で示す。プログラミング可能なウ
ェーハプローバ１と、これに対応付けられておりウェー
ハ４の上に製造されたＤＲＡＭメモリモジュールを測定
するための自動的なパラメトリックなチップ検査システ
ムの構成部分としての測定探針３を有する測定プローブ
装置２とが設けられている。測定装置にはウェーハ４の
上に配置されているメモリモジュールの電気的特性を検
出かつ評価するための多数の測定計器５が接続されてい
る。測定装置の個々の構成部分を制御するため、制御プ
ロセッサ６が設けられており、この制御プロセッサにデ
ータの記憶および前処理のために故障メモリ７が対応付
けられている。測定装置の制御プロセッサ６はデータお
よびアドレスバス８を介して故障メモリ７と通信する。
このバス８にはインタフェースカード９が接続されてお
り、それを介して故障メモリ７からの生データが導線１
３を介して分離した計算機１０に爾後処理のために読み
込まれる。計算機１０に読み込まれた生データの爾後処
理は、従来のように通常のプログラミング技術により測
定された故障パターンをアルゴリズム的に分解すること
により行われずに、故障パターンから特徴を抽出し、こ
れらの特徴を計算機１０の内部に構成されたニューロン
回路網に対する入力ベクトルとして利用し、このニュー
ロン回路網により故障パターンの分類を行うようにして
行われる。計算機１０にはたとえば画像スクリーン１１
のような表示装置が対応付けられており、そこに計算機
１０を用いて解析された故障パターンおよび分類の結果
が表示され得る。計算機１０にはさらに生データおよび
処理されたデータを格納するためのデータメモリ１２が
対応付けられている。

【００２３】この実施例による方法は粗く以下の４つの
機能ユニットに分割することができる。１．ウェーハの半導体チップの測定、測定データの処
理、計算機への生データとしての測定された生データの
読み込み、および爾後の解析のための生データの前処
理。２．質量に富む欠陥に関する欠陥のある物理的ブロック
の第１の解析の実行。３．小さい欠陥質量を有する欠陥に関する欠陥のある物
理的ブロックの第２の解析の実行。４．個々の欠陥分類の有意義な分布が特定のウェーハ範
囲に存在するか否かの検査および同時に結果データの作
成。

【００２４】以下にこの４つの機能ユニットを一層詳細
に説明する。

【００２５】１．ウェーハの半導体チップの測定、測定
データの処理、計算機への生データとしての測定された
生データの読み込み、および爾後の解析のための生デー
タの前処理について。

【００２６】プローバ１、測定探針３を有する測定プロ
ーブ装置２、測定計器５ならびにプロセッサ６および故
障メモリ７から成る測定装置を用いてのチップ故障の測
定の際に先ず６インチ半導体ウェーハ２のすべての半導
体メモリチップからウェーハ２上の各個のチップのｘお
よびｙ座標ならびにチップの電流‐電圧値に関する情報
（たとえば作動または待機電流、発電機電圧などに関す
る合格／失敗情報）が測定装置を用いて求められ、また
各チップに対して故障パターンおよび故障率、すなわち
すべての存在する故障セルの割合が測定される。測定装
置を用いての半導体チップの故障パターンの測定または
前解析の際に既に各チップは物理的に関連するブロック
（４メガメモリではヘクサデカントとも呼ばれる）に分
割されるので、本来のパターン解析はこの物理的サブユ
ニットにおいて実行される。こうして４メガビット‐メ
モリチップにおける解析はヘクサデカントの形態で行わ
れる。図２は２５６のワード線ＷＬ１ないしＷＬ２５６
および１０２４のビット線ＢＬ１ないしＢＬ１０２４を
有する半導体メモリチップの概略平面図である。この場
合、チップのメモリセルはワード線ＷＬｎおよびビット
線ＢＬｍの交叉個所に配置されている。こうして物理的
ブロック１４は２５６・１０２４＝２６２１４４個のメ
モリセルを有する。図２には欠陥のあるメモリセルのい
くつかの典型的に生ずる配置が示されている。たとえば
符号１５、１６、１７は付属のワード‐ビット線交叉個
所における個々に故障した個別セル（個別ビット故障）
を示し、符号１８および１９は直接に隣接して位置する
故障した個別セル（対としてのビット故障）を示し、符
号２０、２１、２２、２３は並び合って１つのワード線
の一部分に位置している故障したメモリセルを示し、ワ
ード線故障２０における追加的な符号２４はこのワード
線２０のその他の故障セルとは異なる故障情報を有する
別個の個別故障を示し、符号２５は並び合って位置して
いる故障セルの積み重なり（いわゆるクラスター）を示
し、符号２６は多くの並び合って位置しているビット線
の故障を示し、また符号２７および２８は１つのビット
線の関連する部分または完全なビット線中のメモリセル
の故障を示す。

【００２７】１つのウェーハに関する情報またはモジュ
ール測定の際には１つのロット、すなわち多数の等しい
ウェーハの生産条件的に関連する群に関する情報を有す
る測定装置またはチップ検査システムから発生された２
値の生データセットは、生データセットとして導線１３
（図１参照）を介して計算機１０に読み込まれる。生デ
ータセットの初端にはロット番号、ウェーハ番号および
対応付けられている設計形式のようなヘッド情報が位置
している。その後に測定された半導体チップの順序でチ
ップ情報が続く。チップ情報は１６のヘクサデカント情
報（４メガ半導体チップの場合）または５１２のセグメ
ント情報（１６メガ半導体チップの場合）が続くチップ
情報ブロックから成っている。チップ情報ブロックは、
特定のチップに対するデータ、すなわちウェーハ上のチ
ップのｘおよびｙ座標ならびに技術的情報たとえばチッ
プの電流‐電圧値に関する情報が続くことを指示する。
ヘクサデカント情報は、新しいヘクサデカントに対する
データ、一層詳細にはヘクサデカント情報（４メガ半導
体チップの場合）またはセグメント情報（１６メガ半導
体チップの場合）およびそれに続いて２５６のワード線
カウンタまたは列カウンタおよび１０２４のビット線カ
ウンタおよび行カウンタの数および零故障および１故障
に対する座標カウンタの相応の数が続くことを指示す
る。チップの故障パターンの従来の解析の際には故障セ
ルおよび基礎となっている故障状態のすべてのｘおよび
ｙ座標が求められた。それとは異なり本発明では、半導
体チップの各物理的ブロック１に対して２５６の行カウ
ンタＺＺ１ないしＺＺ２５６の数および１０２４の列カ
ウンタＳＺ１ないしＳＺ１０２４の数が求められ、それ
らの各々が情報として、対応付けられている行１ないし
２５６または列１ないし１０２４の番号とならんで、こ
れらの行または列の上に３つの故障状態の各々に対して
全体として存在している故障セルの数を含んでいる。座
標カウンタはこうして、対応付けられている導線の特定
の故障状態（すなわち“０”、“１”、または“０”お
よび“１”）を有するすべての故障の座標上に投影され
た合計値を再現する（“投影”）。従ってこの場合に
は、ヘクサデカントあたり２５６の行カウンタおよび１
０２４の列カウンタを有する各々の解析すべき４メガ半
導体チップに対して、全データ量は、最悪の場合に１６
の欠陥を生じた物理的ブロックの際に、１６ビットを有
する（１０２４＋２５６）・３・１６のデータワード、
すなわち約１メガビットとなる。１６メガ半導体メモリ
の解析の場合にはすべてのセル領域が各３２ｋ（２５６
ワード線カウンタおよび１２８ビット線カウンタ）に対
して５１２のセグメントに分割され、これらのセグメン
トがその後の処理ステップで１９２の物理的に有意義な
ブロックに再び組み合わされる。

【００２８】４メガ‐メモリチップの編成およびアドレ
ス指定に基づいて、予め定められたヘクサデカント中の
故障した導線が同一のチップの同時に選ばれた第２のヘ
クサデカント中に追加的な故障、いわゆるエコーをチッ
プの同一のアドレス上に結果として伴うことが可能であ
る。その際に両方の当該のヘクサデカント中のビット線
アドレスは同一であるが、ワード線アドレスは鏡映され
た結果になる。すなわち奇数のヘクサデカント中のワー
ド線ＷＬ１はそれに続く偶数のヘクサデカント中のワー
ド線ＷＬ２５６と対応する。このようなエコーを有する
欠陥を認識するため、それぞれ２つの対応するヘクサデ
カントのデータが共通にグローバルに表示されたデータ
構造中に読み込まれ、また前処理される。

【００２９】最も重要なグローバルな、すなわち全ウェ
ーハに関連するデータ構造は下記のダイナミックに与え
られるアレイである。それらは４メガ‐半導体メモリに
対しては直接に生データセットのヘクサデカント情報か
ら与えられるが、それらは１６４メガ‐半導体メモリに
対してはセグメント情報から、相応に修正されて組み立
てられる。下記の説明は４メガビット‐チップに関する
ものであるが、１６メガビット‐半導体メモリに対して
も当てはまる。本発明による解析方法を４メガビットよ
りも大きいまたは小さいチップ世代に適応させるために
は、本質的に予め定められたプログラムユニットで定義
されているいくつかのグローバルな定数を変更し、また
生データセットの列および行カウンタから成る物理的ブ
ロックを発生するためにプログラムユニットを適応させ
るだけでよい。

【００３０】こうして生データセットはなかんずく下記
の情報を含んでいる。 −全故障に対する奇数のヘクサデカントの２５６の行カ
ウンタ −全故障に対する偶数のヘクサデカントの２５６の行カ
ウンタ −全故障に対する奇数のヘクサデカントの１０２４の列
カウンタ −全故障に対する偶数のヘクサデカントの１０２４の列
カウンタ −同じくダイナミックに与えられているアレイを対象と
する関数として解釈された上記のデータ構造の導関数 −たとえばダイナミックに与えられている二次元のブー
ル‐アレイに格納されているそのつどの列カウンタおよ
び行カウンタの個々の要素に対する追加情報。この追加
情報はたとえば下記のフラグ信号を含んでいる。 −ｆｌｇ〔ｘ，１〕＝ｔｒｕｅは導線ｘが“１”として
も“０”としても故障することを意味する、 −ｆｌｇ〔ｘ，２〕＝ｔｒｕｅは導線ｘが優勢に“０”
としても故障することを意味する、 −ｆｌｇ〔ｘ，３〕＝ｔｒｕｅは導線ｘが優勢に“１”
としても故障することを意味する、 −ｆｌｇ〔ｘ，４〕＝ｔｒｕｅは導線ｘが４Ｍ‐特殊Ｐ
ｏｌｙ２‐Ｐｏｌｙ３‐短絡を有することを意味する、 −ｆｌｇ〔ｘ，５〕＝ｔｒｕｅは導線ｘが対応するヘク
サデカントにエコーを有することを意味する。

【００３１】エコーはその際に、それぞれ対応するヘク
サデカントが全故障でないときにのみ探索され（なぜな
らば、そのときには他方のヘクサデカントにおける各々
の故障したワード線またはビット線投影が自動的にエコ
ーを有するであろうからである）、またはそのつどの故
障パターンがあまりに無秩序な特性を有していないとき
にのみ探索される。対応するヘクサデカント内の導線が
エコーとして認識されると、その導線は中央のデータ構
造から消去され、またエコーの原因となった導線のフラ
グ信号ｆｌｇ〔ｘ，５〕が値“ｔｒｕｅ”にセットされ
る。導線消去の際には、たとえば故障したビット線が値
１を有する偶数および奇数のヘクサデカントの行カウン
タの各アレイ要素上のワード線投影に投影されることが
顧慮されるべきであろう。従って、単にビット線方向の
エコー投影が消去されなければならないだけでなく、エ
コー‐ヘクサデカント内で追加的にワード線投影上で値
１を有する２５６の投影も消去されなければならないで
あろう。原理的に各々の故障した導線はたとえばビット
線方向に同時に他方の投影、すなわちワード線投影にい
わゆるベースラインを生じさせるので、消去方法の際に
両投影方向のベースライン幅の知識が前提条件である。
ベースライン幅は各消去の前に求められる。導線の消去
はまさに現在のベースラインまでしか行われない。エコ
ー問題についての前記の考察は、たとえばチップ設計に
より条件付けられてエコーが生じ得ない場合、またはエ
コーを顧慮することが他の理由から望まれない、または
必要でない場合には省略される。

【００３２】図３のＡないしＦには物理的ブロックに生
ずる“質量に富んだ”故障パターンの典型的な例が示さ
れている。各図面は２つの半部から成っており、右側の
半部には右方にそれぞれＳＺ１ないしＳＺ１０２４の列
カウンタの値が、また左側の半部にはＺＺ１ないしＺＺ
２５６の行カウンタの値が上方に記入されている。その
際に図３Ａは分類ＭＩＬＳに対応付けられている多くの
中間層短絡を有する典型的な故障パターンを示す（ＭＩ
ＬＳ＝ＭａｎｙＩｎｔｅｒＬａｙｅｒＳｈｏｒｔ
ｓ）。図３Ｂは周期的に規則的に間隔をおかれた分類Ｂ
ＳＤＰのビット線故障パターンを示す（ＢＳＤＰ＝Ｂｉ
ｔｌｉｎｅＳａｍｅＤｉｓｔａｎｃｅＰｅｒｉｏ
ｄ）。図３Ｃは特定の単調性を有する分類ＢＣＭのビッ
ト線無秩序を有する故障パターンを示す（ＢＣＭ＝Ｂｉ
ｔｌｉｎｅＣｈａｏｓｗｉｔｈＭｏｎｏｔｏｎ
ｙ）。図３Ｄは分類ＷＭＢＭのワード線またはビット線
故障の規則的な経過を有する故障パターンを示す（ＷＭ
ＢＭ＝ＷｏｒｄｌｉｎｅＭｕｓｔｅｒ／Ｂｉｔｌｉｎ
ｅＭｕｓｔｅｒ）。図３Ｅは分類ＢＣのビット線ＢＬ
無秩序を有する典型的な故障パターンを示す（ＢＣ＝Ｂ
ｉｔｌｉｎｅＣｈａｏｓ）。また図３Ｆは分類ＭＲＦ
の重い縁欠陥を有する典型的な故障パターンを示す（Ｍ
ＲＦ＝ｍａｓｓｉｖｅｒＲａｎｄｆｅｈｌｅｒ）。図
示されている典型的な故障パターンは故障メカニズムの
評価のために使用される分類の一部分を示す。実際には
このような分類の数はたとえば約７０以上である。

【００３３】生データの前記の前処理の後に本来のパタ
ーン分類が開始される。その際に、半導体チップの測定
された故障率に関係して２つの相い異なる解析方法、す
なわち質量に富んだ欠陥に関する欠陥のある物理的ブロ
ックの解析のための第１のニューロン回路網ＮＮ１、お
よび小さい欠陥質量を有する欠陥に関する欠陥のある物
理的ブロックの解析のための第２のニューロン回路網Ｎ
Ｎ２が使用される。冒頭に測定された故障率に関係して
の相い異なる方法の使用は求められた分類結果の解析ま
たは最適化の速度を顧慮して行われる。その際に考慮に
入れるべきこととして、特に大きいデータ量の際のニュ
ーロン回路網の使用は著しく高い計算速度の利点を与え
るが、かなりの情報損失と結び付けられている。他の側
面で従来の方法による自動的なパターン認識方法の際に
は長い計算時間または高い計算機占有率が必要とされる
が、一方では多くの情報を得ることができる。

【００３４】図４による概要フローダイアグラムにより
先ず２つの相い異なる方法の使用のもとに測定された故
障パターンを解析するための方法を説明する。

【００３５】図４によればステップＳ１で先ず測定装置
により得られたすべての生データが計算機１０に入力さ
れ、また故障率ＦＣ（“ＦａｉｌＣｏｕｎｔ”）、す
なわち故障したメモリセルの数とメモリセルの全数との
比が計算される。故障率ＦＣがステップＳ２で約９９％
よりも大きいと決定された場合には、ステップＳ３で半
導体チップの全故障が仮定され、また枝路２９を経て直
接に主プログラムの最終ステップ３０に進む。故障率Ｆ
ＣがステップＳ２で約９９％よりも小さいと決定された
場合には、プログラムはステップＳ４に分岐し、そこで
第１のニューロン回路網ＮＮ１の使用のもとに故障パタ
ーンの解析および分類が実行される。分類に成功した場
合には、方法は枝路２９を経て直接に主プログラムのス
テップ３０に進む。ステップＳ５で分類が可能でない場
合には、別の枝路で再び精密解析が実行される。一層詳
細には、ステップＳ６で故障パターンの解析および分類
が第２のニューロン回路網ＮＮ２の使用のもとに実行さ
れる。故障パターンの分類に成功した場合には、主プロ
グラムのステップ３０に進み、そこで故障パターンの求
められたカテゴリーが出力される。分類に成功しなかっ
た場合には、このことがステップＳ７で決定され、また
ステップ３０で分類不可能なカテゴリーが出力される。

【００３６】２．第１のニューロン回路網を用いての質
量に富んだ欠陥に関する欠陥のある物理的ブロックの第
１の解析について。

【００３７】生データの前処理の後に先ず重欠陥を分類
することが試みられる。ここで重欠陥とは物理的ブロッ
クに大きい欠陥質量を有するセル領域の重い故障を指し
ている。パターン認識のこの部分は訓練された第１のニ
ューロン回路網ＮＮ１により実現される。その際に第１
のニューロン回路網ＮＮ１にはたとえば２５６の行カウ
ンタおよび１０２４の列カウンタが直接に入力ベクトル
として与えられずに、たとえば２７次元の入力ベクトル
が与えられ、その成分は一連のサブ手順により直接に座
標カウンタから（これらからのみ）得られる。入力ベク
トルの２７成分は−１と＋１との間の数値範囲内に正規
化されている下記の値を含んでいる。ｂ１，ｗ１：相応の導線上に予め定められた割合、たと
えば９０％よりも多い故障ビットを有する導線の割合。ｅｃｈｏｂ１，ｅｃｈｏｗ１：導線上に９０％より
も多い故障ビットを有する導線の割合。導線はその際に
対応する物理的ブロックにエコーを有していなければな
らない。ｃｍｂ１，ｃｍｗ１：ビット線およびワード線方向
の重心の偏差。その値は、大多数の故障導線が物理的ブ
ロックの始めに位置する場合には−１に傾き、大多数の
故障導線が物理的ブロックの終わりに位置する場合には
＋１に傾き、大多数の故障導線が物理的ブロックの中央
の付近に位置する場合には０に傾く。ｆ１ｂ１，ｆ１ｗ１：隣接する導線の間の変動に関
する尺度係数。故障パターンが無秩序的であり、また多
数の導線が互いに直接に隣接している場合には、＋１に
傾く。ｋｚｂ１，ｋｚｗ１：導線上に８５％よりも少ない
故障ビットを有する導線の割合。ｍｏｎｂ１，ｍｏｎｗ１：故障パターン内のセルの
グローバルな単調な分布に関する尺度係数。故障ビット
の数が物理的ブロックの始めからブロックの終わりへ減
少する場合には−１に傾き、故障ビットの数が物理的ブ
ロックの始めからブロックの終わりへ増大する場合には
＋１に傾く。ｐｅｒｂ１，ｐｅｒｗ１：故障パターンの周期性に
関する尺度係数。故障パターンが周期的であり、またあ
まり無秩序的でない場合には＋１に傾く。ｐｕｒｅｂ１，ｐｕｒｅｗ１：周期的なパターン内
の故障導線の等間隔に関する尺度係数。周期性が等間隔
でない場合には０に傾き、周期性が等間隔である場合に
は＋１に傾く。ｓｉｂ１，ｓｉｗ１：質量分布の第２のモーメン
ト。故障導線が物理的ブロックの中心に対して右に配置
されているか左に配置されているかに無関係に、この尺
度係数は、大多数の故障が物理的ブロックの縁に位置す
る場合には＋１に傾き、大多数の故障が物理的ブロック
の中心の付近に位置する場合には０に傾き、故障が物理
的ブロック内で均等に分布している場合には０．１に傾
く。ｍｏｒｅｂ１，ｍｏｒｅｗ１：ビット線およびワー
ド線方向のより大きい群の数に関する尺度係数。各々の
より大きい群に対して値は０．１だけ高められる。ｐ３２：位置間でビット線方向の短絡を指示する導
線の割合。ｍｇｔｏｔ，ｍｇｃｍｐ：故障セルおよびそれらの
補足の全質量。ｍｒｆ：いわゆる研磨されたパターンに関する尺度
係数。パターンの形態に関係して＋１または−１に傾
く。ｗ１／ｂ１：ワード線およびビット線方向のより長い故
障導線（９０％よりも大きい故障ビット）の間の比。よ
り長い導線がワード線方向に多く存在している場合には
−１に傾き、より長い導線がビット線方向に多く存在し
ている場合には＋１に傾く。

【００３８】物理的ブロックの実際に測定された故障パ
ターンでは、第１のニューロン回路網に対する入力ベク
トルの計算された列および行カウンタに基づいて生ずる
成分はたとえば下記の表のようになる。

【００３９】

【表１】ｂ１＝０．０００ｗ１＝０．０００ｅｃｈｏｂ１＝０．０００ｅｃｈｏｗ１＝０．０００ｃｍｂ１＝０．０９５ｃｍｗ１＝０．６９５ｆｌｂ１＝０．０１９ｆｌｗ１＝０．０１９ｋｚｂ１＝１．０００ｋｚｗ１＝１．０００ｍｏｎｂ１＝０．２８１ｍｏｎｗ１＝０．５３１ｐｅｒｂ１＝０．０００ｐｅｒｗ１＝０．０００ｐｕｒｅｂ１＝０．０００ｐｕｒｅｗ１＝０．０００ｓｉｂ１＝０．４９６ｓｉｗ１＝０．７０５ｍｏｒｅｂ１＝０．０００ｍｏｒｅｗ１＝０．０００ｐ３２＝０．０００ｍｇｔｏｔ＝０．０４１ｍｇｃｍｐ＝０．９５９ｍｒｆ＝０．０７１ｗ１／ｂ１＝０．０００

【００４０】第１のニューロン回路網ＮＮ１はこの入力
ベクトルの規範に従って故障がどの欠陥分類にかかわる
ものであるかを判定し、または重い欠陥分類でない場合
には故障を爾後の処理のために解放する。第１のニュー
ロン回路網ＮＮ１として、この場合ＲＣＥ形式の配置が
使用され、その原理的な動作の仕方は図５および図６な
らびに図７のＡおよびＢによる幾何学的解釈により説明
される。

【００４１】計算機１０内で実現されるＲＣＥ形式のニ
ューロン回路網ＮＮ１は図５のように３つのレベルとし
て入力レベル３１、計算レベル３２および出力レベル３
３を有する。入力レベル３１は複数個の２７の処理要素
Ｘ１ないしＸ２７を有し、それらの各々が２７次元の入
力ベクトルの成分Ｅ１ないしＥ２７に対応付けられてい
る。入力レベル３１の処理要素Ｘ１ないしＸ２７に計算
レベル３２の多数の処理要素Ｙ１ないしＹｍが対応付け
られており、その際に計算レベル３２の処理要素Ｙの数
ｍは一般に入力ベクトルの次元ｎよりもはるかに大き
く、またたとえば解析すべきドットパターンの計算およ
び分類の複雑さに関係している。計算レベル３２内で、
空間的に複雑な判定範囲を形成する必ずしも関連しない
空間範囲の２７次元の配置が形成される。

【００４２】ニューロン回路網ＮＮ１の計算レベル３２
の動作の仕方を幾何学的に解釈するため図６によりこの
ような空間的範囲の配置が二次元空間の超球の形態で示
されている。図６にはそのために右方に入力ベクトルの
第１の成分Ｅ１が、また上方に入力ベクトルの第２の成
分Ｅ２が記入されている。計算レベル３２内で入力ベク
トルの二次元の成分Ｅ１およびＥ２から超球（図示され
ている二次元の場合には簡単に円）が形成され、それら
の中心点は入力ベクトルのここでの二次元の座標を表
し、またそれらの円面積（一般的な場合には空間範囲）
は訓練に基づいて予め定められた所望の分類に相応する
値から形成されている。図６には、図面を簡単にするた
め、相応の付属の空間範囲を有する２つの分類Ａおよび
Ｂのみが概要を示されている。たとえば分類Ａに対応付
けるべき円または空間範囲３４、３５、３６、３７、３
８と、分類Ｂに対応付けられている円または空間範囲３
９、４０、４１、４２、４３とが示されている。空間範
囲の配置、すなわちそれらの中心点と特定の分類への対
応付けを考慮に入れての空間内でのそれらのそのつどの
広がりとは選ばれた例パターンを用いてのニューロン回
路網の訓練に従って決定される。その際に特定の分類に
属する空間範囲は互いに無造作に重なり合って構成され
ていてよい。ニューロン回路網ＮＮ１の計算レベル３２
内で、入力レベル３１に入力された２７次元の入力ベク
トルが、それが特定の分類に関係付けられて超球のどの
配置に属するかに関して評価される。特定の分類へのこ
のような対応付けに成功した場合には、計算レベル３２
に対応付けられている出力レベル３３に相応に求められ
た分類が出力される。出力レベル３３の出力端Ｚ１およ
びＺ２の数はほぼ予め定められた分類の数に一致してい
る。図５および図６による概要説明の際には２つの分類
ＡおよびＢのみが示されており、またそれに相応して出
力レベル３３の２つの出力要素Ｚ１およびＺ２のみが示
されている。実際には分類の数または出力要素の数は約
７０よりも多い。

【００４３】ｎ次元の特徴空間の各ベクトルの周りの計
算レベル３２で処理された空間範囲は必ずしも球状また
は放射対称の形状を有している必要はなく、図７のＡお
よびＢにより２つの次元に制限された概要図に示されて
いるように直方体状であってもよい。この図面は同時に
ニューロン回路網の訓練の際の空間範囲の適応の一層詳
細な説明にも用いられる。図７Ａは、入力ベクトル４６
および４７のそれぞれ分類ＡおよびＢに属する空間範囲
４４および４５が重なっていない場合を示す。この場合
には、ニューロン回路網の入力レベル３１に与えられて
いる検査ベクトルを特定の分類ＡまたはＢに一義的に対
応付けることが可能である。それに対して図７Ｂは、２
つの空間範囲４８および４９が重なっている場合を示
す。この場合には計算レベル３２でのニューロン回路網
の訓練手順の際に、ベクトル５０および５１に対応付け
られている空間範囲４８および４９を、重なりがもはや
存在しなくなるまで適応させる、すなわち縮約する必要
がある。

【００４４】３．第２のニューロン回路網を用いての小
さい欠陥質量を有する欠陥に関する欠陥のある物理的ブ
ロックの第２の解析について。

【００４５】図４のステップＳ４による第１のニューロ
ン回路網ＮＮ１による欠陥のある物理的ブロックの解析
の結果として、第１のニューロン回路網ＮＮ１が詳細に
立ち入った分類をせずに認識するいわゆる重くない故障
パターンが存在することが示されると、故障パターンの
一層精密な分類のために第２のニューロン回路網ＮＮ２
が使用される。

【００４６】第１のニューロン回路網ＮＮ１に対する入
力ベクトルの成分がいわばすべてのワードおよびビット
線カウンタのグローバルな考察により得られる質量に富
んだ欠陥の解析とは異なり、第２のニューロン回路網Ｎ
Ｎ２ではカウンタの区分化が実行される。そのために物
理的ブロックのワード線およびビット線カウンタが導線
オリエンティッドな故障に関して、またドット欠陥およ
びクラスターに関して一層詳細に検査される。それぞれ
最も多くの故障セルを有するカウンタが探索される。ワ
ード線方向にもビット線方向にも２つの等しい強さの故
障が生じている場合には、ビット線方向の故障が最初に
取り扱われる。第２のニューロン回路網ＮＮ２が、それ
のみでビット線情報に基づいて故障の一義的分類を実行
する立場にあるならば、このことは、ワード線カウンタ
からの情報を引き寄せることなしに（これらはたとえば
ダミー値−１にセットされている）行われる。他の場合
には、ワード線カウンタの個々の群から第２のニューロ
ン回路網に対する入力ベクトルの追加的な成分が得ら
れ、またすべての入力ベクトルが回路網ＮＮ２に評価の
ために与えられる。このことは順次に、第２のニューロ
ン回路網ＮＮ２がワード線およびビット線方向からの組
み合わされた情報に対して訓練に基づいて学習された欠
陥分類を対応付けることができるまで、もしくはワード
線方向からの情報がもはや存在しなくなるまで行われ
る。この場合には詳細には分類可能でない情報が出力さ
れる。

【００４７】第２のニューロン回路網に対する特に１９
次元の入力ベクトルに対する成分は下記の値から求めら
れる。 −検査されるカウンタ軸を指示するための軸インデック
ス：たとえばワード線に対しては値１、ビット線に対し
ては値−１ −検査される故障座標の故障ビットの数 −隣接する欠陥のあるカウンタの数 −全群における欠陥のあるビットの数 −第１の隣接群の欠陥のあるビットの数 −第２の隣接群の欠陥のあるビットの数 −第３の隣接群の欠陥のあるビットの数 −検査されるカウンタ軸上の優勢な故障形式、たとえば
両故障に対しては−１、零故障に対しては０、１故障に
対しては１ −エコー存在：エコーが対応する物理的ブロックに存在
している場合には、値１にセットされる −エコー欠落：最初の導線もしくは最後の導線に欠陥が
あれば、値１にセットされる −交叉欠陥：検査される導線上に特異点が見い出される
場合には、値１にセットされる −相補性カウンタ上の変動 −相補性カウンタの大多数の故障を有する導線上の欠陥
のあるビットの数 −これに隣接する故障ビットを有する欠陥のあるカウン
タの数 −この群の欠陥ビットの数 −この第１の導線から、相補性カウンタの２番目に頻繁
な故障を有する第２の導線への間隔：この間隔が４より
も小さい場合には、入力ベクトルの次の追加的な成分が
発生され、さもなければそれらの値は−１に設定され
る。 −この第２の導線上の故障ビットの数 −故障ビットを有する隣接する欠陥のあるカウンタの数 −この群の故障ビットの数

【００４８】ビット線方向に対する上記の進行は、両故
障の重いほうがワード線方向に見い出される場合には、
ワード線方向に対しても同様に当てはまる。

【００４９】このプログラム部分ＮＮ２内で、認識され
た欠陥分類がカウンタから消去され、また書かれたアル
ゴリズムが、欠陥がもはや分類のために物理的ブロック
内に残されなくなるまで、継続される。たとえば欠陥分
類ＭＳＢ（ＭａｎｙＳｉｎｇｌｅＢｉｔｓ＝多くの
個別ビット）、ＭＤＢ（ＭａｎｙＤｏｕｂｌｅＢｉ
ｔｓ＝多くの二重ビット）またはＭＣＬ（ＭａｎｙＣ
ｌｕｓｔｅｒｓ＝多くのクラスター）が分類される場合
には、個々の欠陥の消去は行われず、また物理的ブロッ
クの分類は終了したものとみなされる。

【００５０】４．個々の欠陥分類の有意義な分布が特定
のウェーハ範囲に存在するか否かの検査および同時に結
果データの作成について。

【００５１】ウェーハ上のすべてのチップを検査した
後、すべてのウェーハにわたる欠陥分類の場合によって
は存在する特殊な分布の検査が行われ得る。第３のニュ
ーロン回路網にそのためにウェーハ上の故障パターンの
２２種類の分布が訓練される。それらはたとえば下記の
トポグラフィ、すなわちウェーハのすべての縁にわたる
欠陥のあるチップの頻度、ウェーハの左または右の縁の
上、ウェーハの上／下および上／下側縁範囲内の欠陥の
あるチップの頻度、ウェーハのフラットまたはアンチフ
ラットの範囲内の欠陥のあるチップの頻度、ウェーハの
中央のリング範囲内の欠陥のあるチップの頻度などを含
んでいてよい。

【００５２】確かに目立っているが回路網により特に学
習されない分布は第３のニューロン回路網により疑問符
を付けた分類に分類される。それは一般に、すべてのウ
ェーハにわたる特に塊まって生ずる欠陥分類、またはた
とえばウェーハ上のミスハンドリング（スクレープ）に
より惹起されるような欠陥分類の欠陥の塊まった群生で
ある。

【００５３】本発明による装置により、または本発明に
よる方法により、少なくとも１つのニューロン回路網の
使用のもとに半導体メモリチップの故障パターンを高い
信頼性および再現可能性をもって、またなかんずく短い
解析時間で分類することが達成される。図８にはこのよ
うな分類の全ウェーハに関係付けられる結果が概要を示
されており、その際に右に向かって故障分類が記入され
ており、また上に向かってヒストグラム柱で分類のその
つどの頻度が示されている。このような分類は、半導体
メモリチップの製造に関係する専門家に故障の基になっ
ている半導体メモリチップの製造の際のテクノロジー問
題についての確度の高い指摘を与えることを可能にす
る。

【図面の簡単な説明】

【図１】本発明による装置の一実施例の概要図。

【図２】シリコンウェーハの主表面の上に構成されてお
り、メモリセルがビット線およびワード線にマトリック
ス状に配置されている半導体メモリの平面図に故障セル
を示す概要図。

【図３】物理的ブロックのメモリセルの典型的に生ずる
故障パターンの座標カウンタの概要図であり、それぞれ
右側の部分図にはビット線カウンタが、また左側の部分
図にはワード線カウンタが示されている。

【図４】本発明による方法の好ましい実施例の進行を説
明するためのフローダイアグラム。

【図５】３つの回路網レベルを有するＲＣＥ回路網の概
要図。

【図６】幾何学的解釈によるＲＣＥ回路網の原理的な動
作を説明する図。

【図７】２つの二次元入力ベクトルの概要図であり、Ａ
では第１のベクトルは第２のベクトルの空間範囲内に位
置しておらず、またＢでは第１のベクトルは第２のベク
トルの空間範囲内に位置しており、またその結果として
少なくとも１つの空間範囲の縮約が必要である。

【図８】ウェーハ上に生ずる故障パターンの分類の評価
結果を示す棒グラフ。

【符号の説明】

１ウェーハプローバ２測定プローブ装置３測定探針４ウェーハ５測定器６制御プロセッサ７故障メモリ８データおよびアドレスバス９インタフェース１０計算機１１スクリーン１２データメモリ１３導線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 7/00 G01R 31/28 G06F 15/18 560

Claims

(57)【特許請求の範囲】

【請求項１】多次元座標系に配置された空間的に離散
的なドットパターンであって、パターンの各ドットが少
なくとも２つの識別可能な状態値をとるドットパターン
を検出かつ評価するための装置において、多次元の空間的なドットパターンの各ドットの座標値お
よび状態値を記録するための測定装置（１、２、３、
５、６）と、多次元の空間的なドットパターンの各ドットの座標値お
よび状態値に相応するデータを記憶するためのメモリ
（７）と、メモリ（７）に対応付けられている計算機（６、１０）
とを含んでおり、この計算機に記憶されたデータが入力
され、またこの計算機で記憶されたデータから座標軸の
各座標値に対する座標カウンタ（ＳＺ１〜ＳＺ１０２
４、ＺＺ１〜ＺＺ２５６）が決定され、その際に座標カ
ウンタ（ＳＺ１〜ＳＺ１０２４、ＺＺ１〜ＺＺ２５６）
の値が予め定められた状態値を有するこの座標の検出さ
れたドットの数から形成され、また計算機（６、１０）
に対応付けられているニューロン回路網（ＮＮ１、ＮＮ
２、ＮＮ３）を含んでおり、前記ニューロン回路網に空
間的に離散的なドットパターンの各ドットの計算された
座標カウンタ（ＳＺ１〜ＳＺ１０２４、ＺＺ１〜ＺＺ２
５６）から形成された成分（Ｅ１〜Ｅ７）を有するｎ次
元の入力ベクトルが入力され、前記ニューロン回路網が
測定されたドットパターンの計算された入力ベクトルと
例ドットパターンに基づいて得られた記憶された設定ベ
クトルとの比較により出力ベクトルを計算し、また求め
られた出力ベクトルを用いて測定されたドットパターン
の分類値を対応付けかつ出力することを特徴とするドッ
トパターンの検出および評価装置。
【請求項２】ニューロン回路網（ＮＮ１、ＮＮ２、Ｎ
Ｎ３）が３つの計算レベル（３１、３２、３３）、すな
わち入力ベクトルに対応付けられている入力レベル（３
１）と、出力ベクトルに対応付けられている出力レベル
（３３）と、入力レベル（３１）と出力レベル（３３）
との間に配置された計算レベル（３２）とを有すること
を特徴とする請求項１記載の装置。
【請求項３】ニューロン回路網（ＮＮ１、ＮＮ２、Ｎ
Ｎ３）の計算レベルでｎ次元の空間範囲が定義され、そ
れらの中心点が入力ベクトルの成分から、またそれらの
体積が当該の入力ベクトルに対応付けられている分類か
ら計算されることを特徴とする請求項１または２記載の
装置。
【請求項４】ニューロン回路網（ＮＮ１、ＮＮ２、Ｎ
Ｎ３）が被制限クーロンエネルギー回路網の形式の配置
を有することを特徴とする請求項１ないし３の１つに記
載の装置。
【請求項５】多次元座標系に配置された空間的に離散
的なドットパターンであって、パターンの各ドットが少
なくとも２つの識別可能な状態値をとるドットパターン
を検出かつ評価するための方法において、測定装置（１、２、３、５、６）を用いて多次元の空間
的なドットパターンの各ドットの座標値および状態値を
記録する過程と、多次元の空間的なドットパターンの各ドットの座標値お
よび状態値に相応するデータをメモリ（７）に記憶する
過程と、記憶されたデータを前記メモリに対応付けられている計
算機（１０）に入力する過程とを含んでおり、また前記
計算機（１０）を用いて記憶されたデータから座標軸の
各座標値に対する座標カウンタ（ＳＺ１〜ＳＺ１０２
４、ＺＺ１〜ＺＺ２５６）を決定する過程を含んでお
り、その際に前記座標カウンタ（ＳＺ１〜ＳＺ１０２
４、ＺＺ１〜ＺＺ２５６）の値が予め定められた状態値
を有するこの座標の検出されたドットの数から形成さ
れ、また空間的に離散的なドットパターンの各ドットの
計算された座標カウンタ（ＳＺ１〜ＳＺ１０２４、ＺＺ
１〜ＺＺ２５６）からｎ次元の入力ベクトルのｎ成分を
形成する過程と、ニューロン回路網（ＮＮ１、ＮＮ２、ＮＮ３）に前記ｎ
次元の入力ベクトルを入力する過程と、前記ニューロン回路網（ＮＮ１、ＮＮ２、ＮＮ３）を用
いて測定されたドットパターンの計算された入力ベクト
ルと例ドットパターンに基づいて得られた記憶された設
定ベクトルとの比較により出力ベクトルを計算かつ出力
する過程と、前記ニューロン回路網（ＮＮ１、ＮＮ２、ＮＮ３）を用
いて求められた出力ベクトルを用いて測定されたドット
パターンの分類値を対応付けかつ出力する過程とを含ん
でいることを特徴とするドットパターンの検出および評
価方法。
【請求項６】ｎ次元の入力ベクトルのｎ成分のそれぞ
れ１つに以下の数値、すなわち特定の座標軸の方向の予
め定められた状態値を有するドットの重心からの偏差、
および／または予め定められた状態値を有するドットの
ドットパターンの部分範囲のグローバルな単調な分布に
関する尺度係数、および／または予め定められた状態値
を有するドットのドットパターンの周期性に関する尺度
係数、および／または予め定められた状態値を有するド
ットパターンのドットの質量分布の第２のモーメントが
対応付けられることを特徴とする請求項１ないし５の１
つに記載の装置または方法。
【請求項７】ｎ次元の入力ベクトルのｎ成分のそれぞ
れ１つに以下の数値、すなわち予め定められた状態値を
有するドットパターンの予め定められた数よりも多いド
ットを有する座標値の割合、および／または予め定めら
れた状態値を有するドットパターンのドットのエコード
ットの割合、および／または予め定められた状態値を有
するドットパターンの隣接する座標値のドットの変動の
尺度係数、および／または予め定められた状態値を有す
るドットパターンの相応の座標の予め定められた数より
も少ないドットを有する座標の割合が対応付けられるこ
とを特徴とする請求項１ないし６の１つに記載の装置ま
たは方法。
【請求項８】ｎ次元の入力ベクトルのｎ成分のそれぞ
れ１つに以下の数値、すなわちドットパターンの周期的
な部分範囲の予め定められた状態値を有するドットパタ
ーンのドットの等距離、および／または予め定められた
座標方向の予め定められた状態値を有するドットパター
ンのドットの関連する、または少なくとも部分的に関連
する部分範囲の数が対応付けられることを特徴とする請
求項１ないし７の１つに記載の装置または方法。
【請求項９】ｎ次元の入力ベクトルのｎ成分に対応付
けられる数値が特に１と−１との間の数値範囲内に正規
化されることを特徴とする請求項１ないし８の１つに記
載の装置または方法。
【請求項１０】空間的に離散的なドットパターンの多
次元座標系が直交座標軸、特に２つの直交座標軸を有
し、また各座標カウンタ（ＳＺ１〜ＳＺ１０２４、ＺＺ
１〜ＺＺ２５６）の値が予め定められた状態値を有する
各座標の検出されたドットの合計と相応の座標軸、特に
行軸および列軸への投影とにより形成されることを特徴
とする請求項１ないし９の１つに記載の装置または方
法。
【請求項１１】ドットパターンが半導体ウェーハ
（４）の主面の上に構成された多数の半導体メモリのう
ちの１つの半導体メモリのメモリセルの物理的に関連す
るブロックの故障パターンであることを特徴とする請求
項１ないし１０の１つに記載の装置または方法。
【請求項１２】故障パターンの各ドットが３つの状態
値のうちの１つを有し、それらのうち１つの状態値はメ
モリセルの零故障に、１つの状態値は１故障に、また１
つの状態値は零および１故障に対応付けられていること
を特徴とする請求項１１記載の装置または方法。
【請求項１３】半導体メモリがそれぞれ２５６行およ
び１０２４列の物理的に関連するメモリブロック（１
４）を有する４ＭＢｉｔメモリであることを特徴とする
請求項１１または１２記載の装置または方法。
【請求項１４】半導体ウェーハ（４）の主面の上に構
成された半導体メモリのメモリセルがビット線（ＢＬ１
〜ＢＬ１０２４）または列および行またはワード線（Ｗ
Ｌ１〜ＷＬ２５６）にマトリックス状に配置されてお
り、また座標カウンタが列カウンタ（ＳＺ１〜ＳＺ１０
２４）および行カウンタ（ＺＺ１〜ＺＺ２５６）を有す
ることを特徴とする請求項１１ないし１３の１つに記載
の装置または方法。
【請求項１５】ｎ次元の入力ベクトルの成分に以下の
数値、すなわちビット線および／またはワード線方向の
予め定められた故障状態を有する半導体メモリの物理的
ブロック（１４）の故障セルの重心からの偏差、および
／またはビット線および／またはワード線方向の予め定
められた故障状態を有する半導体メモリの物理的ブロッ
ク（１４）の故障セルの質量分布の第２のモーメント、
および／または予め定められた故障状態を有する半導体
メモリの物理的ブロック（１４）の故障セルのグローバ
ルな単調な分布の尺度係数、および／または予め定めら
れた故障状態を有する半導体メモリの物理的ブロック
（１４）の故障セルの周期性に関する尺度係数が対応付
けられることを特徴とする請求項１１ないし１４の１つ
に記載の装置または方法。
【請求項１６】ｎ次元の入力ベクトルの成分に以下の
数値、すなわち当該のワード線および／またはビット線
上に予め定められた第１の限界値よりも多い故障ビット
を有する予め定められた故障状態を有する半導体メモリ
の物理的ブロック（１４）の故障セルのビット線（ＢＬ
１〜ＢＬ１０２４）および／またはワード線（ＷＬ１〜
ＷＬ２５６）の割合、および／または隣接する物理的ブ
ロックにエコーを有する当該のワード線および／または
ビット線上に予め定められた第２の限界値よりも多い故
障ビットを有する予め定められた故障状態を有する半導
体メモリの物理的ブロック（１４）の故障セルのビット
線（ＢＬ１〜ＢＬ１０２４）および／またはワード線
（ＷＬ１〜ＷＬ２５６）の割合、および／または隣接す
るビット線（ＢＬ１〜ＢＬ１０２４）および／または隣
接するワード線（ＷＬ１〜ＷＬ２５６）の間の予め定め
られた故障状態を有する半導体メモリの物理的ブロック
（１４）の故障セルの変動に関する尺度係数、および／
または当該のワード線（ＷＬ１〜ＷＬ２５６）および／
またはビット線（ＢＬ１〜ＢＬ１０２４）上に第３の限
界値よりも少ない故障ビットを有する予め定められた故
障状態を有する半導体メモリの物理的ブロック（１４）
の故障セルを有するビット線（ＢＬ１〜ＢＬ１０２４）
および／またはワード線（ＷＬ１〜ＷＬ２５６）の割
合、および／または周期的パターンを有する故障したビ
ット線（ＢＬ１〜ＢＬ１０２４）および／またはワード
線（ＷＬ１〜ＷＬ２５６）の等距離に関する尺度係数、
および／またはビット線および／またはワード線方向の
故障セルのより大きい群の数に関する尺度係数、および
／またはビット線および／またはワード線方向に中間層
短絡を有するビット線（ＢＬ１〜ＢＬ１０２４）および
／またはワード線（ＷＬ１〜ＷＬ２５６）の割合、およ
び／または故障セルの全数、および／またはウェーハ
（４）の縁範囲に積み重ねられて現れる故障セルに関す
る尺度係数、および／またはワード線およびビット線方
向のより長い故障を生じたワード線（ＷＬ１〜ＷＬ２５
６）および／またはビット線（ＢＬ１〜ＢＬ１０２４）
の間の比が対応付けられることを特徴とする請求項１１
ないし１５の１つに記載の装置または方法。
【請求項１７】ウェーハ（４）のすべての半導体メモ
リが測定装置（１、２、３、５、６）を用いて測定かつ
検査され、またニューロン回路網（ＮＮ１、ＮＮ２、Ｎ
Ｎ３）がすべての物理的ブロック（１４）またはすべて
のメモリチップからのデータの計算された出力ベクトル
からメモリセル故障パターンのすべてのウェーハ（４）
に関連付けられる分類を出力することを特徴とする請求
項１１ないし１６の１つに記載の装置または方法。
【請求項１８】ニューロン回路網（ＮＮ１、ＮＮ２、
ＮＮ３）の訓練のためにメモリセル故障パターンのすべ
てのウェーハ（４）に関連付けられる分類に、メモリセ
ルの物理的ブロック（１４）の故障パターンがウェーハ
（４）の表面上の選択された範囲に積み重ねられて構成
されている予め定められたウェーハ分布が用いられるこ
とを特徴とする請求項１７記載の装置または方法。