TW202236910A - 中介基板及其製法 - Google Patents

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胡竹青
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Abstract

一種中介基板，係於無核心層線路結構之相對兩側配置導電柱及支撐件，並以絕緣層包覆該導電柱與該支撐件，以藉由該支撐件與絕緣層之配置，使該中介基板之剛性符合需求，因而能有效抗翹曲及達到細間距線路之應用。

Description

中介基板及其製法
本發明係有關一種半導體封裝之載板，尤指一種可提高可靠度之中介基板及其製法。
隨著產業應用的發展，近年來應用於網通伺服器、高速運算、AI人工智慧等IC電子元件需要的功能愈來愈多元化，且性能愈來愈高，因而需要對多個異質晶片進行整合封裝，並朝向高疊層數、高密度、高I/O數及高腳數之大型封裝尺寸發展。
目前高階之半導體元件封裝之封裝尺寸係愈來愈大，例如CoWoS(Chip on Wafer on Substrate)型式之尺寸大至54×54mm2，甚至100×100mm2以上，其遠大於傳統封裝尺寸(小於31×31mm2)，且其間距，如載板之覆晶(Flip-Chip)用凸塊間距(Bump pitch)及植球間距(BGA Pitch)係不斷微縮，使得覆晶封裝使用之封裝基板及用於系統組裝之電路板(PCB)朝向細線路間距、高疊層數、高密度化之發展。例如，大尺寸封裝結構之覆晶用凸塊間距之高密度之多接點(I/O)往往隨之數萬個，甚至更多，當覆晶用凸塊間距由150微米(um)縮減至130um，甚至 100um時，該載板之配線層之層數將增加，如由傳統之8層(或10層)增加至12層、14層、16層或22層。
圖1係為習知大尺寸封裝之CoWoS型式電子封裝件1之剖面示意圖。如圖1所示，該電子封裝件1係於一覆晶封裝基板1a之覆晶(Flip-Chip)側上設置一矽中介板(Through Silicon interposer，簡稱TSI)1b，且於該矽中介板1b上配置至少一半導體晶片12及/或至少一晶片組12’。該矽中介板1b之一側具有複數個導電凸塊13，作為覆晶封裝之連接點。該覆晶封裝基板1a以其覆晶側之銲墊101藉由複數個預銲錫體(pre-solder)102與該矽中介板1b之導電凸塊13進行覆晶封裝之結合，以形成覆晶接點13’。
於後續組裝中，將該電子封裝件1以其該覆晶封裝基板1a底側(即植球側)藉由複數銲球14接置於一電路板1’上。
目前業界之覆晶封裝基板1a之結構可分為具有核心層(core)之基板及無核心層(coreless)之基板。該核心層(core)式基板係於核心層中採用機械鑽孔及電鍍銅而形成複數導電通孔，以電性導通上下側之增層線路，因此造成其導通孔的間距較大，所以其核心層不利於製作出細間距及細線路之佈線。另一方面，該無核心層式基板係用薄介電層作增層及於層間之電性導通全採用雷射(Laser)導電盲孔或導電柱方式，易於製作出細間距及細線路之佈線，，以相較於該核心層式基板而言，具有較佳之細間距能力及高密度封裝之應用。然而，該無核心層式基板之結構薄，致使剛性差，因而無法抗翹曲，故該無核心層式基板不適用於大尺寸之電子封裝件1。
因此，由於該核心層(core)式基板之結構強度較好且剛性較佳，並能抗翹曲，故業界現時均選用該核心層(core)式基板作為該大尺寸電子封裝件1之 覆晶封裝基板1a。早期核心層(core)式基板之製作中，係採用玻纖配合環氧樹脂所組成之基材，如BT(Bismaleimide Triazine)或FR5等，供作為核心層10，再於其上進行導電通孔100製程，如機械鑽孔、雷射鑽孔或雙錐狀盲孔等成孔步驟，再於孔中電鍍導電層或再填入填充材100’，之後再進行雙側增層而完成之。
然而，習知應用於高集積/大版面尺寸的具有核心層10之覆晶封裝基板1a會產生明顯缺點，例如：該核心層10係採用玻纖配合環氧樹脂所組成之基材，因該覆晶封裝基板1a於各層間材料之熱膨脹係數(Coefficient of thermal expansion，簡稱CTE)與矽中介板1b、半導體晶片12、晶片組12’及封裝材1c(其用以包覆該矽中介板1b、半導體晶片12及晶片組12’)不一致，故於封裝時易產生翹曲，致使其與該矽中介板1b之間連接不良、或於焊接時，其與該電路板1’之間會發生連接不良，更嚴重的是可能因為應力關係，在可靠度驗證中易造成該半導體晶片12及/或晶片組12’與載板間的分層或本身的破裂、或載板層間分層致使該半導體晶片12及/或晶片組12’的電性失效。
再者，若將早期之核心層(core)式基板應用於大版面尺寸的覆晶封裝基板1a時，其剛性仍然不足，且支撐應力不足，造成平坦性較差，因而當其組裝到電路板1’上時，容易因應力而影響產品之品質及可靠度之穩定性。
因此，業界現行做法係將該核心層10之厚度h加厚，如厚度h從原本0.8公厘(mmm)，增加厚度h至1.2mm(或1.6mm)以上，以增加該覆晶封裝基板1a之剛性強度，俾改善翹曲問題，但卻因而產生如下更多缺點：
第一、各該導電通孔100的間距無法縮小。具體地，加厚該核心層10之結果，造成在傳統技術之下勢必讓該複數導電通孔100的端面尺寸變大，例如該厚度h為0.8mm，其通孔孔徑w及通孔間距(pitch)典型為150微米(um)及300um 以上，而若該厚度h為1.2mm，則加大該孔徑w至200微米以上(即該孔徑w變大)，進而造成該複數導電通孔100的間距必須變大，故導致單位面積內導電通孔100之數量變少，不利於製作高密度細間距佈線，因而應用於更多接點(I/O)之需求時，則必須加大該覆晶封裝基板1a之尺寸，致使板翹更不易於控制，且成本大增。
第二、該導電通孔100之加工成本與難度隨著核心層加厚而更高。具體地，加厚該核心層10之結果，將導致該複數導電通孔100變深，因而增加在變深的導電通孔100內完成電鍍的難度、及將填充材100’順利的填入變深的導電通孔100內的難度，同時使得加工成本增加。
另一方面，隨著習知大尺寸電子封裝件1之高疊層數及高密度化之發展，導致該覆晶封裝基板1a及電路板1'之製程也愈趨複雜，且精密度之要求愈高，進而電路板1'加工困難度也愈高，故在大尺寸封裝之電路板1'加工製程將面臨加工良率低及成本提高等問題，甚至於此種大版面尺寸封裝之系統組裝結構會產生嚴重的翹曲(warpage)問題，以致於影響到終端產品之品質可靠度。
例如，對於該電路板1'而言，當該封裝基板1a之銲球14之間距t由1.0mm縮減至0.8~0.7mm，甚至0.6~0.4mm時，該電路板1'之配線層之層數需大幅增加(如由16層增加至22層，甚至30層以上)以滿足多接點之需求，同時該電路板1'之佈線之線寬/線距(L/S)也需配合縮減(如由現況PCB硬板之量產之L/S為75/75um細化至25/25um)，故基於該電路板1'之通用版面尺寸相當大(如邊長10英吋到30英吋之長方形版面)，若該電路板1'之配線層之層數增至22層(甚至30層以上)時，原本只需要局部在大尺寸電子封裝件1之元件區域A設置細線路及高密度佈線，即可滿足需求，但電路板1'製作上，事實上是將該電路板1'做整版面進行細線路加工而非只單獨做局部區域細線路加工，因而於一方面整板面作細線路 加工而另一方面又要增加層數之情況下，將會造成傳統電路板1’之加工困難，且良率極低，致使成本大幅增加。
另外，如TWI308385專利之習知技術，其基板係採用薄核心層(如標號230)技術，再加上強化板(如標號240)，以達到製作高密度佈線及抗線路翹曲變形問題，但其具有明顯缺點，如下所述：
第一、其因仍具有核心層，而需製作導通孔，致使基板之佈線密度仍有限制。
第二、其強化板係形成於整體結構之單一側，故存在不對稱問題，因而無法應用於大尺寸封裝。
第三、其強化板雖可透過增厚，以達到抗翹曲之目的，但卻也導致導電路徑(如標號252)變長，因而增加其(如標號252)加工作業之困難度，且間距不易微小化，更嚴重者，將出現可靠度之問題，例如，深長之導電通道(如標號250)會造成在外接如晶片之電子元件時，需大量焊錫，而易產生如氣泡(void)及接著不良等可靠度問題。
第四、其強化板係先進行絕緣材塗佈，故在高密度多孔(如標號246處)狀態下，容易產生塗佈不均或不良，因而造成電性連接發生短路之虞慮。
因此，如何克服上述習知技術之種種問題，實已成為目前業界亟待克服之難題。
鑑於上述習知技術之種種缺失，本發明係提供一種中介基板，係包括：一無核心層線路結構，係具有相對之第一表面與第二表面，且該第一表面 及該第二表面係均包含有露出之線路層；一第一絕緣層，係設於該無核心層線路結構之第一表面上；複數第一導電柱，係具有相對之第一端面與第二端面，且係嵌埋於該第一絕緣層內，其中以該第一端面結合及電性連接於該無核心層線路結構之第一表面上之該線路層，而該第二端面係露出於該第一絕緣層；一第一支撐件，其為設有複數網狀開孔之板體，係具有相對之第一側與第二側，且係嵌埋於該第一絕緣層內，其中以其第一側面向於該無核心層線路結構之該第一表面，而該第二側露出於第一絕緣層，且該複數第一導電柱係位於該第一支撐件之至少一網狀開孔中；一第二絕緣層，係設於該無核心層線路結構之第二表面上；複數第二導電柱，係具有相對之第一端面及第二端面，且係嵌埋於該第二絕緣層內，其中以其第一端面結合與電性連接於該無核心層線路結構之第二表面上之該線路層，而該第二端面係露出於該第二絕緣層；一第二支撐件，其為設有複數網狀開孔之板體，係具有相對之第一側與第二側，且係嵌埋於該第二絕緣層內，其中並以其第一側設於該無核心層線路結構之該第二表面上，且該複數第二導電柱係位於該第二支撐件之至少一網狀開孔中；以及第二絕緣層，係設於該無核心層線路結構之第二表面上，以包覆該複數第二導電柱與該第二支撐件，且令該複數第二導電柱之該第二端面外露於該第二絕緣層。
前述之中介基板中，該複數第一導電柱之該第二端面係齊平、凹入或凸出於該第一絕緣層之表面，及/或該複數第二導電柱之該第二端面係齊平、凹入或凸出於該第二絕緣層之表面。
前述之中介基板中，該第一導電柱及/或該第二導電柱係包含相堆疊結合之複數層柱體。復者，該複數層柱體之層間係具有墊體。
前述之中介基板中，該第一支撐件之該第一側與該無核心層線路結構之該第一表面之該線路層間係間隔有該第一絕緣層，或該第一支撐件之該第一側係直接結合於該無核心層線路結構之該第一表面之該線路層。
前述之中介基板中，該第二支撐件之該第一側與該無核心層線路結構之該第一表面之該線路層間係間隔有一黏著材，或該第二支撐件之該第一側係直接結合於該無核心層線路結構之該第二表面之該線路層。
前述之中介基板中，該第一支撐件之該第二側係露出於該第一絕緣層，及/或該第二支撐件之該第二側係露出於該第二絕緣層。復者，該第一支撐件或該第二支撐件露出之表面上係可更進一步設置有散熱件。
前述之中介基板中，該第一支撐件及/或第二支撐件係包含相堆疊且分別設有複數網狀開孔之複數層板體。
前述之中介基板中，該複數第一導電柱係分別位於該第一支撐件之各該網狀開孔中，及/或該複數第二導電柱係分別位於該第二支撐件之各該網狀開孔中。
前述之中介基板中，該複數第一導電柱與該第一支撐件之構成係為銅材、或銅合金材。
前述之中介基板中，該複數第二導電柱與該第二支撐件之構成係為銅材、銅合金材、不鏽鋼材、或鐵鎳合金材。
前述之中介基板中，該第一支撐件及/或該第二支撐件之構成係為金屬材、有機樹脂材、塑鋼材或陶瓷絕緣材。
前述之中介基板中，該第一絕緣層及/或該第二絕緣層之構成係為有機感光性介電材或有機非感光性介電材。
前述之中介基板中，該複數第一導電柱之該第二端面之側係作為以覆晶方式結合晶片或中介板之置晶側，而該複數第二導電柱之該第二端面之側係作為結合電路板之電路板側。
本發明復提供一種中介基板之製法，係包括：提供一承載件；於該承載件上以圖案化電鍍形成複數第一導電柱及形成一包含有複數網狀開孔之 板體狀第一支撐件，以令該複數第一導電柱位於該第一支撐件之至少一該網狀開孔中；形成一第一絕緣層於該承載件上，以令該第一絕緣層包覆該複數第一導電柱與該第一支撐件，並對該第一絕緣層進行整平製程，以令該複數第一導電柱之其中一端面露出於該第一絕緣層之表面；以增層法(半加成技術SAP)形成一具有複數線路層之無核心層線路結構於該第一絕緣層、該複數第一導電柱及該第一支撐件上，以令該無核心層線路結構之至少一該線路層結合該複數第一導電柱之其中一端面；於該無核心層線路結構上以圖案化電鍍形成複數第二導電柱及形成一包含有複數網狀開孔之板體狀第二支撐件，以令該複數第二導電柱位於該第二支撐件之至少一該網狀開孔中，且該複數第二導電柱以其中一端面結合於該無核心層線路結構表面之一該線路層；形成一第二絕緣層於該無核心層線路結構上，以令該第二絕緣層包覆該複數第二導電柱與該第二支撐件，並對該第二絕緣層進行整平製程，以令該複數第二導電柱之另一端面露出於該第二絕緣層之表面；以及移除該承載件，以令該複數第一導電柱之另一端面露出於該第一絕緣層。
本發明另提供一種中介基板之製法，係包括：提供一承載件，該承載件係為一板體，且其構成為銅材、銅合金材、不鏽鋼材或鐵鎳合金材；於該承載件上以增層法(半加成技術SAP)形成一具有複數線路層之無核心層線路結構，且令該無核心層線路結構表面之一該線路層結合於該承載件上；於該無核心層線路結構上以圖案化電鍍形成複數第一導電柱及形成一包含有複數網狀開孔之板體狀第一支撐件，以令該複數第一導電柱位於該第一支撐件之至少一該網狀開孔中，且該複數第一導電柱之其中一端面係結合於該無核心層線路結構表面之一該線路層；形成一第一絕緣層於該無核心層線路結構上，以包覆該複數第一導電柱及該第一支撐件，且對該第一絕緣層進行整平製程，以令該複數第一導電柱之另一端面露出於該第一絕緣層之表面；以圖案化蝕刻製程蝕刻該承載件，以形成複數第二導電柱及一第二支撐件，其中，該第二支撐件係形成為包含有複數網 狀開孔之板體，而該複數第二導電柱係位於該第二支撐件之至少一該網狀開孔中，且該無核心層線路結構表面之一該線路層係結合該複數第二導電柱之其中一端面；以及形成一第二絕緣層於該無核心層線路結構上，以包覆該複數第二導電柱及該第二支撐件，且對該第二絕緣層進行整平製程，以令該複數第二導電柱之另一端面露出於該第一絕緣層之表面。
前述之製法中，該整平製程係包含有研磨、化學蝕刻、雷射燒蝕、噴砂或電漿蝕刻方式。
前述之製法中，該第一支撐件之其中一側係外露於該第一絕緣層，及/或該第二支撐件之其中一側係露出於該第二絕緣層。復者，該第一支撐件或該第二支撐件露出之表面上係形成有散熱件。
前述之製法中，係以圖案化電鍍同時形成該複數第一導電柱及該第一支撐件於該承載件或該無核心層線路結構之該線路層上，且該第一導電柱係形成為單層柱體或相堆疊結合之複數層柱體，及/或該第一支撐件係形成為單層板體或相堆疊結合之複數層板體。
前述之製法中，係先以圖案化電鍍形成該複數第一導電柱於該承載件或該無核心層線路結構之該線路層上，再以絕緣黏著材貼合方式將該第一支撐件結合於該承載件或該無核心層線路結構之該線路層上；或者，係先以絕緣黏著材貼合方式將該第一支撐件結合於該承載件或該無核心層線路結構之該線路層上，再以圖案化電鍍形成該複數第一導電柱於該承載件或該無核心層線路結構之該線路層上；以及，該第一導電柱係形成為單層柱體或相堆疊結合之複數層柱體，及/或該第一支撐件係形成為具有複數網狀開孔之單層板體或相堆疊結合之複數層板體。復者，該複數層柱體之層間係包含有一墊體。
前述之製法中，若該第一導電柱及第二導電柱係直接電鍍形成者，將可得到比傳統(如TWI308385專利)之雷射導盲孔更佳之可靠度。
前述之製法中之第一實施例，該複數第一導電柱之露出端面之側係作為以覆晶方式結合晶片或中介板之置晶側，而該複數第二導電柱之露出端面之側係作為結合電路板之電路板側，或該複數第一導電柱之露出端面之側係作為結合電路板之電路板側，而該複數第二導電柱之露出端面之側係作為以覆晶方式結合晶片或中介板之置晶側。
前述之製法中之第一實施例，係以圖案化電鍍同時形成該複數第二導電柱及該第二支撐件於該無核心層線路結構之該線路層上，且該第二導電柱係形成為單層柱體或相堆疊結合之複數層柱體，及/或該第二支撐件係形成為單層板體或相堆疊結合之複數層板體。
前述之製法中之第一實施例，係先以圖案化電鍍形成該複數第二導電柱於該無核心層線路結構之該線路層上，再以黏著材貼合方式將該第二支撐件結合於該無核心層線路結構之該線路層上；或者，係先以黏著材貼合方式將該第二支撐件結合於該無核心層線路結構之該線路層上，再以圖案化電鍍形成該複數第二導電柱於該無核心層線路結構之該線路層上；以及，該第二導電柱係形成為單層柱體或相堆疊結合之複數層柱體，及/或該第二支撐件係形成為單層板體或相堆疊結合之複數層板體。復者，該複數層柱體之層間係包含有一墊體。
前述之製法中，該複數第一導電柱係分別位於該第一支撐件之各該網狀開孔中，及/或該複數第二導電柱係分別位於該第二支撐件之各該網狀開孔中。
前述之製法中之第二實施例，該複數第一導電柱之露出端面之側係作為以覆晶方式結合晶片或中介板之置晶側，而該複數第二導電柱之露出端面之側係作為結合電路板之電路板側。
由上可知，本發明之中介基板及其製法中，主要藉由該無核心層(coreless)線路結構輕易製作出層間導電之細間距(如60~100微米，遠優於習知具有核心層之通孔間距之300微米)及細線路之佈線，以符合大尺寸封裝之高I/O數及高佈線密度之需求。
再者，本發明亦即如同將習知技術有核心層基板之核心層分拆為支撐件設置於無核心層線路結構之一側或兩側，以形成較佳之三明治的結構，以藉由該第一支撐件及第二支撐件與第一絕緣層及第二絕緣層之配置，且利用支撐件具有良好之剛性之特性及適當增厚，使該中介基板之剛性符合需求，因而能有效抗翹曲，故當該中介基板進行晶片元件之封裝作業時，能提高品質、可靠度及良率，克服習知技術之困難。
又，藉由使用無核心層線路結構，因而無需進行導電通孔製程，故相較於習知技術，本發明不會產生如核心層先前技術所述之缺失。
另外，藉由該無核心層線路結構，可以將電路板需細線路佈線設計之區域集中收納設計於該無核心層線路結構中，並增寬各該第二導電柱之間距，電路板無需做細線路高密度加工，故相較於習知技術，本發明可改善習知電路板之難題。
1,9,9’,9”:電子封裝件
1’,9a:電路板
1a:覆晶封裝基板
1b,91:矽中介板
1c:封裝材
10:核心層
10a,10b:線路層
100:導電通孔
100’:填充材
101:銲墊
102:預銲錫體
12,92:半導體晶片
12’:晶片組
121:銲錫凸塊
13,93:導電凸塊
13’:覆晶接點
14,94:銲球
2,2a,2b,2c,3,3a,3b,3c,4,4a,5,5a,5b,5c,6:中介基板
20,40:承載件
21,31,61:第一導電柱
21a,31a,61a:第一端面
21b,31b,61b:第二端面
22,32,32’,52,52’,52”:第一支撐件
22a,32a,52a:第一側
22b,32b,52b:第二側
220,520,520’,520”:開口
221:網孔
222:結合層
23,33:第一絕緣層
24:無核心層線路結構
24a:第一表面
24b:第二表面
240:介電層
241,241’,241”:線路層
242:導電盲孔
25,25’,25”,35,35’,45,65:第二導電柱
25a,35a,45a,65a:第一端面
25b,35b,45b.65b:第二端面
26,36,46,56,56’,56”:第二支撐件
26a,36a,46a,56a:第一側
26b,36b,46b,56b:第二側
260,560,560’,560”:開口
261:網孔
262:結合層
27,37:第二絕緣層
28:散熱件
280:黏著材
281:窗口
311,611:第一柱體
312,612:第二柱體
321:第一板體
322:第二板體
331:第一絕緣分層
332:第二絕緣分層
351,651:第三柱體
352,652:第四柱體
361:第三板體
362:第四板體
371:第三絕緣分層
372:第四絕緣分層
610,650:墊體
911:線路重佈層
95:接點
A,B:區域
C:接點區
d1,d2,h:厚度
h1:高度
L:切割路徑
S1:置晶側
S2:電路板結合側
t,t1,t2:間距
w:孔徑
圖1係為習知大尺寸封裝之CoWoS型式電子封裝件之剖視示意圖。
圖2A至圖2F係為本發明之中介基板之第一實施例之製法之剖視示意圖。
圖2A-1係為對應圖2A之局部立體示意圖。
圖2A-2係為對應圖2A之另一態樣。
圖2B-1係為對應圖2B之另一態樣。
圖2C-1係為對應圖2C之另一態樣。
圖2D-1係為對應圖2D之另一態樣。
圖2E-1、圖2E-2及圖2E-3係為對應圖2E之不同態樣之剖視示意圖。
圖2F-1、圖2F-2及圖2F-3係為對應圖2F之其它態樣之剖視示意圖。
圖2F-4係為對應圖2F-3之局部立體示意圖。
圖2G、2G-1及圖2G-2係為本發明之中介基板之應用之不同實施例之剖視示意圖。
圖3A至圖3E係為本發明之中介基板之第二實施例之製法之剖視示意圖。
圖3B-1係為對應圖3B之另一態樣。
圖3C-1係為對應圖3C之另一態樣。
圖3D-1及圖3D-2係為對應圖3D之不同態樣。
圖3E-1、圖3E-2及圖3E-3係為對應圖3E之其它態樣之剖視示意圖。
圖4A至圖4D係為本發明之中介基板之第三實施例之製法之剖視示意圖。
圖4B-1係為對應圖4B之另一態樣。
圖4D-1係為對應圖D之另一態樣。
圖5A至圖5D係為本發明之中介基板之第四實施例之製法之剖視示意圖。
圖5A-1係為對應圖5A之局部立體示意圖。
圖5D-1、圖5D-2及圖5D-3係為對應圖5D之其它態樣之剖視示意圖。
圖6係為本發明之中介基板之第五實施例之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「第三」、「第四」、「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2A至圖2G係為本發明之覆晶封裝用中介基板2之第一實施例之製法之剖視示意圖。
如圖2A所示，於一承載件20上形成複數第一導電柱21及至少一作為剛性層之第一支撐件(stiffener)22。
於本實施例中，該第一導電柱21係形成為單層柱體，如銅、銅合金等之金屬柱，且該第一支撐件22係為一包含有複數網狀開孔(其定義有尺寸較大之開口220和尺寸較小之網孔221)之單層板體狀(如圖2A-1所示)之導電基材、 半導體基材或絕緣基材，以令該複數第一導電柱21位於該第一支撐件22之至少一該網狀開孔(如開口220)中，可供結合矽中介板、半導體晶片、或被動元件等。例如，該第一導電柱21以微影圖案化後電鍍、沉積或其它方式自該承載件20表面長出，且該第一支撐件22係為剛性陶瓷、有機樹脂或其它適當材質等之絕緣基材，其藉由如膠材之結合層222以黏貼方式或熱壓合(或真空壓合)方式固定於該承載件20上。具體地，該第一支撐件22之導電基材可為不銹鋼或含鐵、鎳、銅、鋁、鎂、鋅等材質或其合金之金屬導體，而以該有機樹脂形成該第一支撐件22時，其材質可採用含玻纖及有機樹脂之基材，如BT(Bismaleimide Triazine)、FR4或FR5等，亦或採用高剛性無玻纖但含有填充材(filler)(如SiO2)之有機基材；或者，形成該有機樹脂之材質可為含高比例充填物之環氧樹脂(Epoxy)材料，如環氧模壓樹脂(Epoxy Molding Compound，簡稱EMC)；甚至於，形成該有機樹脂之材質可為塑鋼等高強度塑膠類。
再者，該第一導電柱21係具有相對之第一端面21a與第二端面21b，且該第一支撐件22係具有相對之第一側22a與第二側22b，以令該第一導電柱21係以其第二端面21b結合於該承載件20上，且該第一支撐件22係以其第二側22b結合於該承載件20上。例如，可先以圖案化電鍍形成該複數第一導電柱21於該承載件20上，再以黏著材貼合方式將具有複數網狀開孔(例如開口220、網孔221)之該第一支撐件22結合於該承載件20上。或者，亦可先以絕緣黏著材貼合方式將具有複數網狀開孔(例如開口220、網孔221)之該第一支撐件22結合於該承載件20上，再以圖案化電鍍形成該複數第一導電柱21於該承載件20上。應可理解地，複數個該第一導電柱21係位於至少一該網狀開孔(如該開口220、網孔221)中。
或者，如圖2A-2所示，亦可以圖案化電鍍同步形成該複數第一導電柱21及第一支撐件22於該承載件20上；其中，該複數第一導電柱21係形成為單層柱體，而該第一支撐件22係形成為具有複數網狀開孔(例如開口220、網孔221) 之板體，應可理解地，複數個該第一導電柱21係位於至少一該網狀開孔(如該開口220、網孔221)中。
又，於製作該第一支撐件22之預先製程中，若選用金屬板材，如不銹鋼、銅合金、鋁合金、鐵鎳合金等，則其網狀開孔之製程係先舖上光阻，再曝光顯影，接著以化學蝕刻方式形成規則或不規則、相同或不同開孔尺寸之網狀板體。另一方面，若選用有機樹脂板、塑鋼板或陶瓷絕緣板，其呈網狀，則其網狀開孔之較佳製程係以雷射、機械鑽孔、機械成形(NC Router)、電漿蝕刻或化學蝕刻方式形成網狀規則或不規則、相同或不同開孔尺寸之板體。
另外，該第一支撐件22之厚度d1(該結合層222極薄而可忽略)可依需求設計，且該第一導電柱21之高度h1係略高於或等於該第一支撐件22之厚度d1。
如圖2B所示，形成一第一絕緣層23於該承載件20上，以令該第一絕緣層23包覆該複數第一導電柱21及該第一支撐件22，並充填於第一支撐件22之開口220和網孔221中，使該複數第一導電柱21及第一支撐件22埋設於該第一絕緣層23中，再對該第一絕緣層23進行整平製程，以令該第一導電柱21之第一端面21a外露於該第一絕緣層23之表面。因此，藉由該第一絕緣層23充填於該第一支撐件22之開口220和網孔221中，更可增加該第一絕緣層23與第一導電柱21及第一支撐件22之間的結合力。
於本實施例中，形成該第一絕緣層23之材料為有機感光性介電材或有機非感光性介電材(如環氧樹脂，即epoxy)。例如，該有機之介電材之種類可包含防焊材(solder mask)、ABF(Ajinomoto Build-up Film)、預浸材(prepreg)、鑄模化合物(Molding Compound)、富含充填物(Filler)之環氧模壓樹脂(Epoxy Molding Compound，簡稱EMC)、底層塗料(Primer)等。
再者，該整平製程係包含有研磨、化學蝕刻、雷射燒蝕、噴砂或電漿蝕刻方式，以移除該第一導電柱21之部分材質與該第一絕緣層23之部分材質，以令該第一絕緣層23之表面齊平於該第一導電柱21之第一端面21a，使該第一導電柱21之第一端面21a外露於該第一絕緣層23之頂表面。
又，該第一支撐件22嵌入該第一絕緣層23內。應可理解地，該第一支撐件22可依需求外露或未外露於該第一絕緣層23之頂表面，例如，該第一支撐件22之第一側22a之表面與該第一絕緣層23之表面齊平，以令該第一支撐件22之第一側22a之表面外露於該第一絕緣層23之表面(如圖2B-1所示)。
如圖2C所示，以增層法(半加成技術，即Semi-additive Process，簡稱SAP)形成一具有至少一線路層241,241’,241”之無核心層(coreless)線路結構24於該第一絕緣層23、該複數第一導電柱21及該第一支撐件22上，以令該無核心層線路結構24之其中一線路層241’結合於該第一導電柱21之第一端面21a上，且可依需求，使該無核心層線路結構24之其中一線路層241’亦結合於該第一支撐件22之第一側22a上(如圖2C-1所示)。
於本實施例中，該無核心層線路結構24係具有複數介電層240、複數設於該介電層240上之線路層241,241’,241”及複數設於該介電層240中並電性連接各該線路層241,241’,241”之導電盲孔(或導電柱)242，且該線路層241’電性連接該第一導電柱21。例如，該線路層241,241’,241”採用半加成法(Semi Additive Process)技術加工，如採用現有微影圖案化與電鍍方式等製程，且該介電層240之介電材係為如ABF、感光型介電材、聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、BT、FR5之預浸材(Prepreg，簡稱PP)、模壓樹脂(Molding Compound)、膜狀EMC或其它等。
再者，該第一絕緣層23之材質與該介電層240之材質可相同或不相同，例如，可依CTE匹配性之需求調整該第一絕緣層23之材質與該介電層240之材質，以符合低CTE之需求。
又，該無核心層線路結構24係具有相對之第一表面24a與第二表面24b，且該第一表面24a及該第二表面24b係均包含有露出之線路層241’,241”，以令該無核心層線路結構24之第一表面24a所露出之線路層241’結合該第一導電柱21之第一端面21a，且可依需求，使該無核心層線路結構24之第一表面24a所露出之線路層241’結合該第一支撐件22之該第一側22a(如圖2C-1所示)。
如圖2D所示，於該無核心層線路結構24之第二表面24b上以圖案化電鍍形成複數第二導電柱25及形成一包含有複數網狀開孔(其定義有尺寸較大之開口260和尺寸較小之網孔261)之板體狀第二支撐件26(如圖2A-1所示之結構)，以令該複數第二導電柱25位於該第二支撐件26之至少一該網狀開孔(如該些開口260、網孔261)中，且該第二導電柱25電性連接該無核心層線路結構24，並可依需求，使該無核心層線路結構24電性連接該第二支撐件26。
於本實施例中，該第二導電柱25係具有相對之第一端面25a及第二端面25b，以令該複數第二導電柱25以其第一端面25a結合與電性連接於該無核心層線路結構24之第二表面24b上之該線路層241”，且該第二支撐件26係具有相對之第一側26a與第二側26b，以令該第二支撐件26以其第一側26a設於該無核心層線路結構24之該第二表面24b上。
於本實施例中，該第二支撐件26可藉由如膠材之結合層262以黏貼方式或熱壓合(或真空壓合)方式固定於該無核心層線路結構24上。例如，可先以圖案化電鍍形成該複數第二導電柱25於該無核心層線路結構24之第二表面24b所露出之該線路層241”上(該第二導電柱25之高度可視需求進行調整)，再以絕緣黏著材貼合方式將具有複數網狀開孔(例如開口260、網孔261)之該第二支撐 件26結合於該無核心層線路結構24之第二表面24b上。或者，亦可先以絕緣黏著材貼合方式將具有複數網狀開孔(例如開口260、網孔261)之該第二支撐件26結合於該無核心層線路結構24之第二表面24b所露出之該線路層241”上，再以圖案化電鍍形成該複數第二導電柱25於該無核心層線路結構24之第二表面24b所露出之該線路層241”上。應可理解地，複數個該第二導電柱25係位於至少一該網狀開孔(如該開口260、網孔261)中。
於本實施例中，該第二導電柱25係為銅材、或銅合金材，而該第二支撐件26係為呈具有開口260與網孔261之板體狀之導電基材、半導體基材或絕緣基材。例如，該第二支撐件26之導電基材可為銅材、銅合金材、不銹鋼材或含鐵、鎳、銅、鋁、鎂、鋅等材質或其合金之金屬導體，而當以該有機樹脂形成該第二支撐件26時，其材質可採用含玻纖及有機樹脂之基材，如BT(Bismaleimide Triazine)、FR4或FR5等，亦或採用高剛性無玻纖但含有填充材(filler)(如SiO2)之有機基材；或者，該第二支撐件26係為剛性陶瓷、有機樹脂或其它適當材質等之絕緣基材，且形成該有機樹脂之材質可為含高比例充填物之環氧樹脂(Epoxy)材料，如環氧模壓樹脂(Epoxy Molding Compound，簡稱EMC)；甚至於，形成該有機樹脂之材質可為塑鋼等高強度塑膠類。再者，製作該第二支撐件26之預先製程，亦可如同該第一支撐件22之預先製程一般。
或者，如圖2D-1所示，亦可以圖案化電鍍同步形成該複數第二導電柱25及該第二支撐件26於該無核心層線路結構24之第二表面24b所露出之該線路層241”上；其中，該第二導電柱25係形成為單層柱體，而該第二支撐件26係形成為具有複數網狀開孔(如開口260、網孔261)之單層板體。應可理解地，複數個該第二導電柱25係位於至少一該網狀開孔(如該開口260)中，且該第二導電柱25及該第二支撐件26係可同為銅材、或銅合金材。
再者，於本實施例中，當該些第二導電柱25係作為該中介基板2用以結合電路板之電路板側S2(如圖2F所示)，則該些第一導電柱21係作為中介基板2用以結合晶片之置晶側S1(如圖2F所示)，故各該第一導電柱21之間距t1係遠小於各該第二導電柱25之間距t2。應可理解地，該中介基板2可先製作該置晶側，再製作該電路板側；或者，該中介基板2亦可反向先製作該電路板側，再製作該置晶側。
如圖2E所示，形成一第二絕緣層27於該無核心層線路結構24上，以令該第二絕緣層27包覆該複數第二導電柱25及該第二支撐件26，使該複數第二導電柱25及該第二支撐件26埋設於該第二絕緣層27中，並對該第二絕緣層27進行整平製程，以令該複數第二導電柱25之第二端面25b外露於該第二絕緣層27之表面。
於本實施例中，形成該第二絕緣層27之材料可如同該第一絕緣層23。應可理解地，該第二絕緣層27之材質與該介電層240之材質亦可相同或不相同，例如，可依CTE匹配性之需求調整該第二絕緣層27之材質與該介電層240之材質，以符合低CTE之需求。
再者，該整平製程係包含有研磨方式、化學蝕刻、雷射燒蝕(ablation)、噴砂、電漿蝕刻或其它方式移除該第二導電柱25之部分材質與該第二絕緣層27之部分材質，以令該第二絕緣層27之表面齊平於該第二導電柱25之第二端面25b，而該第二支撐件26之第二側26b係未外露於該第二絕緣層27之頂表面；或者，亦可再以蝕刻方式或雷射燒蝕(ablation)移除該第二絕緣層27之部分材質，使該第二絕緣層27之表面略低於該第二導電柱25’之第二端面25b(如圖2E-1所示)(亦可再針對該第二導電柱25進行蝕刻加工，使該第二導電柱25”之第二端面25b略低於該第二絕緣層27之表面，如圖2E-2所示)，使該第二導電柱25,25’,25”之第二端面25b外露(齊平、或凸出、或凹入)於該第二絕緣層27之頂表面。復 者，該第二支撐件26之第二側26b之表面亦可與該第二絕緣層27之表面齊平，以令該第二支撐件26之第二側26b之表面外露於該第二絕緣層27之表面(如圖2E-3所示)。
又，該第二支撐件26之厚度d2(該結合層262極薄而可忽略)可依需求設計，較佳為0.05mm~1.5mm。
如圖2F所示，移除該承載件20，以令該複數第一導電柱21之第二端面21b外露於該第一絕緣層23之表面，最後再沿著如圖2E所示之切割路徑L進行切單製程，以獲取該中介基板2。
於本實施例中，於移除該承載件20後，可進一步移除該第一支撐件22上之結合層222，使該第一支撐件22之第二側22b外露於該第一絕緣層23，如圖2F-1所示之中介基板2a。例如，可藉由研磨、化學蝕刻、雷射燒蝕(ablation)、噴砂、電漿蝕刻或其它方式移除該結合層222。
再者，接續圖2E-1所示之製程以得到如圖2F-2所示之中介基板2b，且於移除該承載件20後，可再於該置晶側S1，即該第一絕緣層23及該第一支撐件22之第二側22b外露之表面側，藉由黏著材280貼置一散熱件28(如圖2F-3及圖2F-4所示之框體，其具有一用以外露該複數第一導電柱21之窗口281)，以提升散熱性。
因此，本發明之製法係藉由該無核心層線路結構24能輕易製作出層間導電柱之細間距(如15~100微米，遠優於習知具有核心層之通孔間距之300微米)及細線路之佈線，以符合大尺寸封裝之高I/O數及高佈線密度之需求。
再者，本發明之製法藉由該剛性層(如該第一支撐件22及該第二支撐件26)與絕緣層(如該第一絕緣層23及該第二絕緣層27)之配置，以增加該中介基板2,2a,2b,2c之厚度及剛性，進而強化該無核心層線路結構24，使該中介基 板2,2a,2b,2c形成強固之三明治剛性結構而使其剛性符合需求，因而能有效抗翹曲，故相較於習知技術，該中介基板2,2a,2b,2c適用於大尺寸封裝產品之製程。
又，相較於習知封裝基板以線路層作為外部熱傳導路徑，本發明藉由該第一支撐件22與該第二支撐件26作為較大面積之外部熱傳導路徑，能提升散熱性，且作為電性連接時，可連接至接地，以提升電氣特性。
另外，如圖2G所示之電子封裝件9，係以圖2F-1所示之中介基板2a為例進行封裝作業，其中，該無核心層線路結構24係定義有相對之第一表面24a與第二表面24b，以令該第一表面24a對應結合該第一絕緣層23，且該第二表面24b對應結合該第二絕緣層27，使該第一絕緣層23側(即該複數第一導電柱21之第二端面21b側)作為置晶側S1，而該第二絕緣層27側(即該複數第二導電柱25之第二端面25b側)作為電路板結合側S2，故該置晶側S1之複數第一導電柱21藉由含有焊錫材料之複數導電凸塊93以覆晶封裝方式結合至少一半導體晶片92，而該電路板結合側S2之該複數第二導電柱25藉由複數焊球94以結合及電性連接於一電路板9a之複數接點95上。
於另一電子封裝件9’之實施例中(如圖2G-1所示)，該中介基板2a之置晶側S1係藉由含有焊錫材料之複數導電凸塊93以覆晶封裝方式結合一配置有半導體晶片92之矽中介板91，且該矽中介板91具有用以覆晶結合該半導體晶片92之線路重佈層911，以形成如CoWoS型式之大尺寸電子封裝件9’。
再者，如圖2G-2所示又一電子封裝件9”之實施例中，係利用夾模(socket)方式，將一如圖2F-2所示之中介基板2b以其凸出於該第二絕緣層27表面之該複數第二導電柱25’直接電性對接於該電路板9a之複數接點95上，且該夾模(socket)方式因無焊接方式之回焊(reflow)高溫製程之衝擊，而屬於較佳方案。
需注意，藉由加工程序之互換及導電柱間隙之調整，該第一絕緣層23側可作為電路板側，而該第二絕緣層27側則可作為置晶側。
因此，由於該無核心層線路結構24係採用coreless技術，可做出超細線路及高密度之佈線，因而可輕易將大尺寸封裝件所需之超細線路、高密度佈線設置於該無核心層線路結構24內，以配合該半導體晶片92或該矽中介板91之導電凸塊93之細間距及細線路之規格，故該無核心層線路結構24於最外側之線路層241’能以該些第一導電柱21作為外接點，即可符合該半導體晶片92之數萬個接點(I/O)之需求，且該中介基板2,2a,2b,2c之剛性亦符合需求，因而能有效抗翹曲，以避免該半導體晶片92本身的破裂、或避免在可靠度測試時載板(如該中介基板2,2a,2b,2c)層間分層而使半導體晶片92的電性失效等問題。
又，由於該無核心層線路結構24係採用coreless技術而可輕易做出超細線路及高密度之佈線，以將大尺寸封裝件對應電路板9a所需形成之高密度、細間距之佈線設置於該無核心層線路結構24內，透過適當設計，以令該無核心層線路結構24於最外側之線路層241”上或該電路板側S2之該複數第二導電柱25，其間距t2增寬到可配合該傳統電路板9a之複數接點95的間距及線寬，故相較於習知技術大尺寸封裝件之組裝需要在該電路板9a形成細間距、高密度、高層數之配置方能滿足需求而言，本發明可使該電路板9a維持傳統設計以大幅節省成本及有效提高良率。
另外，藉由該無核心層線路結構24之良好的細線路與細間距之佈線設計能力能輕易適當調整(如增寬)該電路板結合側S2之各該第二導電柱25的間距t2，以配合該傳統電路板9a之複數接點95之最適量產之間距及線寬，使該電路板9a不需針對局部區域進行超細線路規格之加工製作，因而該電路板9a之製作可維持傳統結構及加工，故相較於習知技術，該電路板9a無需配合該大尺寸電子封裝件9,9’,9”之型式進行細線路、細間距及增加疊層之加工，因而可有效簡化加工程序及困難度，且大幅降低成本。
圖3A至圖3E係為本發明之中介基板3之第二實施例之製法之剖視示意圖。本實施例與第一實施例之差異在於導電柱與支撐件之製作，其它製程大致相同，故以下不再贅述相同處。
如圖3A所示，於一承載件20上形成複數第一柱體311及至少一具有複數網狀開孔之第一板體321，再形成第一絕緣分層331於該承載件20上，以令該第一絕緣分層331包覆該複數第一柱體311及該第一板體321。接著，進行整平製程，使該第一絕緣分層331齊平該複數第一柱體311及該第一板體321，以外露出該複數第一柱體311及該第一板體321。
如圖3B所示，於該第一絕緣分層331上分次形成複數對接該第一柱體311之第二柱體312及至少一對接該第一板體321且具有複數網狀開孔之第二板體322，再形成第二絕緣分層332於該第一絕緣分層331上，以令該第二絕緣分層332包覆該複數第二柱體312及該第二板體322，且該第一與第二絕緣分層331,332形成第一絕緣層33。接者，進行整平製程，使該第二絕緣分層332齊平該複數第二柱體312，以外露出該複數第二柱體312，使該第一柱體311與該第二柱體312相堆疊形成第一導電柱31，且該第一板體321與該第二板體322相堆疊形成第一支撐件32。
於本實施例中，該第一柱體311與該第二柱體312之製作方式如同第一實施例之第一導電柱21之製作方式，且該第一板體321與第二板體322之製作方式如同第一實施例之第一支撐件22之製作方式，而該第一絕緣分層331與第二絕緣分層332之製作方式如同第一實施例之第一絕緣層23之製作方式。
再者，基於第一實施例之定義，該第一導電柱31係具有相對之第一端面31a與第二端面31b，且該第一支撐件32係具有相對之第一側32a與第二側32b。
或者，請詳圖3B-1所示，於另一實施例中，該第一柱體311與該第一板體321可由圖案化電鍍同步形成，而該第二柱體312與該第二板體322亦可由圖案化電鍍同步形成。
如圖3C所示，形成一無核心層線路結構24於該第一絕緣層33上，以令該無核心層線路結構24之其中一線路層241’結合該第一導電柱31(其中，該無核心層線路結構24之其中一線路層241’亦可同時結合該第一支撐件32，如圖3C-1所示)，再於該無核心層線路結構24上形成複數第三柱體351及一具有複數網狀開孔之第三板體361，且形成第三絕緣分層371於該無核心層線路結構24上，以令該第三絕緣分層371包覆該複數第三柱體351及該第三板體361。接著，進行整平製程，使該第三絕緣分層371齊平該複數第三柱體351及該第三板體361，以外露出該複數第三柱體351及該第三板體361。
如圖3D所示，於該第三絕緣分層371上分次形成複數對接該第三柱體351之第四柱體352及一對接該第三板體361且具有複數網狀開孔之第四板體362，再形成第四絕緣分層372於該第三絕緣分層371上，以令該第四絕緣分層372包覆該複數第四柱體352及該第四板體362，且該第三絕緣分層371與該第四絕緣分層372形成第二絕緣層37。接著，進行整平製程，使該第四絕緣分層372齊平該複數第四柱體352，以外露出該複數第四柱體352，使該第三柱體351與第四柱體352相堆疊形成第二導電柱35，且該第三板體361與第四板體362相堆疊形成第二支撐件36。
於本實施例中，該第三柱體351與該第四柱體352之製作方式如同第一實施例之第二導電柱25之製作方式，且該第三板體361與該第四板體362之製作方式如同第一實施例之第二支撐件26之製作方式，而該第三絕緣分層371與第四絕緣分層372之製作方式如同第一實施例之第二絕緣層27之製作方式。
再者，相堆疊對接之柱體之寬度可相同(如該第一柱體311與第二柱體312)或不相同(如該第三柱體351與第四柱體352)。應可理解地，該第一柱體311之寬度亦可大於或小於該第二柱體312之寬度；或者，當該導電柱具有三段柱體時，該第一柱體311之寬度亦可大於、等於或小於該第二柱體312之寬度。
再者，基於第一實施例之定義，該第二導電柱35係具有相對之第一端面35a與第二端面35b，且該第二支撐件36係具有相對之第一側36a與第二側36b。
或者，亦可再以蝕刻方式或雷射燒蝕(ablation)移除該第二絕緣層37之部分材質，使該第二導電柱35’之第二端面35b凸出於該第二絕緣層37之表面(如圖3D-1所示)。
復者，請詳圖3D-2所示，於另一實施例中，該第三柱體351與該第三板體361可由圖案化電鍍同步形成，而該第四柱體352與該第四板體362可由圖案化電鍍同步形成。
如圖3E所示，移除該承載件20，且沿如圖3D所示之切割路徑L進行切單製程，以獲取該中介基板3。
於本實施例中，於移除該承載件20後，可進一步移除該第一板體321上之結合層222，如圖3E-1所示之中介基板3a。
再者，如圖3E-2所示之中介基板3b，該第二導電柱35’之第二端面35b可凸出該第二絕緣層37之表面，使該第二導電柱35’之第二端面35b外露於該第二絕緣層37之表面。或者，如圖3E-3所示之中介基板3c，於移除該承載件20後，可於該第一絕緣層33之表面上設置一如圖2F-4所示之散熱件28。
圖4A至圖4D係為本發明之中介基板4之第三實施例之製法之剖視示意圖。本實施例與第一實施例之差異在於第二導電柱45、第二支撐件46之製作，其它製程大致相同，故以下不再贅述相同處。
如圖4A所示，於第三實施例之製程中，係先提供一承載件40，其係為單層狀之金屬板(另一實施例可為複數層狀之金屬板)，如不鏽鋼板、高剛性合金板(如鐵鎳合金板等)、厚銅板或銅合金板之金屬導體，再以相同於前述第一實施例所述之製法於該承載件40上形成該無核心層線路結構24，其中，該無核心層線路結構24之其中一線路層241’係直接與承載件40相結合。
如圖4B所示，係於該無核心層線路結構24上形成複數第一導電柱21及一具有複數網狀開孔之第一支撐件22、以及第一絕緣層23等。
於本實施例中，該複數第一導電柱21係以圖案化電鍍形成於該無核心層線路結構24之其中一線路層241’上，而該第一支撐件22係以貼合方式結合於該無核心層線路結構24；或者，該複數第一導電柱21與該第一支撐件22係亦可以圖案化電鍍同步形成，且均與該無核心層線路結構24之其中一線路層241’直接結合(如圖4B-1所示)。
基於第一實施例之定義，該第一導電柱21係具有相對之第一端面21a與第二端面21b，且該第一支撐件22係具有相對之第一側22a與第二側22b。
如圖4C所示，係以圖案化蝕刻製程蝕刻該承載件40，以形成複數第二導電柱45及一具有複數網狀開孔之第二支撐件46；而後，再形成第二絕緣層47於該無核心層線路結構24上，以令該第二絕緣層47包覆該複數第二導電柱45及第二支撐件46；最後，進行整平製程，使該第二絕緣層47齊平該複數第二導電柱45及該第二支撐件46，以外露出該複數第二導電柱45之一端面及該第二支撐件46之一側。
於本實施例中，基於第一實施例之定義，該第二導電柱45係具有相對之第一端面45a與第二端面45b，且該第二支撐件46係具有相對之第一側46a與第二側46b。
如圖4D所示，係沿如圖4C所示之切割路徑L進行切單製程，以獲取該中介基板4；其中，該第一導電柱21側(即第一絕緣層23側)係作為以覆晶方式結合晶片或矽中介板之置晶側S1，而以蝕刻形成之該第二導電柱45側(即第二絕緣層47側)係作為結合電路板之電路板結合側S2。
再者，若以第一實施例之製程為例，如圖4D-1所示之中介基板4a，係於該第一絕緣層23之表面(置晶側S1)上設置一如圖2F-4所示之散熱件28，以提升散熱性。
圖5A至圖5D係為本發明之中介基板5之第四實施例之製法之剖視示意圖。本實施例與上述各實施例之差異在於支撐件之網板形式，其它製程大致相同，故以下不再贅述相同處。
如圖5A所示，以第一實施例為例，於一承載件20上以圖案化電鍍形成複數第一導電柱21，且以貼合方式於該承載件20上貼合一具有複數網狀開孔(其定義有尺寸較大之開口520和尺寸較小之網孔221)之第一支撐件52(如圖5A-1所示)，並且再形成一第一絕緣層23以包覆該第一導電柱21、第一支撐件52，其中，該第一支撐件52之開口520可依需求形成大小不一之規則或不規則之孔形或開口形狀；再者，該些第一導電柱21與第一支撐件52亦可均以圖案化電鍍同步形成。
於本實施例中，該第一支撐件52係為網板，其具有一佈設有該些開口520之接點區C，且該開口520係對應該第一導電柱21，使各該第一導電柱21分別位於各該開口520中並凸出各該開口520。
再者，基於第一實施例之定義，該第一支撐件52係具有相對之第一側52a與第二側52b。
如圖5B所示，係於該第一導電柱21、該第一絕緣層53上形成一無核心層線路結構24。
如圖5C所示，於該無核心層線路結構24上以圖案化電鍍形成複數第二導電柱25，並以貼合方式於該無核心層線路結構24上貼合一具有複數網狀開孔(其定義有尺寸較大之開口560和尺寸較小之網孔261)之第二支撐件56(如圖5A-1所示)，並且再形成一第二絕緣層27以包覆該第二導電柱25、第二支撐件56，其中，該第二支撐件56之開口560可依需求形成大小不一之規則或不規則之孔形或開口形狀；再者，該些第二導電柱25與第二支撐件56亦可以圖案化電鍍同步形成。
於本實施例中，該第二支撐件56係為網板，其具有一佈設有該些開口560之接點區C，且該開口560係對應該第二導電柱25，使各該第二導電柱25分別位於各該開口560中並凸出各該開口560。
再者，基於第一實施例之定義，該第二支撐件56係具有相對之第一側56a與第二側56b。
如圖5D所示，移除該承載件20及該結合層222，且沿如圖5C所示之切割路徑L進行切單製程，以獲取該中介基板5。
再者，如圖5D-1所示，亦可將如圖2F-3、2F-4所示之散熱件28之態樣應用於本實施例中，以獲取該中介基板5a。
應可理解地，本實施其中之該第一支撐件52/該第二支撐件56具有可各自容置該第一導電柱21/第二導電柱25之開口520/560之特徵，亦適用於第二實施例(如圖5D-2所示之中介基板5b，其第一支撐件52’與第二支撐件56’係為一具有複數開口520’,560’之複數層板體)及第三實施例(如圖5D-3所示之中介基板5c，其中，該第一支撐件52”與第二支撐件56”係為一具有複數開口520”,560”之網狀板體，且該第二導電柱45及該第二支撐件56”係以圖案化蝕刻製程蝕刻該承載板20所形成)中。
圖6係為本發明之中介基板6之第五實施例之剖視示意圖。本實施例與上述各實施例之差異在於導電柱之製作，其它製程大致相同，故以下不再贅述相同處。
如圖6所示，該第一導電柱61係為複數層柱體形式，其層間係包含有一墊體(Land)610，而該第二導電柱65係為複數層柱體形式，其層間係包含有一墊體650。
於本實施例中，以第二實施例為例，於該承載件20上係以堆疊方式依序以圖案化電鍍形成第一柱體611、墊部610及第二柱體612，並且結合形成為第一導電柱61，其功能在於當作置晶側以覆晶方式接合晶片或中介板，因此需要較細的導電柱間距，故該第一導電柱61採用多段柱態樣係有利於滿足細間距之製作需求。
應可理解地，該第二導電柱65亦可採用具有墊體650之多段柱，其係以堆疊方式於該無核心層線路結構24之一線路層上依序以圖案化電鍍形成第三柱體651、墊部650及第四柱體652，並且結合形成為第二導電柱65。
基於第一實施例之定義，該第一導電柱61係具有相對之第一端面61a與第二端面61b，且該第二導電柱65係具有相對之第一端面65a與第二端面65b。
再者，應可理解地，上述各實施例於進行切單作業前，可先對該些導電柱及該些支撐件露出之部位進行表面處理作業，而形成該表面處理層之材質係為鎳、鈀、金、錫、銀、銅所組群組之合金、多層金屬或有機保焊劑(Organic Solderability Preservative，簡稱OSP)所組成之群組中之其中一者，例如，電鍍鎳/金、化學鍍鎳/金、化鎳浸金(ENIG)、化鎳鈀浸金(ENEPIG)、化學鍍錫(Immersion Tin)或預焊錫(pre-solder)等，但不限於上述。
應可理解地，上述各實施例之第二支撐件(或第一支撐件)可藉由厚金屬層之設計，以提升中介基板之剛性和散熱性。
綜上所述，本發明之中介基板及其製法，係藉由該無核心層線路結構採用coreless技術以輕易製作出細間距、高密度及細線路之佈線，因而能符合大尺寸封裝之高I/O數及高佈線密度之需求。
再者，藉由該第一支撐件及第二支撐件與第一絕緣層及第二絕緣層之配置，且利用支撐件具有良好之剛性之特性及適當增厚，使該中介基板之剛性符合需求，因而能有效抗翹曲，故當該中介基板進行晶片元件之封裝作業時，能提高品質、可靠度及良率。
又，藉由使用該無核心層線路結構，因而無需進行導電通孔製程，故本發明不會產生先前技術所述之缺失。
另外，藉由該無核心層線路結構，將電路板需細線路佈線設計之區域設計於該無核心層線路結構，並增寬各該第二導電柱之間距，故本發明可改善習知電路板之難題。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2a:中介基板
21:第一導電柱
21b:第二端面
22:第一支撐件
23:第一絕緣層
24:無核心層線路結構
24a:第一表面
24b:第二表面
241’,241”:線路層
25:第二導電柱
25b:第二端面
26:第二支撐件
262:結合層
27:第二絕緣層
S1:置晶側
S2:電路板結合側

Claims (33)

  1. 一種中介基板，係包括：
    一無核心層線路結構，係具有相對之第一表面與第二表面，且該第一表面及該第二表面係均包含有露出之線路層；
    複數第一導電柱，係具有相對之第一端面與第二端面，且係以該第一端面結合及電性連接於該無核心層線路結構之第一表面所露出之該線路層；
    一第一支撐件，其為設有複數網狀開孔之板體，係具有相對之第一側與第二側，並以其第一側設於該無核心層線路結構之第一表面上，且該複數第一導電柱係位於該第一支撐件之至少一網狀開孔中；
    第一絕緣層，係設於該無核心層線路結構之第一表面上，以包覆該複數第一導電柱與該第一支撐件，且令該複數第一導電柱之第二端面外露於該第一絕緣層；
    複數第二導電柱，係具有相對之第一端面及第二端面，且以其第一端面結合及電性連接於該無核心層線路結構之第二表面所露出之該線路層；
    一第二支撐件，其為設有複數網狀開孔之板體，係具有相對之第一側與第二側，並以其第一側設於該無核心層線路結構之第二表面上，且該複數第二導電柱係位於該第二支撐件之至少一網狀開孔中；以及
    第二絕緣層，係設於該無核心層線路結構之第二表面上，以包覆該複數第二導電柱與該第二支撐件，且令該複數第二導電柱之第二端面外露於該第二絕緣層。
  2. 如請求項1所述之中介基板，其中，該複數第一導電柱之第二端面係齊平、凹入或凸出於該第一絕緣層之表面，及/或該複數第二導電柱之第二端面係齊平、凹入或凸出於該第二絕緣層之表面。
  3. 如請求項1所述之中介基板，其中，該第一支撐件之第二側係外露於該第一絕緣層，及/或該第二支撐件之第二側係外露於該第二絕緣層。
  4. 如請求項1所述之中介基板，其中，該第一導電柱及/或該第二導電柱係包含相堆疊之複數層柱體。
  5. 如請求項4所述之中介基板，其中，該複數層柱體之層間係具有墊體。
  6. 如請求項1所述之中介基板，其中，該第一支撐件之第一側係結合該無核心層線路結構之第一表面所露出之該線路層，及/或該第二支撐件之第一側係結合該無核心層線路結構之第二表面所露出之該線路層。
  7. 如請求項1所述之中介基板，其中，該第一支撐件及/或第二支撐件係包含相堆疊且分別設有複數網狀開孔之複數層板體。
  8. 如請求項1所述之中介基板，其中，該複數第一導電柱係分別對應位於該第一支撐件之各該網狀開孔中，及/或該複數第二導電柱係分別對應位於該第二支撐件之各該網狀開孔中。
  9. 如請求項1所述之中介基板，其中，該複數第一導電柱與該第一支撐件之構成係為銅材、或銅合金材。
  10. 如請求項1所述之中介基板，其中，該複數第二導電柱與該第二支撐件之構成係為銅材、銅合金材、不鏽鋼材或鐵鎳合金材。
  11. 如請求項1所述之中介基板，其中，該第一支撐件及/或該第二支撐件之構成係為金屬材、有機樹脂材、塑鋼材或陶瓷絕緣材。
  12. 如請求項1所述之中介基板，其中，該第一絕緣層及/或該第二絕緣層之構成係為有機感光性介電材或有機非感光性介電材。
  13. 如請求項1所述之中介基板，其中，該複數第一導電柱之第二端面之側係作為供以覆晶方式結合晶片或中介板之置晶側，而該複數第二導電柱之第二端面之側係作為供結合電路板之電路板結合側。
  14. 一種中介基板之製法，係包括：
    提供一承載件；
    於該承載件上以圖案化電鍍形成複數第一導電柱、及形成一包含有複數網狀開孔之板體狀第一支撐件，以令該複數第一導電柱位於該第一支撐件之至少一該網狀開孔中；
    形成一第一絕緣層於該承載件上，以令該第一絕緣層包覆該複數第一導電柱與該第一支撐件，並對該第一絕緣層進行整平製程，以令該複數第一導電柱之其中一端面露出該第一絕緣層之表面；
    以增層法形成一具有至少一線路層之無核心層線路結構於該第一絕緣層、該複數第一導電柱及該第一支撐件上，以令該無核心層線路結構之至少一該線路層結合該複數第一導電柱之其中一端面；
    於該無核心層線路結構上以圖案化電鍍形成複數第二導電柱、及形成一包含有複數網狀開孔之板體狀第二支撐件，以令該複數第二導電柱位於該第二支撐件之至少一該網狀開孔中，且該複數第二導電柱以其中一端面結合於該無核心層線路結構之至少一該線路層；
    形成一第二絕緣層於該無核心層線路結構上，以令該第二絕緣層包覆該複數第二導電柱與該第二支撐件，並對該第二絕緣層進行整平製程，以令該複數第二導電柱之另一端面外露於該第二絕緣層之表面；以及
    移除該承載件，以令該複數第一導電柱之另一端面外露於該第一絕緣層。
  15. 如請求項14所述之中介基板之製法，其中，該整平製程係包含有研磨、化學蝕刻、雷射燒蝕、噴砂或電漿蝕刻方式。
  16. 如請求項14所述之中介基板之製法，其中，該第一支撐件之其中一側係外露於該第一絕緣層，及/或該第二支撐件之其中一側係外露於該第二絕緣層。
  17. 如請求項14所述之中介基板之製法，其中，該第一支撐件與該複數第一導電柱係以圖案化電鍍同時形成於該承載件上，且該第一導電柱係形成為單層柱體或相堆疊之複數層柱體，及/或該第一支撐件係形成為具有複數網狀開孔之單層板體或相堆疊之複數層板體。
  18. 如請求項14所述之中介基板之製法，其中，係先以圖案化電鍍形成該複數第一導電柱於該承載件上，再以黏著材貼合方式將具有該複數網狀開孔之該第一支撐件結合於該承載件上，其中，該第一導電柱係形成為單層柱體或相堆疊之複數層柱體，及/或該第一支撐件係形成為具有複數網狀開孔之單層板體或相堆疊之複數層板體；或者，係先以黏著材貼合方式將具有該複數網狀開孔之該第一支撐件結合於該承載件上，再以圖案化電鍍形成該複數第一導電柱於該承載件上，其中，該第一導電柱係形成為單層柱體或相堆疊之複數層柱體，及/或該第一支撐件係形成為具有複數網狀開孔之單層板體或相堆疊之複數層板體。
  19. 如請求項17或18所述之中介基板之製法，其中，該複數層柱體之層間係包含有一墊體。
  20. 如請求項17或18所述之中介基板之製法，其中，該複數第一導電柱之外露端面之側係作為供以覆晶方式結合晶片或中介板之置晶側。
  21. 如請求項14所述之中介基板之製法，其中，該第二支撐件與該複數第二導電柱係以圖案化電鍍同時形成於該無核心層線路結構之其中一表面之線路層上，且該第二導電柱係形成為單層柱體或相堆疊之複數層柱體，及/或該第二支撐件係形成為具有複數網狀開孔之單層板體或相堆疊之複數層板體。
  22. 如請求項14所述之中介基板之製法，其中，係先以圖案化電鍍形成該複數第二導電柱於該無核心層線路結構之其中一表面之線路層上，再以黏著材貼合方式將具有該複數網狀開孔之該第二支撐件結合於該無核心層線路結構之其中一表面之線路層上，其中，該第二導電柱係形成為單層柱體或相堆疊之複數層柱體，及/或該第二支撐件係形成為具有複數網狀開孔之單層板體或相堆疊之複數層板體；或者，係先以黏著材貼合方式將具有該複數網狀開孔之該第二支撐件結合於該無核心層線路結構之其中一表面之線路層上，再以圖案化電鍍形成該複數第二導電柱於該無核心層線路結構之其中一表面之線路層上，其中，該第二導電柱係形成為單層柱體或相堆疊之複數層柱體，及/或該第二支撐件係形成為具有複數網狀開孔之單層板體或相堆疊之複數層板體。
  23. 如請求項21或22所述之中介基板之製法，其中，該複數層柱體之層間係包含有一墊體。
  24. 如請求項21或22所述之中介基板之製法，其中，該複數第二導電柱外露端面之側係作為供結合電路板之電路板側。
  25. 如請求項14所述之中介基板之製法，其中，該複數第一導電柱係分別對應位於該第一支撐件之各該網狀開孔中，及/或該複數第二導電柱係分別對應位於該第二支撐件之各該網狀開孔中。
  26. 一種中介基板之製法，係包括：
    提供一承載件，且該承載件係為一銅材、銅合金材、不鏽鋼材或鐵鎳合金材之板體；
    於該承載件上以增層法形成一具有複數線路層之無核心層線路結構，且令該無核心層線路結構之至少一該線路層結合於該承載件上；
    於該無核心層線路結構之其中一線路層上以圖案化電鍍形成複數第一導電柱及形成一包含有複數網狀開孔之板體狀第一支撐件，以令該複數第一導電柱位於該第一支撐件之至少一該網狀開孔中；
    形成一第一絕緣層於該無核心層線路結構上，以包覆該複數第一導電柱及該第一支撐件，且對該第一絕緣層進行整平製程，以令該複數第一導電柱之其中一端面外露於該第一絕緣層之表面；
    圖案化蝕刻該承載件，以形成複數第二導電柱及一第二支撐件，其中，該第二支撐件係形成為包含有複數網狀開孔之板體，而該複數第二導電柱係位於該第二支撐件之至少一該網狀開孔中；以及
    形成一第二絕緣層於該無核心層線路結構上，以包覆該複數第二導電柱及該第二支撐件，且對該第二絕緣層進行整平製程，以令該複數第二導電柱之其中一端面外露於該第二絕緣層之表面。
  27. 如請求項26所述之中介基板之製法，其中，該整平製程係包含有研磨、化學蝕刻、雷射燒蝕、噴砂或電漿蝕刻方式。
  28. 如請求項26所述之中介基板之製法，其中，該第一支撐件之其中一側係外露於該第一絕緣層，及/或該第二支撐件之其中一側係外露於該第二絕緣層。
  29. 如請求項26所述之中介基板之製法，其中，該第一支撐件與該複數第一導電柱係以圖案化電鍍同時形成於該無核心層線路結構之該線路層 上，且該第一導電柱係形成為單層柱體或相堆疊之複數層柱體，及/或該第二支撐件係形成為單層板體或相堆疊之複數層板體。
  30. 如請求項26所述之中介基板之製法，其中，係先以圖案化電鍍形成該複數第一導電柱於該無核心層線路結構之其中一該線路層上，再以黏著材貼合方式將該第一支撐件結合於該無核心層線路結構之其中一線路層上，其中，該第一導電柱係形成為單層柱體或相堆疊之複數層柱體，而該第一支撐件係形成為單層板體或相堆疊之複數層板體；或者，係先以黏著材貼合方式將該第一支撐件結合於該無核心層線路結構之其中一線路層上，再以圖案化電鍍形成該複數第一導電柱於該無核心層線路結構之其中一線路層上，其中，該第一導電柱係形成為單層柱體或相堆疊之複數層柱體，而該第一支撐件係形成為單層板體或相堆疊之複數層板體。
  31. 如請求項29或30所述之中介基板之製法，其中，該複數層柱體之層間係包含有一墊體。
  32. 如請求項26所述之中介基板之製法，其中，該複數第一導電柱係分別對應位於該第一支撐件之各該網狀開孔中，及/或該複數第二導電柱係分別對應位於該第二支撐件之各該網狀開孔中。
  33. 如請求項26所述之中介基板之製法，其中，該複數第一導電柱之外露端面之側係作為供以覆晶方式結合晶片或中介板之置晶側，而該複數第二導電柱之外露端面之側係作為供結合電路板之電路板側。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220025545A (ko) * 2020-08-24 2022-03-03 삼성전자주식회사 신뢰성을 향상시킬 수 있는 반도체 패키지
JP2024085489A (ja) * 2022-12-15 2024-06-27 Ｔｏｐｐａｎホールディングス株式会社 インターポーザ、半導体パッケージ及びそれらの製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI713842B (zh) * 2018-05-10 2020-12-21 恆勁科技股份有限公司 覆晶封裝基板之製法及其結構
US20200251395A1 (en) * 2019-02-01 2020-08-06 Siliconware Precision Industries Co., Ltd. Electronic structure and manufacturing method thereof
TWI697081B (zh) * 2019-06-10 2020-06-21 恆勁科技股份有限公司 半導體封裝基板及其製法與電子封裝件
US11088069B2 (en) * 2019-08-22 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and semiconductor device
US11587905B2 (en) * 2019-10-09 2023-02-21 Industrial Technology Research Institute Multi-chip package and manufacturing method thereof
TWI710099B (zh) * 2020-04-16 2020-11-11 矽品精密工業股份有限公司 封裝結構及其製法

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