TW202213493A - Soi晶圓之製造方法 - Google Patents

Soi晶圓之製造方法 Download PDF

Info

Publication number
TW202213493A
TW202213493A TW110114438A TW110114438A TW202213493A TW 202213493 A TW202213493 A TW 202213493A TW 110114438 A TW110114438 A TW 110114438A TW 110114438 A TW110114438 A TW 110114438A TW 202213493 A TW202213493 A TW 202213493A
Authority
TW
Taiwan
Prior art keywords
soi
etching
film thickness
etching step
wafer
Prior art date
Application number
TW110114438A
Other languages
English (en)
Inventor
阿賀浩司
横川功
Original Assignee
日商信越半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商信越半導體股份有限公司 filed Critical 日商信越半導體股份有限公司
Publication of TW202213493A publication Critical patent/TW202213493A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques

Abstract

本發明係一種SOI晶圓之製造方法，具有藉由濕蝕刻以進行SOI晶圓的SOI層之膜厚調整的製程；於進行SOI層之膜厚調整的製程，會組合以下兩個步驟來進行：第1蝕刻步驟，使用SC1溶液以進行SOI層之表面的蝕刻；以及第2蝕刻步驟，藉由使該SOI層接觸臭氧水而在SOI層之表面形成氧化膜，再使形成之氧化膜接觸含氫氟酸水溶液以去除該氧化膜，來進行SOI層之表面的蝕刻；進行蝕刻之際，要使得第1蝕刻步驟中之SOI層的去除份量，少於第2蝕刻步驟中之SOI層的去除份量。藉此，可以提供一種SOI晶圓之製造方法，其於SOI膜厚調整，能兼顧蝕刻去除份量之控制、以及達成SOI膜厚之優異的面內均勻性。

Description

SOI晶圓之製造方法
本發明，係有關於SOI（絕緣層上覆矽）晶圓之製造方法。
對於SOI晶圓，尤其是被稱為FDSOI（Fully Depleted Silicon-On-Insulator；全空乏型SOI）晶圓的SOI晶圓，要求要有極高的SOI層之膜厚（SOI膜厚）均勻性。
於習知技術，作為使得SOI晶圓薄膜化的方法之一，係進行如下方法：以批次式熱處理爐對SOI晶圓進行熱處理，再使SOI層表面的Si（矽）氧化以變質成氧化膜後，去除氧化膜。為了以此方法使SOI膜厚以良好的精度薄膜化至所要的數值，需要正確地進行控制，以使氧化膜的膜厚成為目標值。然而，實際上因熱處理而成長之氧化膜的厚度，由於氧化率會隨著氧化期間中之大氣壓的變動而變化，所以非常難以正確地控制氧化膜厚。因此，在以氧化進行薄膜化的情況下，會採取以下方法：以氧化進行薄膜化，而使薄膜化後之SOI膜厚比所要的數值還要厚一些（3nm左右）；之後，藉由另行以蝕刻進行薄膜化，而控制蝕刻時間以達成所要的數值。在此兩階段的薄膜化方法，會如專利文獻1所示，採取如下方法：在去除了氧化後的氧化膜後，量測SOI膜厚，而以該數值為基礎，設定後續階段之蝕刻製程的去除份量。
再者，於氧化＋蝕刻的前述2階段之薄膜化製程，作為縮短上述製程之方法，已提案有一種方法如下：氧化後，在附著有氧化膜的狀態下，量測SOI膜厚；再以所量測到的SOI膜厚之數值為基礎，以洗淨之同一批次處理，來進行氧化膜去除與蝕刻＋洗淨製程。在專利文獻2，就提案了一種蝕刻，係使用SC1溶液以作為此方法之蝕刻液。
再者，於專利文獻3，提案了一種方法，係於氧化後的SOI晶圓之蝕刻，藉由批次式洗淨而調整膜厚，以達到比起目標膜厚更厚一些；之後，更進一步地，為了調整批次內的SOI膜厚之不均，採單片式之SC1蝕刻等而以逐片晶圓之蝕刻去除份量來進行調整，以作為達到目標數值為止的最終膜厚調整，而提升SOI膜厚之均勻性。於圖5，顯示對應於專利文獻3所載之方法的習知方法的簡易流程圖。若藉由此種方法，可以縮小例如圖6所示之批次內（25片）所發生的SOI膜厚不均PV（Peak to Valley；峰谷值）數值，以提升SOI膜厚之均勻性。但是，單片式洗淨機裝置所進行之SOI膜厚調整，雖然可以修正批次內之SOI膜厚不均，但是由於在化學藥液塗布部的化學藥液之溫度會相對變高，或是因為晶圓保持部之旋轉而有離心力導致化學藥液之流速係越往晶圓外周越快等，造成取決於去除份量之面內不均會變大，所以蝕刻去除份量不能加大。因此，於專利文獻3，在此種方法，提案了一種方法，係將批次式洗淨後的SOI膜厚之批次內平均值控制在目標數值與目標＋0.5nm之間，以使單片式洗淨機導致之膜厚均勻性的惡化降到最小。
另一方面，於專利文獻4，記載了在SOI膜厚之最終膜厚調整，藉由臭氧水與HF（氫氟酸）而使SOI膜厚薄膜化。圖5所示之流程圖，亦對應於專利文獻4所記載之方法。此方法的蝕刻，係藉由氫氟酸去除以臭氧水所形成之表面氧化膜而達成的蝕刻；而蝕刻去除份量，係以臭氧水所形成之表面氧化膜的厚度來控制。但是，以臭氧水所形成之表面氧化膜的成長速度，取決於表面氧化膜的膜厚；在表面氧化膜較薄的情況下，氧化速度較快；而倘若例如圖7所示般，表面氧化膜超過1nm，則氧化速度會變得極慢，幾乎不會成長，因此Si的蝕刻會在約0.5nm就飽和了（圖8）。
因此，在以臭氧水與氫氟酸的處理而要進行約0.5nm以上之蝕刻的情況下，雖然蝕刻去除份量之面內均勻性會很高，但由於太花時間，所以需要使臭氧水與氫氟酸的處理反覆進行。而藉由反覆所能蝕刻之膜厚，會是藉由臭氧水而飽和之氧化膜的厚度，而變成係以此厚度為單位（相當於0.5nm之Si厚度）來進行蝕刻。再者，即使進行以臭氧水所形成之表面氧化膜之膜厚的飽和以下份量之蝕刻（約0.5nm以下），以進行最終之膜厚調整，也會由於以臭氧水所形成之表面氧化膜之膜厚的浸漬時間依存度變化會變大，所以難以對蝕刻去除份量進行高精度之控制。 ［習知技術文獻］ ［專利文獻］
［專利文獻1］日本特開2007－266059號公報 ［專利文獻2］日本特開2010－092909號公報 ［專利文獻3］日本特開2016－004890號公報 ［專利文獻4］日本特開2004－349493號公報
［發明所欲解決的問題］
本發明係為了解決上述問題而研發，其目的在於提供一種SOI晶圓之製造方法，其於SOI晶圓之SOI膜厚調整，能兼顧蝕刻去除份量之控制、以及達成SOI膜厚之優異的面內均勻性。 ［解決問題之技術手段］
為了達成上述課題，於本發明提供一種SOI晶圓之製造方法，具有藉由濕蝕刻以進行SOI晶圓的SOI層之膜厚調整的製程； 該SOI晶圓之製造方法，於進行該SOI層之膜厚調整的製程，會組合以下兩個步驟來進行： 第1蝕刻步驟，使用SC1溶液以進行該SOI層之表面的蝕刻；以及 第2蝕刻步驟，藉由使該SOI層接觸臭氧水而在該SOI層之表面形成氧化膜，再使該形成之氧化膜接觸含氫氟酸水溶液以去除該氧化膜，來進行該SOI層之表面的蝕刻； 進行該第1蝕刻步驟及該第2蝕刻步驟的蝕刻之際，使得該第1蝕刻步驟中之該SOI層的去除份量，少於該第2蝕刻步驟中之該SOI層的去除份量。
如此這般，在本發明的SOI晶圓之製造方法，會在進行SOI層之膜厚調整的製程，組合第1蝕刻步驟及第2蝕刻步驟來進行，該第1蝕刻步驟係使用SC1溶液，該第2蝕刻步驟係進行使用臭氧水之氧化膜形成、及使用含氫氟酸水溶液之氧化膜之去除。再者，進行第1及第2蝕刻步驟之際，要使得第1蝕刻步驟中之SOI層的去除份量，少於第2蝕刻步驟中之SOI層的去除份量。藉由如此進行，就可以一方面抑制面內膜厚均勻性之惡化，一方面以高精度控制任意之蝕刻去除份量。亦即，本發明的SOI晶圓之製造方法，係於SOI晶圓之SOI膜厚調整，能兼顧蝕刻去除份量之控制、以及達成SOI膜厚之優異的面內均勻性。
較佳係使得該第1蝕刻步驟中之該SOI層的去除份量，為0.5nm以下。 藉由如此進行，就可以達成SOI膜厚之更為優異的面內均勻性。
可以使該第2蝕刻步驟，反覆進行複數次。 藉由如此進行，就可以組合高精度的第1蝕刻步驟、以及0.5nm之階段性的第2蝕刻步驟，而可以從更廣泛的範圍來選擇薄膜化後的目標值。
較佳係使該第1及第2蝕刻步驟，使用單片式旋轉蝕刻機來進行。 藉由使用單片式旋轉蝕刻機，由於能因應各片晶圓之膜厚來進行控制，所以可以進行更為高精度的膜厚控制。再者，藉由使用單片式旋轉蝕刻機，使用了臭氧水及含氫氟酸水溶液的第2蝕刻步驟之反覆，亦能輕易地以任意次數進行。
進行該膜厚調整的該SOI層之膜厚，為50nm以下較佳。 本發明，適於膜厚調整之對象係50nm以下之極薄膜厚的SOI層之薄膜化，可以製造接近目標值的薄膜化SOI晶圓。 下限雖無特別限定，但要進行膜厚調整之SOI層的膜厚，可以係例如5nm以上。
較佳係使該第2蝕刻步驟進行複數次，並且使得該第1蝕刻步驟中之該SOI層的去除份量為1nm以下。 若是如此進行，就可以達成SOI膜厚之更為優異的面內均勻性。 ［發明之效果］
如上所述，若是本發明的SOI晶圓之製造方法，則於SOI晶圓之SOI膜厚調整，能兼顧蝕刻去除份量之控制、以及達成SOI膜厚之優異的面內均勻性。其結果，若藉由本發明的SOI晶圓之製造方法，則可以一方面極薄又達成SOI膜厚之優異的面內均勻性，一方面高精度地將SOI膜厚控制成目標值。
如上所述，於SOI晶圓之SOI膜厚調整，謀求開發一種SOI晶圓之製造方法，能兼顧蝕刻去除份量之控制、以及達成SOI膜厚之優異的面內均勻性。。
本案發明人團隊，針對上述課題反覆精心鑽研的結果，發現在進行SOI層之膜厚調整的製程，要藉由組合第1蝕刻步驟及第2蝕刻步驟來進行，該第1蝕刻步驟係使用SC1溶液，該第2蝕刻步驟係進行使用臭氧水之氧化膜形成、及使用含氫氟酸水溶液之氧化膜之去除；更進一步地，進行第1及第2蝕刻步驟之際，要使得第1蝕刻步驟中之SOI層的去除份量，少於第2蝕刻步驟中之SOI層的去除份量；藉此可以一方面抑制面內膜厚均勻性之惡化，一方面以高精度控制任意之蝕刻去除份量，而完成本發明。
亦即，本發明係一種SOI晶圓之製造方法，具有藉由濕蝕刻以進行SOI晶圓的SOI層之膜厚調整的製程； 該SOI晶圓之製造方法，於進行該SOI層之膜厚調整的製程，會組合以下兩個步驟來進行： 第1蝕刻步驟，使用SC1溶液以進行該SOI層之表面的蝕刻；以及 第2蝕刻步驟，藉由使該SOI層接觸臭氧水而在該SOI層之表面形成氧化膜，再使該形成之氧化膜接觸含氫氟酸水溶液以去除該氧化膜，來進行該SOI層之表面的蝕刻； 進行該第1蝕刻步驟及該第2蝕刻步驟的蝕刻之際，使得該第1蝕刻步驟中之該SOI層的去除份量，少於該第2蝕刻步驟中之該SOI層的去除份量。
以下將參照圖式以針對本發明進行詳細說明，然其並非用以限定本發明。
如上所述，於本發明的SOI晶圓之製造方法，會在進行SOI層之膜厚調整的製程，組合第1蝕刻步驟及第2蝕刻步驟來進行，該第1蝕刻步驟係使用SC1溶液，該第2蝕刻步驟係進行使用臭氧水之氧化膜形成、及使用含氫氟酸水溶液之氧化膜之去除（以下，有時會記載為「使用O 3＋HF之蝕刻」）。再者，進行第1蝕刻步驟及第2蝕刻步驟的蝕刻之際，要使得在第1蝕刻步驟中之SOI層的去除份量，少於在第2蝕刻步驟中之SOI層的去除份量。
圖1係繪示使用單片式蝕刻機（旋轉式蝕刻機），以SC1溶液進行SOI膜之蝕刻的情況下，蝕刻去除份量（面內平均值）的蝕刻時間依存度（使用SC1溶液之SOI層蝕刻量的時間依存度）。
如圖1所示，使用SC1溶液之蝕刻去除份量（面內平均值），會與蝕刻時間成正比。因此，於第1蝕刻步驟，藉由調整蝕刻時間，而可以任意設定蝕刻去除份量（面內平均值）。
另一方面，如圖2中以黑色實心圓圈所示，隨著使用SC1溶液之蝕刻去除份量（面內平均值）變大，面內去除份量值域（蝕刻去除份量在面內之最大值與最小值的差）會有惡化的傾向。
有鑑於此，本發明之特徴，係對於使用SC1溶液之第1蝕刻步驟，組合了使用O 3＋HF之蝕刻（第2蝕刻步驟），來進行SOI膜厚之調整。
於圖2的例子（空心圓圈＋空心三角形），繪示在進行一輪之使用O 3＋HF之蝕刻（空心圓圈）後，進行使用SC1溶液之第1蝕刻步驟（空心三角形）的情況下，蝕刻去除份量（面內平均值）與面內去除份量值域間之關係。
根據圖2，可知在將目標值的蝕刻去除份量設定為1nm的情況下，相對於僅使用SC1溶液之蝕刻的面內去除份量值域會是約0.45nm，組合了使用O 3＋HF之蝕刻（第2蝕刻步驟）以及使用SC1溶液之蝕刻（第1蝕刻步驟）的案例，可以將面內去除份量值域抑制在約0.25nm。
再者，由圖2可知，藉由在進行蝕刻之際，使得「從目標值之蝕刻去除份量減去第2蝕刻步驟之去除份量的去除份量」，亦即「第1蝕刻步驟中之SOI層的去除份量」，少於第2蝕刻步驟中之SOI層的去除份量，就可以抑制面內去除份量值域。
所以，若是本發明的SOI晶圓之製造方法，則於SOI晶圓之SOI膜厚調整，能兼顧蝕刻去除份量之控制、以及達成SOI膜厚之優異的面內均勻性。其結果，若藉由本發明的SOI晶圓之製造方法，則可以一方面達成SOI膜厚之優異的面內均勻性，一方面高精度地將SOI膜厚控制成目標值。
較佳係使得第1蝕刻步驟中之SOI層的去除份量，為0.5nm以下。 藉由如此進行，就可以達成SOI膜厚之更為優異的面內均勻性。 下限雖無特別限定，但可以使第1蝕刻步驟中之SOI層的去除份量為例如0.05nm以上。
再者，可以使第2蝕刻步驟，反覆進行複數次。 藉由如此進行，就可以組合高精度的第1蝕刻步驟、以及0.5nm之階段性的第2蝕刻步驟，而可以從更廣泛的範圍來選擇薄膜化後的目標值。
例如，在SOI晶圓之膜厚調整，可以使得使用SC1溶液之第1蝕刻步驟，係以蝕刻量為0.5nm以下的去除份量來進行，而使得剩餘的厚度，係以使得使用臭氧水與含氫氟酸水溶液之第2蝕刻步驟反覆進行而來蝕刻。再者，於使用臭氧水與含氫氟酸水溶液之第2蝕刻步驟，藉由以臭氧水所形成之表面氧化膜飽和的時間（約1min）來進行處理，而加以反覆，就可以進行0.5nm單位的蝕刻。藉由組合此0.5nm之使用臭氧水與含氫氟酸水溶液之第2蝕刻步驟的反覆、以及使用SC1溶液之0.5nm以下的第1蝕刻步驟，就可以兼顧任意之蝕刻去除份量的高精度控制、以及面內膜厚之更為優異的均勻性之達成。
或者，較佳係使第2蝕刻步驟進行複數次，並且使得第1蝕刻步驟中之SOI層的去除份量為1nm以下。 在僅進行一次第2蝕刻步驟的情況下，由於SOI層之去除份量係0.5nm左右，所以需要使得第1蝕刻步驟的SOI層之去除份量設為0.5nm以下；但在使得第2蝕刻步驟進行複數次的情況下，由於SOI層之去除份量最少也會有1nm左右，所以藉由使得第1蝕刻步驟的SOI層之去除份量設為1nm以下，而可以使得第1蝕刻步驟中的SOI層之去除份量，少於總計的去除份量之一半，而可以達成SOI膜厚之更為優異的面內均勻性。
使用SC1溶液之第1蝕刻步驟、以及使用臭氧水與含氫氟酸水溶液之第2蝕刻步驟的順序，並無特別限定；不論是使得第2蝕刻步驟在使用SC1溶液之第1蝕刻步驟的前或後擇一時機、或是在前後都進行，也能獲得同樣的效果。
在使得第2蝕刻步驟進行複數次的情況下，可以使得第2蝕刻步驟在第1蝕刻後進行複數次，又或者是在第1蝕刻步驟前進行複數次亦可。或者，亦可係在第1蝕刻步驟前使得第2蝕刻步驟進行1次以上，並且在第1蝕刻步驟後使得第2蝕刻步驟進行1次以上。
於第2蝕刻步驟之反覆，亦可在最終階段追加臭氧水之處理，而進行表面之親水化處理。
再者，亦可在第2蝕刻步驟中的使用含氫氟酸水溶液之氧化膜去除後，追加使用臭氧水或SC1溶液之洗淨，以去除LPD（液相沉積物）。
若以單片式旋轉蝕刻機進行第1蝕刻步驟（使用SC1溶液之蝕刻）及第2蝕刻步驟（臭氧水與含氫氟酸水溶液之蝕刻），由於能因應各片晶圓之膜厚來進行控制，所以就可以進行更為高精度的膜厚控制。再者，使用O 3＋HF之蝕刻的反覆，亦能輕易地以任意次數進行。
在此，針對可用於本發明的SOI晶圓之製造方法的單片式旋轉蝕刻機，舉例說明。
圖3係作為一例之單片式旋轉蝕刻機的概略圖。圖3所示之單片式旋轉蝕刻機10，具備：晶圓固持暨旋轉機構1、以及供給噴嘴2。晶圓固持暨旋轉機構1，係構成為：固持著SOI晶圓20並使其旋轉；SOI晶圓20具有SOI層，該SOI層就是要進行膜厚調整的對象。供給噴嘴2，係構成為：對晶圓20上供給各蝕刻步驟所使用的化學藥液3。
又，本發明的SOI晶圓之製造方法可使用之蝕刻機，並無特別限定，只要是構成為會進行SOI晶圓的SOI膜厚之調整者，皆可使用。因此，亦可使用例如單片式洗淨機來作為單片式蝕刻機。
以上所說明之SOI晶圓的薄膜化方法，不論是離子植入剝離法或SIMOX法（氧離子植入隔離法）、rT－CCP（room-Temperature Controlled Cleave Process, 室溫控制分割製程）這類的SOI晶圓之製法，皆可適用。
作為在第1蝕刻步驟所使用的SC1溶液，可以使用在半導體製造中之矽晶圓洗淨所一般使用的SC1溶液：NH 4OH（氫氧化銨）與H 2O 2（雙氧水）的混合水溶液。
作為第2蝕刻步驟的臭氧水，可以使用例如：臭氧（O 3）濃度為1～50ppm者。
在第2蝕刻步驟所使用的含氫氟酸水溶液的氫氟酸濃度，可以係在例如0.1質量％～50質量％之範圍內。
接下來，針對本發明的SOI晶圓之製造方法的具體例，參照圖4以進行說明。
首先，準備作為處理對象的SOI晶圓（S1）。如前文所述，於本發明，SOI晶圓之製法，並無特別限定。
下一步，使得所準備之SOI晶圓氧化薄膜化（S2）。於此例中，會以使得SOI膜厚成為比起目標值（Target）再厚上3nm左右的條件來形成氧化膜。
接下來，進行氧化膜去除洗淨，用以將形成在SOI層之表面上的氧化膜加以去除（S3）。於此例，會採批次式，使用含氫氟酸水溶液進行氧化膜去除，接著進行RCA洗淨（一種常見的清洗協定）。
接下來，對於去除了氧化膜的SOI膜厚，進行量測（S4）。至於量測，可使用例如橢圓偏光儀。
接下來，以濕蝕刻進行SOI晶圓的SOI層之膜厚調整製程（S5）。於此例中，係藉由單片式旋轉蝕刻，以進行SOI層之膜厚調整。
於圖4，顯示在進行SOI之膜厚調整的製程，係於進行過使用SC1溶液的第1蝕刻步驟後，進行複數次O 3＋HF之第2蝕刻步驟的例子；以及在進行複數次O 3＋HF之第2蝕刻步驟後，再進行使用SC1溶液的第1蝕刻步驟，最後再進行O 3＋HF之第2蝕刻步驟的例子。不論在哪一種例子，都要使得第1蝕刻步驟中之去除份量的總和，少於第2蝕刻步驟中之去除份量的總和。 ［實施例］
以下將使用實施例及比較例而具體說明本發明，然其並非用以限定本發明。
（實施例1） ［SOI晶圓之準備］ 準備25片以離子注入剝離法製作之直徑300mm、SOI膜厚150nm的SOI晶圓。
［氧化製程］ 以列示於下表1之條件，對所準備之25片晶圓施行氧化製程。
［氧化膜／SOI膜厚量測］ 對於施行過氧化製程的各晶圓，施行氧化膜／SOI膜厚量測。其結果列示於下表1。
［批次式洗淨］ 對於氧化製程後量測了SOI膜厚的各晶圓，以批次式洗淨機施行使用含氫氟酸水溶液之氧化膜去除洗淨。條件列示於下表2。接著，對於各晶圓施行SOI膜厚量測。其結果列示於下表2。
［單片式膜厚調整蝕刻（進行SOI層之膜厚調整的製程）］ 之後，使用單片式蝕刻機（旋轉式蝕刻機），對於各晶圓，施行使用SC1溶液之蝕刻（第1蝕刻步驟）、以及接續之使用O 3＋HF之蝕刻（使其接觸臭氧水後，再以含氫氟酸水溶液進行蝕刻（第2蝕刻步驟））。使用SC1溶液之蝕刻，會如下表2所示，以0.5nm以下的去除份量來進行膜厚調整。使用O 3＋HF之蝕刻，係如下表2所示，反覆進行。反覆次數會以各晶圓之膜厚值而加以改變。使用O 3＋HF之蝕刻的反覆，會在最終階段追加臭氧水之處理，而進行表面的親水化處理。如此而製造SOI晶圓。
第2蝕刻步驟後，量測各SOI晶圓的SOI膜厚。其結果列示於下表2。
（比較例1） 於比較例1，除了在批次式洗淨係於氧化膜去除洗淨後採用下述表2所示之條件進行SC1蝕刻、以及在單片式膜厚調整蝕刻並不進行第2蝕刻步驟以外，皆與實施例1同樣地製造SOI晶圓。亦即，於比較例1，係僅以SC1洗淨（使用SC1溶液之蝕刻）來進行膜厚調整蝕刻。
（比較例2） 於比較例2，除了僅以使用O 3＋HF之蝕刻（第2蝕刻步驟）進行膜厚調整蝕刻以外，皆與實施例1同樣地製造SOI晶圓。於比較例2進行之第2蝕刻步驟的條件，列示於下述表2。
將比較例1及2中之各SOI膜厚量測的結果，和實施例1的結果一併列示於下表2。
【表1】
  比較例1及比較例2、以及實施例1（共通）
所準備之（薄膜化前的）SOI晶圓的SOI膜厚 （薄膜化後目標值：12nm） SOI膜厚＝150nm 所準備的片數：各25片
氧化製程 （氧化條件）950℃、2小時、發熱氣體環境
氧化膜／SOI膜厚量測 （橢圓偏光儀） 氧化膜厚＝300nm 批次內SOI膜厚平均＝15.8nm （算出各晶圓之SOI膜厚平均值（量測面內41點），列出該平均值之25片的平均值。） 批次內平均值值域＝1.2nm （列出按各晶圓所算出之SOI膜厚平均值之批次內（25片）的值域（最大—最小）。） 面內值域＝0.5nm （算出各晶圓之面內膜厚值域（最大—最小），而列出其25片的平均值。）
【表2】
  比較例1 比較例2 實施例1
批次內洗淨     氧化膜去除洗淨（HF） 　SC1蝕刻   HF 15%，100秒 SC1　120秒 （去除份量平均3.4nm）   HF 15%，100秒 無   HF 15%，100秒 無
SOI膜厚量測 （橢圓偏光儀） 批次內SOI膜厚平均＝12.4nm 批次內SOI膜厚平均＝15.8nm 批次內SOI膜厚平均＝15.8nm
［單片式膜厚調整蝕刻］ ①   SC1蝕刻 （第1蝕刻步驟）     ②   O 3＋HF蝕刻 （第2蝕刻步驟）       O 3最終處理   SC1　20～60秒 （去除份量：0.3～0.5nm）   無         無   無       O 3（1分鐘）＋HF （反覆7～9次） （去除份量：3.5～4.5nm）   有   SC1　20～60秒 （去除份量：0.3～0.5nm）   O 3（1分鐘）＋HF （反覆6～8次） （去除份量：3.0～4.0nm）   有
SOI膜厚量測 （橢圓偏光儀） 批次內SOI膜厚平均＝12.0nm 批次內平均值值域＝0.2nm 面內值域＝0.9nm 批次內SOI膜厚平均＝11.8nm 批次內平均值值域＝0.9nm 面內值域＝0.5nm 批次內SOI膜厚平均＝12.0nm 批次內平均值值域＝0.2nm 面內值域＝0.6nm
SC1條件：NH 4OH（29wt％）：H 2O 2（30wt％）：H 2O＝1：1：5，液溫76℃ 臭氧水：O 3（12ppm） 第2蝕刻步驟中之HF（含氫氟酸水溶液）：HF（15wt％）
在比較例1之僅以SC1溶液進行膜厚調整的情況下，雖然同一晶圓盒內的批次內SOI膜厚平均值係12.0nm、批次內平均值值域係0.2nm，皆屬良好；但由於SC1洗淨導致之晶圓面內之膜厚分布惡化的影響，使得各晶圓之面內值域的平均值為0.9nm，觀察到惡化。
在比較例2之僅以臭氧水與氫氟酸進行膜厚調整的情況下，雖然面內值域係0.5nm，屬良好；但同一晶圓盒內之批次內SOI膜厚平均值係11.8nm，觀察到偏離目標值。再者，批次內平均值值域亦為0.9nm，沒有看到大幅的改善。
相對地，於實施例，如表2所示結果可以顯見，同一晶圓盒內的批次內SOI膜厚平均值係12.0nm，有高精度地調整成目標（目標值）；晶圓盒內平均值之值域亦為0.2nm，有大幅改善；面內值域也有0.6nm，比起比較例1更為良好。
又，上述實施形態，並非用以限定本發明。上述實施形態為例示，只要具有與本發明之申請專利範圍所載技術思想實質相同的構成，而可發揮同樣的作用效果者，不論何者皆包含在本發明之技術範圍內。
1:晶圓固持暨旋轉機構 2:供給噴嘴 3:化學藥液 10:單片式旋轉蝕刻機 20:SOI晶圓
【圖1】繪示使用SC1溶液之SOI層蝕刻去除份量之時間依存度的圖表。 【圖2】繪示在單片式旋轉蝕刻機，所使用之各蝕刻液之個別的面內去除份量值域（Range）之蝕刻去除份量依存度的圖表。 【圖3】單片式旋轉蝕刻機之一例的概略圖。 【圖4】本發明之一例的SOI晶圓之製造方法的流程圖。 【圖5】習知方法的簡易流程圖。 【圖6】繪示在批次式洗淨下的批次內膜厚不均之一例的圖表。 【圖7】繪示在習知方法中，接觸臭氧水的時間、與SOI上之表面氧化膜的膜厚間之關係的圖表。 【圖8】繪示在習知方法中，接觸臭氧水的時間、與SOI層蝕刻去除份量間之關係的圖表。

Claims (10)

  1. 一種SOI晶圓之製造方法，具有藉由濕蝕刻以進行SOI晶圓的SOI層之膜厚調整的製程； 該SOI晶圓之製造方法，於進行該SOI層之膜厚調整的製程，會組合以下兩個步驟來進行： 第1蝕刻步驟，使用SC1溶液以進行該SOI層之表面的蝕刻；以及 第2蝕刻步驟，藉由使該SOI層接觸臭氧水而在該SOI層之表面形成氧化膜，再使該形成之氧化膜接觸含氫氟酸水溶液以去除該氧化膜，來進行該SOI層之表面的蝕刻； 進行該第1蝕刻步驟及該第2蝕刻步驟的蝕刻之際，使得該第1蝕刻步驟中之該SOI層的去除份量，少於該第2蝕刻步驟中之該SOI層的去除份量。
  2. 如請求項1之SOI晶圓之製造方法，其中， 使得該第1蝕刻步驟中之該SOI層的去除份量，為0.5nm以下。
  3. 如請求項1之SOI晶圓之製造方法，其中， 使該第2蝕刻步驟，反覆進行複數次。
  4. 如請求項2之SOI晶圓之製造方法，其中， 使該第2蝕刻步驟，反覆進行複數次。
  5. 如請求項1之SOI晶圓之製造方法，其中， 該第1及第2蝕刻步驟，係使用單片式旋轉蝕刻機來進行。
  6. 如請求項2之SOI晶圓之製造方法，其中， 該第1及第2蝕刻步驟，係使用單片式旋轉蝕刻機來進行。
  7. 如請求項3之SOI晶圓之製造方法，其中， 該第1及第2蝕刻步驟，係使用單片式旋轉蝕刻機來進行。
  8. 如請求項4之SOI晶圓之製造方法，其中， 該第1及第2蝕刻步驟，係使用單片式旋轉蝕刻機來進行。
  9. 如請求項1至8項中任一項之SOI晶圓之製造方法，其中， 進行該膜厚調整的該SOI層之膜厚，為50nm以下。
  10. 如請求項1之SOI晶圓之製造方法，其中， 該第2蝕刻步驟係進行複數次，且該第1蝕刻步驟中之該SOI層的去除份量係為1nm以下。
TW110114438A 2020-05-26 2021-04-22 Soi晶圓之製造方法 TW202213493A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-091413 2020-05-26
JP2020091413 2020-05-26

Publications (1)

Publication Number Publication Date
TW202213493A true TW202213493A (zh) 2022-04-01

Family

ID=78744309

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110114438A TW202213493A (zh) 2020-05-26 2021-04-22 Soi晶圓之製造方法

Country Status (7)

Country Link
US (1) US20230154761A1 (zh)
EP (1) EP4160658A1 (zh)
JP (1) JP7364071B2 (zh)
KR (1) KR20230014690A (zh)
CN (1) CN115516608A (zh)
TW (1) TW202213493A (zh)
WO (1) WO2021241044A1 (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004349493A (ja) 2003-05-22 2004-12-09 Canon Inc 膜厚調整装置及びｓｏｉ基板の製造方法
JP2006303089A (ja) 2005-04-19 2006-11-02 Sumco Corp シリコン基板の洗浄方法
JP2007266059A (ja) 2006-03-27 2007-10-11 Sumco Corp Ｓｉｍｏｘウェーハの製造方法
JP5597915B2 (ja) 2008-08-12 2014-10-01 株式会社Ｓｕｍｃｏ 貼り合わせウェーハの製造方法
JP5320954B2 (ja) 2008-10-03 2013-10-23 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP5533624B2 (ja) 2010-12-16 2014-06-25 信越半導体株式会社 半導体ウェーハの洗浄方法
JP6152829B2 (ja) 2014-06-17 2017-06-28 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP6760245B2 (ja) 2017-11-06 2020-09-23 信越半導体株式会社 薄膜ｓｏｉ層を有するｓｏｉウェーハの製造方法

Also Published As

Publication number Publication date
KR20230014690A (ko) 2023-01-30
CN115516608A (zh) 2022-12-23
JP7364071B2 (ja) 2023-10-18
US20230154761A1 (en) 2023-05-18
JPWO2021241044A1 (zh) 2021-12-02
WO2021241044A1 (ja) 2021-12-02
EP4160658A1 (en) 2023-04-05

Similar Documents

Publication Publication Date Title
CN101765901B (zh) 贴合晶片的制造方法
WO2009116664A1 (ja) Ｓｏｉウェーハの製造方法
KR100878734B1 (ko) Ｓｉｍｏｘ 웨이퍼의 제조 방법
JP2011014824A (ja) 半導体装置の製造方法
TW201009904A (en) Method of producing bonded wafer
TWI640033B (zh) Method for manufacturing germanium wafer on insulator
TW202213493A (zh) Soi晶圓之製造方法
JP6760245B2 (ja) 薄膜ｓｏｉ層を有するｓｏｉウェーハの製造方法
JP7480738B2 (ja) シリコンウェーハの洗浄方法及び自然酸化膜付きシリコンウェーハの製造方法
TWI611568B (zh) 絕緣體上矽晶圓的製造方法
JP2007242972A (ja) Ｓｏｉウェーハの製造方法
JPH1116844A (ja) エピタキシャルシリコンウェーハの製造方法と素材用ウェーハ
JP5433927B2 (ja) 貼り合わせウェーハの製造方法
JP2004343013A (ja) シリコン材料のエッチング方法
JP6196094B2 (ja) 半導体素子の製造方法
JP6864145B1 (ja) ウェーハの表面形状調整方法
KR100334576B1 (ko) 웨이퍼의 제조방법
JP2002043382A (ja) シリコンウエハ表面の窒化物評価方法
JP2006013179A (ja) Ｓｏｉウェーハの製造方法
JPH10326776A (ja) 半導体装置の製造方法