JP6196094B2 - 半導体素子の製造方法 - Google Patents

Description

本発明は、半導体素子の製造方法に関する。

半導体素子の製造工程においては、半導体ウェハ上に付着した微細な異物（パーティクル）を除去する必要があり、様々な半導体ウェハの洗浄方法が提案されている。
パーティクルを除去する洗浄方法として、アンモニア過水洗浄（以下、ＡＰＭ洗浄と記載する）が知られている。ＡＰＭ洗浄では、アンモニア水と過酸化水素水との混合薬液（例えば、ＮＨ_４ＯＨ／Ｈ_２Ｏ_２／Ｈ_２Ｏ）を用いて洗浄が行われる。一般に、薬液の温度は８０〜９０℃の高温に調整されて洗浄に用いられている。
その他のパーティクルを除去する洗浄方法として、以下の特許文献１に記載の洗浄方法が提案されている。特許文献１では、純水や無機系又は有機系などの洗浄液と加圧された気体を混合して、半導体ウェハに洗浄液の微小液滴を吹き付ける方法が記載されている。

また、半導体素子の製造工程において、ゲート酸化工程を行う前に、化学酸化膜を形成する半導体素子の製造方法が知られている。ゲート酸化工程では、希フッ酸（ＤＨＦ：Dilute Hydrofluoride）等の薬液を用いた洗浄工程を経て、半導体ウェハのシリコン表面を露出させた後、シリコン表面に所望の厚さのゲート酸化膜が成長するように半導体ウェハに対して酸化処理を行う。このゲート酸化工程において、洗浄後の半導体ウェハを酸化炉に挿入後、炉体を待機温度から酸化温度まで上昇させる間に、炉体内の残留酸素や残留水分により、半導体ウェハのシリコン表面がエッチングされて表面ラフネスが増加する。そして、シリコン表面の表面ラフネスが増加することによって、ゲート酸化膜の不良が引き起こされてしまう。これを防ぐため、半導体ウェハのシリコン表面に化学酸化膜を形成してから、化学酸化膜が形成された半導体ウェハに対してゲート酸化工程を行う製造方法が提案されている。

このような化学酸化膜を形成する方法として、硫酸過水洗浄（以下、ＳＰＭ洗浄と記載する）、ＡＰＭ洗浄、オゾン水洗浄などの洗浄処理により化学酸化膜を形成する方法がある（非特許文献１）。ＳＰＭ洗浄では、硫酸と過酸化水素水との混合薬液（Ｈ_２ＳＯ_４／Ｈ_２Ｏ_２）を用いて洗浄が行われる。

特開２００３−１６８６７０号公報

J. Takano, K. Makihara, and T. Ohmi: Chemical Oxide Passivation For Very Thin Oxide Formation, Mat. Res. Soc. Symp. Proc. Vol. 315. p. 381

半導体ウェハの表面に付着したパーティクルは、ゲート酸化膜不良の原因となる。このため、半導体ウェハの表面に付着したパーティクルは、十分に除去する必要がある。
しかしながら、上述したＳＰＭ洗浄やオゾン水洗浄のみでは、半導体ウェハのシリコン表面への化学酸化膜の形成は十分であるものの、半導体ウェハの表面に付着したパーティクルの除去が不十分である。

また、ＳＰＭ洗浄やオゾン水洗浄により半導体ウェハのシリコン表面に化学酸化膜を形成した後、化学酸化膜表面のパーティクルを除去するために従来の洗浄方法（例えばＡＰＭ洗浄）で半導体ウェハを洗浄することも考えられる。しかしながら、このような方法を用いることにより、ＳＰＭ洗浄やオゾン水洗浄により形成した化学酸化膜がエッチングされ、除去されてしまうという課題があった。また、化学酸化膜が除去されて半導体ウェハのシリコン表面が露出してしまうと、シリコン表面がエッチングされて表面ラフネスが増加し、半導体素子の品質が低下するという課題もあった。
本発明の目的とするところは、上述の問題点を解決し、高品質な半導体素子の製造方法を提供することにある。

上記の課題を解決するために、本発明の一態様に係る半導体素子の製造方法は、半導体基板を硫酸と過酸化水素水とを含む第１の薬液で洗浄して、前記半導体基板の表面に化学酸化膜を形成する化学酸化膜形成工程と、
前記化学酸化膜形成工程において前記化学酸化膜が形成された前記半導体基板を、アンモニア水と過酸化水素水とを含む第２の薬液で洗浄することにより、前記第１の薬液での洗浄により形成された前記化学酸化膜を、当該化学酸化膜の厚さが全体的に薄くなるように表面側から一部を除去して予め設定した厚さの前記化学酸化膜を前記半導体基板上に残存させておく洗浄工程と、
前記洗浄工程において洗浄した前記半導体基板を酸化処理する酸化処理工程と、
を有することを特徴とする。

上述の半導体素子の製造方法では、前記洗浄工程において、前記第２の薬液での洗浄を４５℃以上５５℃以下の温度で行うことが好ましい。
上述の半導体素子の製造方法では、前記化学酸化膜形成工程の前に、前記半導体基板を希フッ酸を含む第３の薬液で洗浄することにより、前記半導体基板の表面を露出させる露出工程を有することが好ましい。

上述の半導体素子の製造方法では、前記酸化処理工程が、前記半導体基板表面にゲート酸化膜を形成するゲート酸化工程であることが好ましい。
上述の半導体素子の製造方法では、前記化学酸化膜工程において、前記化学酸化膜を０．８ｎｍ以上１．５ｎｍ以下の厚さで形成することが好ましい。
上述の半導体素子の製造方法では、前記洗浄工程において、０．５ｎｍ以上１ｎｍ以下の厚さの前記化学酸化膜を前記半導体基板上に残存させておくことが好ましい。

本発明の半導体素子の製造方法によれば、第２の薬液を用いた洗浄工程でパーティクルを十分に除去でき、かつ、洗浄工程後も予め設定した厚さの化学酸化膜が残っている。このため、ゲート酸化工程におけるウェハ表面のラフネス増加を抑制でき、ゲート酸化膜の不良を低減して高品質な半導体素子を得ることができる。

図１は、本実施形態における半導体の製造方法を示す概略図である。 図２は、実施例における熱酸化膜とＣＶＤ酸化膜とを用いたＡＰＭ洗浄によるエッチングレート測定結果を示すグラフである。 図３は、実施例におけるＭＯＳキャパシタの欠陥密度分布を示すグラフである。

以下、本発明を実施するための形態（以下、「本実施形態」という。）について詳細に説明する。なお、本発明は、以下の本実施形態に限定されるものではなく、その要旨の範囲内で種々変形して実施することができる。

［半導体素子の製造方法］
本実施形態に係る半導体素子の製造方法は、半導体基板の表面に化学酸化膜を形成する化学酸化膜形成工程と、化学酸化膜が形成された半導体基板の表面を洗浄して予め設定した所定の厚さの前記化学酸化膜を前記半導体基板上に残存させる洗浄工程と、洗浄した半導体基板を酸化処理する酸化処理工程とを有する。以下、各工程について詳細に説明する。

［化学酸化膜形成工程］
化学酸化膜形成工程では、図１（ａ）に示す半導体基板（以下、基板と記載する）１１の表面を硫酸過水洗浄（ＳＰＭ洗浄）で洗浄する。基板１１は、シリコン基板である。これにより、図１（ｂ）に示すように、基板１１の表面にシリコン酸化膜（ＳｉＯ_２）からなる化学酸化膜１２を形成する。ＳＰＭ洗浄では、Ｈ_２Ｏ_２とＨ_２ＳＯ_４との混合薬液（ＳＰＭ）を用いて洗浄を行う。ＳＰＭは酸性（ｐＨ０〜２）であり、例えば、レジストの残渣除去等、有機物を効果的に除去することもできる。
なお、ＳＰＭ洗浄は、希フッ酸を含む薬液等での洗浄により、基板１１の表面を露出させた後に行うことが好ましい。

ＳＰＭ洗浄によって基板１１の表面に化学酸化膜１２が形成されることにより、ＳＰＭ洗浄後の半導体ウェハを酸化炉に挿入後、炉体を待機温度から酸化温度まで上昇させる間に、炉体内の残留酸素や残留水分により、基板１１のシリコン表面がエッチングされることが抑制される。このため、シリコン表面の表面ラフネスの増加によるゲート酸化膜の不良が引き起こされることを防ぐことができる。本実施形態の化学酸化膜形成工程では、ＡＰＭ洗浄ではなくＳＰＭ洗浄によって化学酸化膜１２を形成することにより、化学酸化膜１２を緻密に形成することができる。このため、後述の酸化処理工程において、残留酸素や残留水分による影響の防止効果が高くなる。

化学酸化膜工程において、化学酸化膜１２を０．８ｎｍ以上１．５ｎｍ以下の厚みで形成することが好ましい。化学酸化膜１２の厚みが０．８ｎｍ以上であれば、次工程の洗浄工程又は酸化処理工程において、化学酸化膜１２が除去されず基板１１の表面の露出を防ぎ、ゲート酸化膜の不良を抑制することができる。また、化学酸化膜１２の厚みの上限は特に限定されないが、１．５ｎｍ以下であることが好ましい。

［洗浄工程］
洗浄工程では、化学酸化膜１２が形成された基板１１の表面をアンモニア過水洗浄（ＡＰＭ洗浄）で洗浄する。ＡＰＭ洗浄では、アンモニア水と過酸化水素水の混合薬液（例えば、ＮＨ_４ＯＨ／Ｈ_２Ｏ_２／Ｈ_２Ｏ）を用いて基板１１表面の洗浄が行われる。これにより、ＳＰＭ洗浄により形成した化学酸化膜１２の表面からパーティクルを十分に除去することができる。

化学酸化膜１２を形成するＳＰＭ洗浄の薬液（ＳＰＭ）は酸性（ｐＨ０〜２）であるため、その薬液中において、基板１１の表面（シリコン表面）のゼータ電位は負の電位となる。一方、パーティクルのゼータ電位は正の電位になる。基板１１のゼータ電位とパーティクルのゼータ電位とが異符号であるため、ＳＰＭ洗浄では、基板１１の表面に異物が付着してしまい、パーティクルを基板１１の表面から十分に除去することができない。

一方、ＡＰＭ洗浄の薬液（ＡＰＭ）はアルカリ性（ｐＨ１０〜１２）であり、ＳＰＭ洗浄で形成した化学酸化膜１２の表面のゼータ電位とパーティクルのゼータ電位とをともに負の電位にすることができる。このため、ＡＰＭ洗浄を行うことにより、基板１１上に形成された化学酸化膜１２の表面からパーティクルを除去することができる。
このとき、図１（ｃ）に示すように、ＡＰＭ洗浄によって化学酸化膜１２の一部が除去されるが、本実施形態における洗浄工程では、予め設定した所定の厚さの化学酸化膜１２を基板１１上に残存させておく。具体的には、洗浄工程では、０．５ｎｍ以上１ｎｍ以下の厚さの化学酸化膜１２を基板１１上に残存させておくことが好ましい。

ＡＰＭ洗浄は、４５℃以上５５℃以下の温度で行うことが好ましい。化学酸化膜１２の形成後（ＳＰＭ洗浄後）に、従来と比べて低温でＡＰＭ洗浄を行うことによって、洗浄工程においてパーティクルを十分に除去しつつ、予め設定した所定の厚さの化学酸化膜１２を基板１１上に残存させることができる。
ＡＰＭ洗浄は、通常、８０℃以上９０℃以下の高温で行われる。これは、通常のＡＰＭ洗浄が、基板の表面をエッチングしてパーティクルを除去する洗浄方法であるからである。

一方、本実施形態の洗浄工程では、ＡＰＭ洗浄を５５℃以下の低温で行うことにより、化学酸化膜１２に対するエッチングレートを低下させることができる。このため、化学酸化膜１２が完全に除去されるのを防ぎつつ、基板１１や化学酸化膜１２の形状変化を防ぐことができる。また、ＡＰＭ洗浄時の温度を４５℃以上とすることで、表面に付着したパーティクルを十分除去することができる。このように、ＡＰＭ洗浄を４５℃以上５５℃以下の低温で行うことにより、パーティクルによるゲート酸化膜の不良を抑制することができ、かつ、酸化処理工程によって引き起こされるゲート酸化膜の不良をより抑制することができる。
すなわち、ＳＰＭ洗浄による化学酸化膜１２の形成後に、この化学酸化膜１２を完全に除去しない低温でのＡＰＭ洗浄を追加することで、ゲート酸化膜不良がより少ない高品質な半導体素子を得ることができる。

［酸化処理工程］
酸化処理工程では、洗浄工程を経てパーティクルが除去された基板１１を酸化処理する。酸化処理工程では、図１（ｄ）に示すように、パーティクルが除去された基板１１を酸化炉に設置し、高温環境下に晒すことでシリコンと酸素とを反応させ、基板１１表面に化学酸化膜１２を残したまま酸化処理することによってシリコン酸化膜（ＳｉＯ_２）を成長させてゲート酸化膜１３を形成する。酸化処理は、７５０℃から８５０℃程度の温度で行われることが好ましい。
本実施形態の製造方法は、半導体素子のゲート酸化膜の不良低減に特に有効であるため、酸化処理工程としては、基板１１の表面にゲート酸化膜を形成するゲート酸化工程であることが好ましい。

［その他］
本実施形態の製造方法として、基板１１上にＬＯＣＯＳ（local Oxidation of silicon）法等によりフィールド酸化膜を形成し、チャネル領域にドーパントとなる不純物を注入した後に、イオン注入時のスルー酸化膜等を希フッ酸等の洗浄で除去して、前述の、化学酸化膜形成工程、洗浄工程、ゲート酸化処理工程を経た後、ポリシリコンを成膜して、半導体素子を製造する製造方法であることが好ましい。

＜薬液の温度の違いにおけるエッチングレートの評価＞
シリコンウェハ上に熱酸化膜を形成した基板と、シリコンウェハ上にＣＶＤ（Chemical Vapor Deposition：化学気相成長）酸化膜を形成した基板とを作製し、ＡＰＭ洗浄の温度の違いによる熱酸化膜及びＣＶＤ酸化膜のエッチングレートの違いを対比した。
ＡＰＭ洗浄に用いる薬液として、ＮＨ_４ＯＨ、Ｈ_２Ｏ_２及びＨ_２Ｏを、ＮＨ_４ＯＨ／Ｈ_２Ｏ_２／Ｈ_２Ｏ＝１／５／５０（体積比）の比率で混合した薬液を使用した。また、ＡＰＭ洗浄時のＡＰＭ薬液の温度を８０℃または５０℃として、熱酸化膜及びＣＶＤ酸化膜のそれぞれのエッチングレートの比較を行った。

図２は、エッチングレート及びその比較結果を示すグラフである。
図２に示すように、薬液の温度を８０℃から５０℃に低温化することにより、熱酸化膜のエッチングレートを約１／５倍、ＣＶＤ酸化膜のエッチングレートを約１／７倍に低下することができた。なお、薬液温度は４５℃から５５℃の範囲であることが望ましく、薬液濃度比率はこの限りではない。

＜ＭＯＳキャパシタの耐圧測定＞
厚さ１７ｎｍのゲート酸化膜を形成したＭＯＳキャパシタを作製し、当該ＭＯＳキャパシタのゲート酸化膜耐圧分布を測定した。当該測定に用いるＭＯＳキャパシタとしては、面積が１ｃｍ^２のＭＯＳキャパシタを使用した。なお、本願発明に係る半導体素子の製造方法の効果を確認するために、以下の実施例１、比較例１及び比較例２のように、製造方法を変えてＭＯＳキャパシタを作製し、それぞれのＭＯＳキャパシタのゲート酸化膜耐圧分布を測定した。

［実施例１］（ＤＨＦ＋ＳＰＭ＋低温ＡＰＭ）
基板であるシリコンウェハ上にＬＯＣＯＳ法によりフィールド酸化膜を形成し、チャネル領域にドーパントとなる不純物を注入した。次に、シリコンウェハに対して希フッ酸洗浄（ＤＨＦ洗浄）を行い、イオン注入時のスルー酸化膜等を除去した。続いて、ＳＰＭ洗浄を行って基板表面に化学酸化膜を形成した後、化学酸化膜表面を温度５０℃のＡＰＭ薬液で洗浄した。このとき、化学酸化膜が１．０ｎｍ残存するようにした。続いて、ＡＰＭ洗浄した基板にゲート酸化膜を形成するゲート酸化工程を経てポリシリコンを成膜してゲート電極を形成し、ＭＯＳキャパシタを作製した。

［比較例１］（ＤＨＦ）
基板であるシリコンウェハ上にＬＯＣＯＳ法によりフィールド酸化膜を形成し、チャネル領域にドーパントとなる不純物を注入した。次に、シリコンウェハに対して希フッ酸洗浄（ＤＨＦ洗浄）を行い、イオン注入時のスルー酸化膜等を除去した。続いて、ＳＰＭ洗浄による化学酸化膜の形成及び低温ＡＰＭ洗浄を行わずに、ゲート酸化工程を経てポリシリコンを成膜してゲート電極を形成し、ＭＯＳキャパシタを作製した。

［比較例２］（ＤＨＦ＋低温ＡＰＭ）
基板であるシリコンウェハ上にＬＯＣＯＳ法によりフィールド酸化膜を形成し、チャネル領域にドーパントとなる不純物を注入した。次に、シリコンウェハに対して希フッ酸洗浄（ＤＨＦ洗浄）を行い、イオン注入時のスルー酸化膜等を除去した。続いて、ＳＰＭ洗浄による化学酸化膜の形成を行わずに、基板表面を温度５０℃のＡＰＭ薬液で洗浄し、ゲート酸化工程を経てポリシリコンを成膜してゲート電極を形成し、ＭＯＳキャパシタを作製した。

図３は、実施例１、比較例１及び比較例２で作製したＭＯＳキャパシタのゲート酸化膜耐圧を測定し、縦軸を欠陥密度、横軸をブレイクダウン電圧としてプロットしたグラフである。ここで、欠陥密度（Ｄ）は、累積故障率（Ｆ）と素子面積（Ｓ）を用いて、１−Ｆ＝ｅｘｐ（−Ｓ×Ｄ）の式で表すことができる。なお、図３において、実施例１の結果を実線で、比較例１の結果を鎖線で、比較例２の結果を点線で示す。
図３から分かる通り、化学酸化膜が形成されていない比較例１（鎖線で示す）のＭＯＳキャパシタに比べて、ＳＰＭ洗浄により形成された化学酸化膜が設けられた実施例１（実線で示す）及び比較例２（点線で示す）のＭＯＳキャパシタの方が、欠陥密度が低減されていることがわかる。

また、比較例２（点線で示す）のＭＯＳキャパシタは、実施例１（実線で示す）のＭＯＳキャパシタと比較して欠陥密度が高くなった。これは、比較例２のＭＯＳキャパシタは、ＳＰＭ洗浄を行わずに低温ＡＰＭ洗浄を行っているため、化学酸化膜が形成されるものの、形成された化学酸化膜の膜密度が小さくなってしまうことに起因する。このため、比較例２のＭＯＳキャパシタは、ゲート酸化工程において残留酸素や残留水分により低温ＡＰＭ洗浄により形成された化学酸化膜と、シリコンウェハ表面とがエッチングされてしまう。それによって基板表面のラフネスが増加し、欠陥密度が高くなったと考えられる。
一方、実施例１のＭＯＳキャパシタは、ＳＰＭ洗浄で形成した緻密な化学酸化膜が低温ＡＰＭ洗浄でエッチングされず残っている。このため、比較例２のＭＯＳキャパシタの製造方法よりも実施例１のＭＯＳキャパシタの製造方法の方が低欠陥のゲート酸化膜を形成することができる。

１１・・・基板
１２・・・化学酸化膜
１３・・・ゲート酸化膜

Claims (6)

1. 半導体基板を硫酸と過酸化水素水とを含む第１の薬液で洗浄して、前記半導体基板の表面に化学酸化膜を形成する化学酸化膜形成工程と、
   前記化学酸化膜形成工程において前記化学酸化膜が形成された前記半導体基板を、アンモニア水と過酸化水素水とを含む第２の薬液で洗浄することにより、前記第１の薬液での洗浄により形成された前記化学酸化膜を、当該化学酸化膜の厚さが全体的に薄くなるように表面側から一部を除去して予め設定した厚さの前記化学酸化膜を前記半導体基板上に残存させておく洗浄工程と、
   前記洗浄工程において洗浄した前記半導体基板を酸化処理する酸化処理工程と、
   を有することを特徴とする半導体素子の製造方法。
2. 前記洗浄工程において、前記第２の薬液での洗浄を４５℃以上５５℃以下の温度で行うことを特徴とする請求項１に記載の半導体素子の製造方法。
3. 前記化学酸化膜形成工程の前に、前記半導体基板を希フッ酸を含む第３の薬液で洗浄することにより、前記半導体基板の表面を露出させる露出工程を有することを特徴とする請求項１又は請求項２に記載の半導体素子の製造方法。
4. 前記酸化処理工程が、前記半導体基板表面にゲート酸化膜を形成するゲート酸化工程であることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体素子の製造方法。
5. 前記化学酸化膜工程において、前記化学酸化膜を０．８ｎｍ以上１．５ｎｍ以下の厚さで形成することを特徴とする請求項１から請求項４のいずれか一項に記載の半導体素子の製造方法。
6. 前記洗浄工程では、０．５ｎｍ以上１ｎｍ以下の厚さの前記化学酸化膜を前記半導体基板上に残存させておくことを特徴とする請求項１から請求項５のいずれか一項に記載の半導体素子の製造方法。

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