TW202213356A - 用於nand記憶體程式設計的架構和方法 - Google Patents

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Abstract

在對記憶體元件程式設計的方法中，禁止資訊儲存至第一鎖存器結構和第二鎖存器結構。將第一狀態程式設計電壓施加至記憶體元件的儲存單元的資料線，從而將儲存單元程式設計至第一狀態。將第一狀態驗證電壓施加至儲存單元的資料線，從而對儲存單元執行第一狀態驗證操作。第一狀態驗證操作基於第一目標值驗證儲存單元的第一狀態閾值電壓，還生成第一狀態驗證操作的失敗模式資料。之後將失敗模式資料儲存至第二鎖存器結構。此外，將第一電平經調整驗證電壓施加至第一電平驗證操作失敗的部分儲存單元的資料線，從而執行第一電平經調整驗證操作。

Description

用於NAND記憶體程式設計的架構和方法
概括而言，本公開內容通常涉及半導體技術的領域，以及更具體而言，本公開內容涉及用於NAND記憶體程式設計的架構和方法。
快閃記憶體元件近來經歷了快速發展。快閃記憶體元件能夠在不施加電壓的情況下在長時段內保持所儲存的資料。此外，快閃記憶體元件的讀取速率相對較高，並且易於抹除所儲存的資料以及向快閃記憶體元件內重寫資料。因而，快閃記憶體元件被廣泛地應用到微型電腦、自動化控制系統等當中。為了提高快閃記憶體元件的位元密度以及降低其位元成本，三維（3D）NAND（與非）快閃記憶體元件已經被開發了出來。
隨著電子系統的性能和複雜度的提高，對系統內的額外記憶體的需求也隨之提高。然而，為了持續降低系統的成本，必須使部件的數量保持最低。這可以通過利用諸如三層單元（TLC）的技術來提高積體電路的儲存密度而實現。例如，TLC NAND快閃記憶體記憶體是非常有成本效益的非揮發性記憶體。三層單元通過將位元模式分配到儲存在單元上的特定閾值電壓（Vt）範圍而利用了傳統快閃記憶體單元的類比性質。這種技術允許每單元儲存三個位，這取決於分配給該單元的電壓範圍的數量以及所分配的電壓範圍在儲存單元的壽命期的操作期間的穩定性。
在本公開中，實施例涉及用於基於演算法對3D-NAND記憶體元件的三層單元程式設計的設備和方法，該演算法啟用具有降低數量的鎖存器的頁暫存器中的非破壞性模式程式。
根據本公開的一個方面，提供了一種對記憶體元件程式設計的方法，其中，該記憶體元件可以包括快取記憶體結構和儲存單元。在該方法中，可以將禁止資訊儲存至該快取記憶體結構的第一鎖存器結構和第二鎖存器結構。可以將第一狀態程式設計電壓施加至儲存單元的資料線，從而將儲存單元程式設計至第一狀態。可以將第一狀態驗證電壓施加至儲存單元的資料線，從而對儲存單元執行第一狀態驗證操作。第一狀態驗證操作可以基於第一目標值驗證儲存單元的第一狀態閾值電壓，並且還生成第一狀態驗證操作的失敗模式資料。失敗模式資料可以而被儲存至第二鎖存器結構，並且指示通過第一狀態驗證操作的第一部分儲存單元和未通過第一狀態驗證操作的第二部分儲存單元。此外，可以將經調整的第一狀態驗證電壓施加至未通過第一狀態驗證操作的第二部分儲存單元的資料線，從而對第二部分儲存單元執行經調整的第一狀態驗證操作。經調整的第一狀態驗證操作可以驗證被施加了經調整的第一狀態驗證電壓的第二部分儲存單元的第一狀態閾值電壓。
在該方法中，可以基於驗證狀態計數器的計數器值小於第一值將所述第一狀態程式設計電壓施加至儲存單元的資料線，從而將儲存單元程式設計至該第一狀態。針對驗證狀態計數器的計數器值的第一值可以為八，並且驗證狀態計數器的計數器值可以指示對儲存單元的哪一狀態編碼。
為了將第一狀態程式設計電壓施加至儲存單元的位元線，可以根據儲存在第一鎖存器結構中的禁止資訊和計數器值確定初始第一狀態程式設計電壓。可以採用第一鎖存器結構中的初始經調整驗證資訊（或3BL資訊）代替所述初始資訊。可以基於初始第一狀態程式設計電壓和該初始經調整驗證資訊確定第一狀態程式設計電壓。初始經調整驗證資訊可以指示哪些儲存單元在經調整的第一狀態驗證操作之前的先前的經調整驗證操作中接收了先前的經調整驗證電壓。
在一些實施例中，在施加第一狀態驗證電壓之前，可以使第一鎖存器結構中的禁止資訊反轉，以形成經反轉的禁止資訊，其中，經反轉禁止資訊可以指示儲存單元的未經驗證的狀態，其包括第一狀態和第一狀態以後的其餘狀態。
在一些實施例中，在將禁止資訊儲存至快取記憶體結構的第一鎖存器結構和第二鎖存器結構時，可以將儲存單元的下頁資訊儲存至快取記憶體結構的第三鎖存器結構，可以將儲存單元的中頁資訊儲存至快取記憶體結構的第四鎖存器結構，並且可以將儲存單元的上頁資訊儲存至快取記憶體結構的第五鎖存器結構。
在該方法中，在執行了第一狀態驗證操作之後，可以將第一狀態失敗驗證資訊添加至第一鎖存器結構，其中，第一狀態失敗驗證資訊可以指示未通過第一狀態驗證操作的該第二部分儲存單元。
在該方法中，在執行了經調整的第一狀態驗證操作之後，可以將禁止資訊和經調整的第一狀態驗證資訊儲存至第二鎖存器結構，其中，經調整的第一狀態驗證資訊指示哪些儲存單元接收了經調整的第一狀態驗證電壓。
在該方法中，在執行了第一狀態驗證操作之後，可以回應於失敗模式資料的失敗率等於或小於第二值而使驗證狀態計數器的計數器值增加。
在該方法中，在執行了經調整的第一狀態驗證操作之後，可以將第二狀態驗證電壓施加至儲存單元的資料線，並且對儲存單元執行第二狀態驗證操作，由此基於第二目標值驗證儲存單元的第二狀態閾值電壓。此外，可以將經調整的第二狀態驗證電壓施加至未通過第二狀態驗證操作的一部分儲存單元的資料線，從而能夠對未通過第二狀態驗證操作的該部分儲存單元執行經調整的第二狀態驗證操作。
此外，可以將第二狀態失敗驗證資訊添加至第一鎖存器結構。第二狀態失敗驗證資訊可以由第二狀態驗證操作獲得並且指示未通過第二狀態驗證操作的該部分儲存單元。此外，將經調整的第二狀態驗證資訊添加至第二鎖存器結構，其中，經調整的第二狀態驗證資訊指示哪些儲存單元接收了該經調整的第二狀態驗證電壓。
接下來，將禁止資訊、第一狀態通過驗證資訊和第二狀態通過驗證資訊儲存至第一鎖存器結構，其中，第一狀態通過驗證資訊是由第一狀態驗證操作獲得的，並且指示通過了第一狀態驗證操作的第一部分儲存單元，並且第二狀態通過驗證資訊指示通過第二狀態驗證操作的一部分儲存單元。可以做出判斷，以判斷驗證電平計數器的計數器值是否大於或等於第一值。回應於判斷驗證狀態計數器的計數器值小於該第一值，在實施例中，可以在驗證狀態計數器的計數器值未變時對儲存單元進行針對第一狀態的程式設計和驗證。在另一實施例中，可以在驗證狀態計數器的計數器值增大一時，作為回應對儲存單元進行針對第一狀態的後續狀態的程式設計和驗證。
在該方法中，為了針對第一狀態的後續狀態對儲存單元程式設計，可以根據儲存在第一鎖存器結構中的禁止資訊確定初始後續狀態程式設計電壓。接下來採用第一鎖存器結構中的包括經調整的第一狀態驗證資訊和經調整的第二狀態驗證資訊的經調整驗證資訊代替禁止資訊。可以基於初始後續狀態程式設計電壓和經調整驗證資訊確定後續狀態程式設計電壓。可以進一步將後續狀態程式設計電壓施加到儲存單元的資料線上，從而將處於該後續狀態的儲存單元程式設計至該第一狀態。
在該方法中，為了針對第一狀態的後續狀態對儲存單元進行驗證，可以對儲存單元的資料線施加後續狀態驗證電壓，從而對儲存單元執行後續狀態驗證操作。後續狀態驗證操作可以基於後續目標值驗證儲存單元的後續狀態閾值電壓，並且還生成後續狀態驗證操作的失敗模式資料。失敗模式資料可以被儲存至第二鎖存器結構，並且指示通過了後續狀態驗證操作的第一部分儲存單元和未通過後續狀態驗證的第二部分儲存單元。此外，可以將後續狀態經調整驗證電壓施加至未通過後續狀態驗證操作的第二部分儲存單元的資料線，從而對第二部分儲存單元執行後續狀態經調整驗證操作，其中，後續狀態經調整驗證操作可以驗證被施加了後續狀態經調整驗證電壓的第二部分儲存單元的後續狀態閾值電壓。
根據本公開的另一方面，提供了一種記憶體元件。該記憶體元件可以包括多個儲存單元以及包括資料線偏置電路和頁暫存器的快取記憶體結構。資料線偏置電路可以耦接至儲存單元的資料線，並且被配置為對資料線施加偏置電壓。頁暫存器可以包括第一鎖存器結構和第二鎖存器結構。資料線偏置電路中的每者可以耦接至相應的資料線，並且頁暫存器的每者可以包括相應的第一鎖存器結構和相應的第二鎖存器結構。該記憶體元件還可以包括耦接至儲存單元的資料線、第一鎖存器結構和第二鎖存器結構的控制電路。該控制電路可以被配置為將禁止資訊儲存至第一鎖存器結構和第二鎖存器結構。該控制電路可以被配置為通過資料線偏置電路將第一狀態程式設計電壓施加至儲存單元的資料線，從而將儲存單元程式設計至第一狀態。
該控制電路還可以被配置為通過資料線偏置電路將第一狀態驗證電壓施加至儲存單元的資料線，從而對儲存單元執行第一狀態驗證操作。第一狀態驗證操作可以基於第一目標值驗證儲存單元的第一狀態閾值電壓，並生成第一狀態驗證操作的失敗模式資料，其中，該失敗模式資料可以被儲存至第二鎖存器結構並且指示通過了第一狀態驗證操作的第一部分儲存單元以及未通過第一狀態驗證操作的第二部分儲存單元。該控制電路還可以被配置為通過資料線偏置電路將經調整的第一狀態驗證電壓施加至未通過第一狀態驗證操作的第二部分儲存單元的資料線，以對第二部分儲存單元執行經調整的第一狀態驗證操作。經調整的第一狀態驗證操作可以驗證被施加了經調整的第一狀態驗證電壓的第二部分儲存單元的第一狀態閾值電壓。
在一些實施例中，頁暫存器可以進一步包括被配置為儲存儲存單元的下頁資訊的第三鎖存器結構、被配置為儲存儲存單元的中頁資訊的第四鎖存器結構以及被配置為儲存儲存單元的上頁資訊的第五鎖存器結構。頁暫存器中的每者可以包括相應的第三鎖存器結構、相應的第四鎖存器結構和相應的第五鎖存器結構。
在一些實施例中，該控制電路可以包括驗證狀態計數器，其被配置為回應於失敗模式資料的失敗率等於或小於第二值而使驗證狀態計數器的計數器值增加。驗證狀態計數器的計數器值可以指示將儲存單元程式設計到了哪一狀態中。
該控制電路可以被進一步配置為基於驗證狀態計數器的計數器值小於第一值將第一狀態程式設計電壓施加至儲存單元的資料線，從而將儲存單元程式設計至該第一狀態。
為了將儲存單元程式設計至第一電平，該控制電路可以根據儲存在第一鎖存器結構中的禁止資訊和計數器值確定初始第一狀態程式設計電壓。該控制電路可以採用第一鎖存器結構中的初始經調整驗證資訊代替禁止資訊，並且基於初始第一狀態程式設計電壓和初始經調整驗證資訊確定第一狀態程式設計電壓。初始經調整驗證資訊可以指示哪些儲存單元在經調整的第一狀態驗證操作之前的先前的經調整驗證操作中接收了先前的經調整驗證電壓。該控制電路可以進一步通過資料線偏置電路將第一狀態程式設計電壓施加至儲存單元的資料線，從而將儲存單元程式設計至該第一狀態。
在一些實施例中，該控制電路可以使第一鎖存器結構中的禁止資訊反轉，其中，經反轉的禁止資訊指示儲存單元的未經驗證的狀態，其包括第一狀態和第一狀態以後的其餘狀態。因而，該控制電路可以通過資料線偏置電路將第一狀態驗證電壓施加至儲存單元的資料線，以執行第一狀態驗證操作，其中，第一狀態驗證電壓可以是根據儲存在第一鎖存器結構中的經反轉的禁止資訊確定的。
該快取記憶體結構可以進一步包括驗證電路，其中，驗證電路中的每者耦接至相應的資料線、相應的第一鎖存器結構以及相應的第二鎖存器結構。驗證電路被可以配置為讀取被施加了第一狀態驗證電壓的儲存單元，以驗證儲存單元的第一狀態閾值電壓是否符合第一目標值。此外，第一狀態驗證操作的失敗模式資料可以通過驗證電路儲存至第二鎖存器結構。
下文的公開內容提供了用於實施所提供的主題的不同特徵的很多不同實施例或示例。下文描述了元件和佈置的具體示例以簡化本公開。當然，這些只是示例，並非意在構成限制。例如，下文的描述當中出現的在第二特徵上或之上形成第一特徵可以包括所述第一特徵和第二特徵可以直接接觸的實施例，還可以包括可以在所述第一特徵和第二特徵之間形成額外的特徵從而使得所述第一特徵和第二特徵可以不直接接觸的實施例。此外，本公開可以在各個示例中重複使用作為附圖標記的數字及/或字母。這種重複的目的是為了簡化和清楚的目的，其本身並不表示所討論的各種實施例及/或配置之間的關係。
此外，文中為了便於說明可以採用空間相對術語，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一個元件或特徵與其他元件或特徵的如圖所示的關係。空間相對術語意在包含除了附圖所示的取向之外的處於使用或操作中的元件的不同取向。所述設備可以具有其他取向（旋轉90度或者處於其他取向上），並照樣相應地解釋文中採用的空間相對描述詞。
3D-NAND元件可以包括多個平面。這些平面中的每者可以包括多個塊。圖1是3D-NAND元件100（或元件100）的例示性實施例。如圖1中所示，元件100可以包括平面102和平面104。平面102和平面104中的每者可以包括兩個相應的塊。例如，平面102可以包括兩個塊106和塊108，並且平面104可以包括兩個塊110和塊112。此外，這些塊中的每者可以包括多個儲存單元串，在儲存單元串中，儲存單元在基底之上沿元件100的高度方向順次串聯設置。應當指出，圖1僅為示例，並且元件100可以包括任何數量的平面，並且平面中的每者可以根據元件設計包括任何數量的塊。在元件100中，平面中的每者可以耦接至相應的快取記憶體結構，諸如動態資料快取記憶體（DDC）或者靜態頁暫存器（SPB）。例如，可以將塊106耦接至快取記憶體結構114，並且可以將塊108耦接至快取記憶體結構116。快取記憶體結構可以包括感測放大器，其耦接至位元線並且被配置為感測3D-NAND元件100的操作期間的信號。快取記憶體結構可以包括多個頁暫存器。頁暫存器的每者可以耦接至相應的位元線並且包括多個鎖存器（或者鎖存結構）。頁暫存器被配置為在3D-NAND元件100工作時暫時保存資料。例如，在3D-NAND元件的儲存單元為三層單元（TLC）時，頁暫存器的每者可以包括六個鎖存器。元件100還可以包括週邊電路122，週邊電路122可以包括解碼器結構、驅動器結構、充電結構和其他操作儲存單元的結構。
在元件100中，塊的每者可以包括形成在字線層和絕緣層的堆疊中的階梯區和陣列區。圖2是元件100的塊106的例示性實施例。如圖2中所示，塊106可以包括陣列區200A和佈置在介電層24中的階梯區200B-200C。陣列區200A可以佈置在階梯區200B-200C之間，並且形成於基底10之上的由交替的字線層12a-12p和絕緣層14a-14q構成的堆疊內。字線層12a-12p可以包括在基底10之上順次佈置的一個或多個底部選擇柵（BSG）層、閘極層（或字線層）以及一個或多個頂部選擇柵（TSG）層。例如，字線層12o-12p可以是元件100中的BSG層，並且字線層12a-12b可以是元件100中的TSG層。陣列區200A可以包括多個溝道結構18。溝道結構18中的每者可以包括相應的頂部溝道接觸19和相應的底部溝道接觸21。溝道結構18中的每者可以穿過所述堆疊延伸並且可以耦接至字線層12a-12p，以形成相應的垂直NAND儲存單元串。垂直NAND儲存單元串可以包括在基底10之上沿基底的高度方向（例如，Z方向）順次串聯設置的一個或多個底部選擇電晶體（BST）、多個儲存單元（MC）以及一個或多個頂部選擇電晶體（TST）。該一個或多個BST可以由該溝道結構以及該一個或多個BSG層形成，MC可以由該溝道結構和字線層形成，並且該一個或多個TST可以由該溝道結構和該一個或多個TSG層形成。
在元件100中，儲存單元的每者可以根據元件設計，儲存一個或多個邏輯位元。例如，儲存單元可以是單層單元（SLC）、多層單元（MLC）或三層單元（TLC）。相應地，儲存單元中的每個儲存單元可以儲存一個邏輯位元、兩個邏輯位元或三個邏輯位元。
仍然參考圖2，可以按照階梯配置將字線層12a-12p形成到階梯區200A-200B內，並且可以沿高度方向形成耦接至字線層12a-12p的多個字線接觸22。因而，能夠通過耦接至字線層12a-12p的字線接觸22將閘極電壓施加到儲存單元的閘極上。
此外，可以進一步將溝道結構的每者耦接至相應的位元線（或位元線結構）。在一些實施例中，可以將位元線連接至溝道結構18的頂部溝道接觸19並且將位元線配置為在操作溝道結構（諸如對溝道結構程式設計、抹除或讀取）時施加偏置電壓。元件100可以具有多個狹縫結構（或閘極線狹縫結構）。例如，在圖2中包含了兩個狹縫結構20a-20b。狹縫結構20a-20b可以由導電材料構成，並且位於陣列公共源極（ACS）區16上，以起著接觸的作用。ACS區形成於基底10內，以起著元件100的公共源極的作用。
圖3是能夠形成於元件100中的NAND儲存單元串（或串）300的示意圖。如圖3中所示，串300可以包括在基底10之上沿基底的高度方向（Z方向）順次串聯設置的底部選擇電晶體（BST）302、多個儲存單元（MC）304以及頂部選擇電晶體（TST）306。串300可以通過TST 306的汲極端子耦接至位元線308，並且可以通過BST 302的源極端子耦接至ACS 310。在元件100的操作期間，可以向位元線308，通過TSG層向TST 306的閘極，通過WL層向MC 304的閘極，通過BSG層向BST 302的閘極以及通過狹縫結構（例如，20a或20b）向ACS 310施加適當的電壓。
如上文所提及的，儲存單元可以是能夠分別儲存單個邏輯位元、兩個邏輯位元、三個邏輯位元或四個邏輯位元的單層單元、多層單元、三層單元或四層單元。圖4是3D-NAND元件的三層單元（TLC）中的資料儲存的示意圖。如圖4中所示，TLC可以具有八個閾值電壓Vt0-Vt7（或八個電平LV0-LV7），並且這八個閾值電壓Vt0-Vt7中的每者可以表示三個對應的邏輯位元。例如，第一閾值電壓（或第一電平LV0）Vt0對應於邏輯位元000，並且第二閾值電壓（或第二電平LV1）Vt1對應於邏輯位元100。因而，通過將TLC的閾值電壓調整至目標值（或目標閾值電壓），能夠使TLC程式設計有（或寫入）對應的邏輯位元。在TLC的程式設計操作完成時，可以執行接下來的驗證操作，以驗證TLC的閾值電壓是否符合目標值。可以將TLC中儲存的邏輯位元進一步劃分成三個邏輯頁，即下頁、中頁和上頁。例如，可以將TLC的第二電平LV1的邏輯位元100進一步儲存到下頁、中頁和上頁內，其中，邏輯位元1可以儲存在上頁內，第一邏輯位元0可以儲存在中頁內，並且第二邏輯位元0可以儲存在下頁內。這些邏輯頁中的每者中的資訊（例如，下頁資訊、中頁資訊和上頁資訊）可以表示相應的實體，諸如歌曲或圖片。在一些實施例中，邏輯頁中的每者中的資訊可以在程式設計操作期間暫時儲存在對應的鎖存器內。
在根據相關方法對3D-NAND元件程式設計時，可以貫穿整個程式設計操作採用頁暫存器的三個鎖存器儲存原始資料（或經處理的資料）。此外，可以保留一個特定的鎖存器（又稱為禁止鎖存器）來儲存禁止資訊，可以將一個鎖存器用於感測/程式設計，並且可以應用一個鎖存器來儲存3BL（3位元線）資訊。在本公開中，提供用於3D-NAND元件的程式設計操作的被稱為非禁止驗證的感測方案。在非禁止驗證中，可以應用包括五個鎖存器的頁暫存器。相應地，能夠降低鎖存器的數量，例如，在相關方法中應用的六個鎖存器。此外，在非禁止驗證中，在切換驗證狀態時可以應用更少的頁暫存器操作。
圖5是在程式設計操作中使用的電路500的例示性方框示意圖。如圖5中所示，電路500可以包括頁暫存器500A。頁暫存器500A可以包括被配置為儲存禁止資訊和來自驗證操作的驗證資訊的DS鎖存器（或第一鎖存器）502、被配置為儲存禁止資訊和3BL資訊（或者來自經調整的驗證操作的經調整驗證資訊）的DL鎖存器（或第二鎖存器）504、被配置為在程式設計操作期間儲存各儲存單元的下頁資訊的D1鎖存器（或第三鎖存器）506、被配置為儲存各儲存單元的中頁資訊的D2鎖存器（或第四鎖存器）508、以及被配置為儲存各儲存單元的上頁資訊的DC鎖存器（或第五鎖存器）510。可以使DS鎖存器502、DL鎖存器504、D1鎖存器506、D2鎖存器508和DC鎖存器510進一步相互耦接，並且相互共用資料。在一些實施例中，頁暫存器200A中的鎖存器可以由交叉耦合邏輯反相器形成。
電路500還可以包括耦接至DS鎖存器502的位元線（BL）偏置電路512。BL偏置電路512可以進一步耦接至位元線（BL）516，並且根據DS鎖存器502中儲存的禁止資訊向BL 516施加偏置電壓。在程式設計操作期間，可以通過BL偏置電路512向BL 516施加程式設計電壓。可以通過BL 516將程式設計電壓進一步施加至儲存單元，從而對儲存單元程式設計。在驗證操作期間，可以通過BL偏置電路512向BL 516施加驗證電壓。可以通過BL 516將驗證電壓進一步施加至儲存單元，以進行驗證操作。電路500還可以包括耦接至BL 516、DS鎖存器502和DL鎖存器504的驗證電路514，例如，感測放大器。可以將驗證電路514配置為在驗證操作期間讀取儲存單元，以驗證儲存單元的閾值電壓是否符合目標值。如果儲存單元的閾值電壓符合目標值，那麼其表明儲存單元通過了驗證操作。如果儲存單元的閾值電壓不符合目標值，那麼其表明儲存單元的驗證操作失敗。在儲存單元的閾值電壓不符合目標值時，可以通過BL 516向儲存單元施加經調整的驗證電壓，以驗證儲存單元的閾值電壓是否能夠符合經調整的值。
驗證電路514可以進一步生成失敗模式資料（又稱為驗證失敗計數器（VFC）），其指示儲存單元中的哪些儲存單元驗證操作失敗。驗證電路514可以進一步將驗證資訊傳輸至DS鎖存器502及/或DL鎖存器504。電路500還可以包括驗證電平計數器（未示出），其被配置為回應於失敗模式資料的失敗率等於或小於標準值（例如10%）而使計數器值增加，例如，使驗證電平計數器的計數器值加一。驗證電平計數器的計數器值可以指示將儲存單元程式設計到了哪一電平中。
應當指出，3D-NAND元件（例如，元件100）可以包括佈置在快取記憶體結構（例如，114、116）中的多個電路500，並且電路500中的每者可以耦接至3D-NAND元件的相應位元線，並在程式設計操作中使用。
圖6是根據本公開的例示性實施例的用於記憶體程式設計的方法600的流程圖。如圖6中所示，方法600可以包括被配置為對3D NAND元件（例如，元件100）的儲存單元進行程式設計的程式設計脈衝操作600A以及程式設計驗證操作600B，程式設計驗證操作600B被配置為驗證是否將儲存單元程式設計到了目標閾值電壓。如圖6中所示，方法600可以開始於步驟S604，在該步驟中可以執行準備。在準備中，可以抹除儲存單元，以接收新資料，並且可以在第一鎖存器（例如，DS鎖存器502）和第二鎖存器（例如，DL鎖存器504）中設置（或儲存）禁止資訊。禁止資訊可以由邏輯1和邏輯0形成，其中，邏輯1指示不對儲存單元程式設計，並且邏輯0指示對儲存單元程式設計。
之後，方法600可以進行至步驟S606，其為程式設計脈衝操作600A的第一步驟。在步驟S606中，可以根據第一鎖存器（例如，DS鎖存器502）中設置的禁止資訊和驗證狀態計數器的計數器值，確定初始第一狀態程式設計電壓。在方法600的例示性實施例中，第一狀態可以是儲存單元的第三電平LV2，因而驗證狀態計數器的計數器值為二。之後，方法600可以進行至步驟S608，其為程式設計脈衝操作600A的第二步驟。在步驟S608中，接下來可以用曾儲存在第二鎖存器（例如，DL鎖存器504）中的初始經調整驗證資訊（3BL資訊）來代替第一鎖存器（例如，DS鎖存器502）中的禁止資訊，其中，初始經調整驗證資訊表明儲存單元中的哪些儲存單元在從在先狀態（例如，第二電平LV1）向第一狀態（例如，第三電平LV2）的先前的經調整驗證操作中接收了先前的經調整驗證電壓。之後，可以基於初始第一狀態程式設計電壓和初始經調整驗證資訊確定第一狀態程式設計電壓，並且將第一狀態程式設計電壓施加至儲存單元的資料線（例如，字線或位元線），從而將儲存單元程式設計至第一狀態（例如，LV2）。
方法600可以進行至S610，從而開始程式設計驗證操作600B。在步驟S610中，可以將第一狀態驗證電壓施加至儲存單元的資料線，從而對儲存單元執行第一狀態驗證（或第一狀態驗證操作），其中，第一狀態驗證可以基於第一目標值驗證儲存單元的第一狀態閾值電壓，並進一步生成第一狀態驗證的失敗模式資料（或VFC）。在圖6的例示性實施例中，第一狀態為儲存單元的第三電平LV2，並且第一狀態閾值電壓相應地為Vt2。失敗模式資料可以被設置到（傳輸給、儲存至或保存至）第二鎖存器結構（例如，DL鎖存器504），並且指示：通過了第一狀態驗證的第一部分儲存單元、和第一狀態驗證失敗的第二部分儲存單元。在一些實施例中，在第一狀態驗證之前，可以使第一鎖存器結構中的禁止資訊反轉，並且反轉後的禁止資訊指示儲存單元的未經驗證的狀態，包括第一狀態（例如，第三電平LV2）和第一狀態以後的其餘狀態（例如，LV3-LV7）。在一些實施例中，可以將第一狀態失敗驗證資訊添加至第一鎖存器結構（例如，DS鎖存器502），其中，第一狀態失敗驗證資訊指示未通過第一狀態驗證的第二部分儲存單元。
在步驟S612中，可以對失敗模式資料進行計數，以計算出失敗模式資料的失敗率。
在步驟S614中，可以將經調整的第一狀態驗證電壓施加至未通過第一狀態驗證的第二部分儲存單元的資料線，從而對第二部分儲存單元執行經調整的第一狀態驗證（或者經調整的第一狀態驗證操作）。在一些實施例中，可以將禁止資訊和經調整的第一狀態驗證資訊（或3BL資訊）設置給第二鎖存器結構。經調整的第一狀態驗證資訊指示哪些儲存單元接收經調整的第一狀態驗證電壓。
在步驟S616中，可以基於失敗模式資料的失敗率做出判決。回應於關於失敗模式資料的失敗率等於或小於標準值的判決（即，步驟S616中的通過），方法600可以進行至S618，在S618中，可以使驗證狀態計數器的計數器值增大一，之後進行至步驟S620。回應於關於失敗模式資料的失敗率大於標準值的判決（即，步驟S616中的失敗），方法600直接進行至步驟S620。
在步驟S620中，可以將第二狀態驗證電壓施加至儲存單元的資料線，從而對儲存單元執行第二狀態驗證（或者第二狀態驗證操作），由此基於第二目標值驗證儲存單元的第二狀態閾值電壓。在圖6的例示性實施例中，當第一狀態為LV2時，第二狀態因而為LV3，並且第二狀態閾值電壓相應地為Vt3。在步驟S622中，可以將經調整的第二狀態驗證電壓施加至未通過第二狀態驗證的一部分儲存單元的資料線，從而對未通過第二狀態驗證的該部分儲存單元執行經調整的第二狀態驗證（或經調整的第二狀態驗證操作）。如步驟S624和步驟S626中所示，可以針對儲存單元的其餘狀態（例如，LV4-LV7）重複所述驗證操作和經調整驗證操作，直到完成針對最後狀態（例如，LV7）的驗證和經調整驗證為止。在一些實施例中，可以將第一狀態（例如，LV2）和第一狀態以後的狀態（例如，LV3-LV7）的失敗驗證資訊設置到第一鎖存器結構（例如，DS鎖存器502），並且可以將第一狀態和第一狀態以後的狀態的經調整驗證資訊設置到第二鎖存器結構（例如，DL鎖存器504）。
之後，方法600進行至步驟S628，其中，可以做出判斷驗證狀態計數器的計數器值是等於閾值（例如，八）還是小於該閾值的判決。如上文所提及的，驗證狀態計數器的計數器值指示將對儲存單元的哪一狀態進行程式設計和驗證。在驗證狀態計數器的計數器值等於八時（例如，S628中的“是”），其表明程式設計和驗證的第一狀態是儲存單元的第八電平LV7，並且第八電平LV7也被成功程式設計。因而，方法600進行至步驟S699，因為儲存單元的所有電平（LV0-LV7）都得到了成功程式設計。在驗證狀態計數器的計數器值小於八（例如，S628中的“否”）時，其表明第一狀態不是儲存單元的第八電平LV7，並且方法600必須繼續對驗證狀態計數器的計數器值指示的下一狀態進行程式設計和驗證。例如，在驗證狀態計數器的計數器值為三時，必須程式設計和驗證的下一狀態是儲存單元的第四電平LV3。
如S628中所示，回應於計數器值小於八，可以針對下一狀態對儲存單元進行程式設計和驗證。在實施例中，回應於驗證狀態計數器的計數器值未變，下一狀態仍然是第一狀態。在另一個實施例中，回應於驗證狀態計數器的計數器值在步驟S618中增大一，下一狀態是第一狀態的後續狀態。為了對儲存單元的下一狀態程式設計，根據設置在第一鎖存器結構中的禁止資訊確定初始程式設計電壓。此外，可以用第一鎖存器結構中的經調整驗證資訊代替第一鎖存器結構中的禁止資訊。經調整的驗證資訊指示哪些儲存單元接收經調整的第一狀態驗證操作中的經調整的第一狀態驗證電壓。因而，可以基於初始程式設計電壓和經調整驗證資訊確定程式設計電壓，並且可以對儲存單元的資料線施加該程式設計電壓，從而將處於該後續狀態（例如，LV3）中的儲存單元程式設計到第一狀態（例如，LV2）。
表格1示出了在程式設計操作和驗證操作開始於儲存單元的第二電平（例如，LV1）時驗證電平和驗證內容的關係。
表格1：驗證電平和驗證內容的關係
驗證電平 LV1 LV2 LV3 LV4 LV5 LV6 LV7
驗證內容 LV1~LV7 LV1失敗+ LV2~LV7 LV1失敗+ LV2失敗+ LV3~LV7   （LV1~LV3） 失敗+ LV4~LV7 （LV1~LV4） 失敗+ LV5~LV7 （LV1~LV5） 失敗+ LV6~LV7 （LV1~LV6） 失敗+ LV7
如表格1中所示，在第二電平（LV1）是受到程式設計和驗證的第一狀態時，驗證操作可以驗證第二電平（LV1）到第八電平（LV7）。對於相對于第一狀態的其餘狀態而言，驗證操作可以再次在該其餘狀態的先前狀態中驗證在該先前狀態中失敗的儲存單元，並且從該其餘狀態到最後狀態（例如，第八電平LV7）對儲存單元進行驗證。例如，在對第三電平（例如，LV2）進行程式設計和驗證時，驗證操作可以在第二電平（例如，LV1）中再次驗證在第二電平中失敗（例如，LV1失敗）的儲存單元，並且從第三電平（例如，LV2）到最後電平（例如，LV7）對儲存單元進行驗證。例如，在對第四電平（例如，LV3）進行程式設計和驗證時，驗證操作可以再次在第二電平（例如，LV1）中驗證在第二電平中失敗（例如，LV1失敗）的儲存單元，再次在第三電平（例如，LV2）中驗證在第三電平中失敗（例如，LV2失敗）的儲存單元，並且從第四電平（例如，LV3）到第八電平（例如，LV7）對儲存單元進行驗證。
圖7-圖13是在基於上文描述的方法對3D-NAND記憶體元件程式設計時各種鎖存器狀態的示意圖。如圖6中所提及的，為了對3D-NAND元件程式設計，可以首先應用準備操作（例如，圖6中的S604）。接下來，可以應用程式設計操作（例如，圖6中的600A），從而對3D-NAND元件的儲存單元進行程式設計（寫入）。此外，可以應用驗證操作（例如，圖6中的600B），以驗證儲存單元是否得到了成功程式設計。圖7示出了在執行準備操作（例如，S604）時鎖存器的鎖存器狀態。如上文所提及的，3D-NAND元件可以包括由多個垂直NAND儲存單元串形成的儲存單元。垂直NAND儲存單元串的每者可以耦接至相應的位元線，並且可以將位元線進一步耦接至包括鎖存器的相應頁暫存器，如圖5中所示。在準備操作當中，可以抹除儲存單元，以接收所要程式設計的資料，並且可以在DS鎖存器（例如，DS鎖存器502）和DL鎖存器（例如，DL鎖存器504）中設置（儲存或保存）禁止資訊。禁止資訊可以由邏輯1和邏輯0指示。  例如，邏輯1指示將不對儲存單元程式設計，邏輯0指示將對儲存單元程式設計。此外，可以將被程式設計在儲存單元中的使用者資料儲存到D1鎖存器、D2鎖存器和DC鎖存器中。D1鎖存器可以保存儲存單元的下頁資訊，D2鎖存器可以保存儲存單元的中頁資訊，並且DC鎖存器可以保存儲存單元的上頁資訊。在準備操作（例如，圖6中的S604）完成時，可以通過BL偏置電路（例如，BL偏置電路512）將程式設計脈衝（或者程式設計電壓）施加至儲存單元的閘極，從而對儲存單元程式設計，其可以如圖6中的程式設計脈衝600A所示。例如，可以將儲存單元程式設計至第一狀態。在圖7的例示性實施例中，第一狀態是儲存單元的第三電平LV2。
圖8示出了在執行第一狀態驗證操作（例如，圖6中的S610）之前鎖存器的鎖存器狀態。如圖8中所示，可以使DS鎖存器中的禁止資訊反轉，其中，反轉後的禁止資訊（例如，~禁止資訊）可以指示儲存單元的未經驗證的狀態。在圖8的例示性實施例中，經反轉的禁止資訊指示所要驗證的第一狀態是儲存單元的第三電平LV2。此外，經反轉的禁止資訊指示第一狀態以後的其餘狀態為LV3-LV7，並且儲存單元的第一電平LV0和第二電平LV1通過了驗證操作。因而，還可以將~禁止資訊定義為~ （LV0 │Lv1）（即，非LV0或非LV1）。
圖9示出了在對儲存單元執行第一狀態驗證操作（例如，圖6中的S610）時鎖存器的鎖存器狀態，其中，可以向儲存單元的資料線（例如，BL 516）施加第一狀態驗證電壓，並且第一狀態驗證電壓可以進一步耦接至儲存單元的閘極，以執行第一狀態驗證操作（或第一狀態驗證）。在LV2為第一狀態時，第一狀態驗證用於驗證儲存單元的第一狀態閾值電壓是否符合第一目標值（例如，Vt2）。第一狀態驗證電壓可以是具有接近第一目標值的強度的脈衝電壓信號。如果在第一狀態驗證電壓下儲存單元被導通，那麼其可以表明儲存單元的閾值電壓不符合第一目標值，並且第一狀態驗證失敗。如果在第一狀態驗證電壓下儲存單元未被導通，那麼其可以表明儲存單元的閾值電壓符合第一目標值，並且通過第一狀態驗證。此外，可以生成第一狀態驗證的驗證失敗計數器（VFC）並且將其設置到（保存到，儲存到或者提供給）DL鎖存器（例如，504）。驗證失敗計數器可以包括失敗模式資料，並且指示通過了第一狀態驗證的第一部分儲存單元以及未通過第一狀態驗證的第二部分儲存單元。此外，可以將第一狀態失敗驗證資訊（例如，第一狀態PV通過（PV pass））添加至DS鎖存器。第一狀態失敗驗證資訊指示未通過第一狀態驗證的第二部分儲存單元。
圖10示出了在執行經調整的第一狀態驗證（例如圖6中的S614）時鎖存器的鎖存器狀態，其中，可以將經調整的第一狀態驗證電壓施加至未通過第一狀態驗證的該第二部分儲存單元的資料線，從而對該第二部分儲存單元執行經調整的第一狀態驗證。在一些實施例中，可以將經調整的第一狀態驗證電壓的強度設置為低於第一狀態驗證電壓。可以通過從第一狀態驗證電壓減去差量電壓而獲得經調整的第一狀態驗證電壓。差量電壓可以小於1伏，並且可以被稱為3BL偏壓。因而，還可以將經調整的第一狀態驗證稱為第一狀態3BL或第一狀態3BL驗證。經調整的第一狀態驗證電壓可以驗證該第二部分儲存單元的第一狀態閾值電壓是否能夠符合低於第一目標值的第一經調整目標值。此外，可以將禁止資訊從由經調整的第一狀態驗證獲得的經調整的第一狀態驗證資訊（或第一狀態3BL資訊）設置給DL鎖存器（例如，504），其中，經調整的第一狀態驗證資訊指示哪些儲存單元接收了經調整的第一狀態驗證電壓，並且禁止資訊指示經驗證的狀態（例如，第一電平LV0和第二電平LV1）。
應當指出，如圖6中的S616和S618中所示，在經調整的第一狀態驗證完成時，可以回應於失敗模式資料（VFC）的失敗率等於或小於標準值，使驗證狀態計數器的計數器值增加，例如，加一。在失敗模式資料的失敗率等於或者小於標準值時，其表明對於第一狀態（例如，第三電平LV2）成功地對儲存單元進行了程式設計。
圖11示出了在可以按照圖6中的S620-S626中所示的順次驗證在第一狀態（例如，LV2）以後的其餘狀態（例如，從第四電平到第八電平LV3-LV7）時鎖存器的鎖存器狀態。與第一狀態類似，其餘狀態中的每者可以接收對應的驗證和對應的經調整驗證。此外，可以將其餘狀態的每者的失敗驗證資訊設置到DS鎖存器，並且可以將其餘狀態的每者的經調整驗證資訊設置到DL鎖存器。
例如，可以向儲存單元的資料線施加第二狀態驗證電壓，並且可以對儲存單元執行第二狀態驗證，從而基於第二目標值驗證儲存單元的第二狀態閾值電壓（例如，Vt3）。接下來，可以將經調整的第二狀態驗證電壓施加至未通過第二狀態驗證的一部分儲存單元的資料線，並且對未通過第二狀態驗證的該部分儲存單元應用經調整的第二狀態驗證。此外，可以將第二狀態失敗驗證資訊（例如，~第二狀態PV通過）添加至DS鎖存器，其中，第二狀態失敗驗證資訊是從第二狀態驗證獲得的，並且指示未通過第二狀態驗證的該部分儲存單元。此外，可以將經調整的第二狀態驗證資訊（例如，第二狀態3BL）添加至DL鎖存器結構，其中，經調整的第二狀態驗證資訊指示哪些儲存單元接收了該經調整的第二狀態驗證電壓。
如圖11中所示，在順次驗證其餘狀態（例如，儲存單元的第四電平到第八電平LV3-LV7）時，可以將反轉的禁止資訊和針對所有經驗證的狀態的失敗驗證資訊（例如，~（禁止資訊│第一│第二│...│最後狀態PV通過））設置到DS鎖存器，並且可以將禁止資訊和針對所有經驗證狀態的經調整驗證資訊（例如，禁止資訊│第一│第二│...│最後狀態3BL）設置到DL鎖存器。在對其餘狀態全部驗證之後，其表明儲存單元被程式設計到了第一狀態（例如，LV2）。
在圖12中，可以使設置在DS鎖存器內的反轉的禁止資訊和針對所有經驗證狀態的失敗驗證資訊（例如，~（禁止資訊│第一│第二│...│最後狀態PV通過））反轉，以形成針對所有經驗證狀態的禁止資訊和通過驗證資訊。相應地，將禁止資訊和針對所有經驗證狀態的通過驗證資訊設置（或儲存）到DS鎖存器。此外，可以判斷驗證狀態計數器的計數器值是否大於或等於閾值。在圖12的例示性實施例中，閾值可以為八，其指示儲存單元具有八個電平（例如，LV0-LV7）。在驗證狀態計數器的計數器值為八時，其指示儲存單元的第八電平（例如，LV7）通過了驗證操作。回應於判斷驗證狀態計數器的計數器值小於閾值，在實施例中，可以回應於驗證狀態計數器的計數器值未變，而再次對儲存單元進行針對第一狀態（例如，LV2）的程式設計和驗證。可以回應於驗證狀態計數器的計數器值增加（例如，增大一），而對儲存單元進行針對第一狀態的後續狀態（例如，LV3）的程式設計和驗證。
圖13示出了根據驗證電平計數器的計數器值，針對下一狀態對儲存單元編碼時鎖存器的鎖存器狀態。如上文所提及的，當在第一狀態驗證之後驗證狀態計數器的計數器值不變時，下一狀態仍然是第一狀態（例如，LV2），並且再次針對第一狀態對儲存單元程式設計。當驗證電平計數器的計數器值在第一狀態驗證之後改變時，下一狀態是第一狀態（例如，LV2）的後續狀態（例如，LV3），並且針對下一狀態對儲存單元程式設計。為了對下一狀態程式設計，可以根據DS鎖存器內設置的禁止資訊確定初始程式設計電壓。此外，可以用設置（或儲存）在DL鎖存器內的經調整驗證資訊（例如，禁止資訊│第一│第二│...│最後狀態3BL）代替禁止資訊。之後，可以基於初始程式設計電壓和經調整驗證資訊確定程式設計電壓。例如，可以通過根據經調整驗證資訊從初始程式設計電壓減去差量電壓，而確定程式設計電壓。因而，可以將程式設計電壓施加到儲存單元的資料線（例如，BL 516）上，並且程式設計電壓被進一步耦接至儲存單元的閘極，從而針對下一狀態（例如LV3）對儲存單元程式設計。
圖14是根據本公開的實施例的儲存裝置1001的簡化框圖，可以在儲存裝置100上實施本公開的實施例。儲存裝置1001可以包括按行和列佈置的儲存陣列1004。儲存陣列1004可以包括形成於由交替的字線層和絕緣層構成的堆疊內的多個溝道結構。提供列解碼電路1008和行解碼電路1010對提供給儲存裝置1001的位址信號解碼。接收位址信號，並且對其解碼，以訪問儲存陣列1004。儲存裝置1001還可以包括輸入/輸出（I/O）控制電路1012，以管理向儲存裝置1001的命令、位址和資料的輸入以及來自儲存裝置1001的資料和狀態資訊的輸出。將位址寄存器1014耦接在I/O控制電路1012與列解碼電路1008和行解碼電路1010之間，從而在解碼之前對位址信號鎖存。命令寄存器1024耦接於I/O控制電路1012與控制邏輯（或控制電路）1016之間，從而對傳入命令鎖存。
控制邏輯1016可以回應於命令來控制對儲存陣列1004的訪問，並且生成用於外部處理器1030的狀態資訊。控制邏輯1016耦接至列解碼電路1008和行解碼電路1010，以響應於位址來控制列解碼電路1008和行解碼電路1010。控制邏輯1016還可以耦接至感測放大器和鎖存器電路（又稱為快取記憶體結構）1018，從而回應於該命令來控制感測放大器和鎖存器電路1018，並生成用於外部處理器1030的狀態資訊。在一些實施例中，控制邏輯1016可以包括上文提及的驗證電平計數器。感測放大器和鎖存器電路1018可以耦接至儲存陣列1004，並且可以鎖存具有類比電壓電平的形式的傳入或傳出資料。感測放大器和鎖存器電路1018可以包括上文聯繫圖5所述的頁暫存器（例如，頁暫存器500A）、驗證電路（例如，驗證電路514）和BL偏置電路（例如，BL偏置電路512）。
仍然參考圖14，可以將狀態寄存器1022耦接在I/O控制電路1012和控制邏輯1016之間，以鎖存用於輸出至外部處理器1030的狀態資訊。儲存裝置1001在控制邏輯1016處通過控制鏈路1032接收控制信號。控制信號可以包括晶片啟用CE#、命令鎖存器啟用CLE、位址鎖存器啟用ALE和寫入啟用WE#。儲存裝置1001可以通過複用輸入/輸出（I/O）匯流排1034從外部處理器接收具有命令信號的形式的命令、具有位址信號的形式的位址以及具有資料信號的形式的資料，並且通過I/O匯流排1034向外部處理器輸出資料。
文中描述的各種實施例提供了相對於相關3D-NAND元件的幾種優勢。例如，在相關3D-NAND元件中，需要包括六個鎖存器的頁暫存器來對相關3D-NAND元件的三層單元程式設計。在本公開中，提供了用於對3D-NAND元件的三層單元程式設計的可以被稱為非禁止驗證的感測方案。在非禁止驗證中，可以在程式設計操作期間應用包括五個鎖存器的頁暫存器。相應地，與相關3D-NAND元件相比可以在3D-NAND中節約鎖存器。此外，在非禁止驗證中，在切換驗證電平時可以應用更少的頁暫存器操作。
前文概述了幾個實施例的特徵，從而使本領域技術人員可以更好地理解本公開的各個方面。本領域技術人員應當認識到他們可以容易地使用本公開作為基礎來設計或者修改其他的方法過程或結構，以達到與文中介紹的實施例相同的目的及/或實現與之相同的優點。本領域技術人員還應當認識到這樣的等價設計不脫離本公開的實質和範圍，而且他們可以在其中做出各種變化、替換和更改，而不脫離本公開的精神和範圍。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:基底 12a-12p:字線層 14a-14q:絕緣層 16:陣列公共源極區 溝道結構18 19:頂部溝道接觸 20a-20b:狹縫結構 21:底部溝道接觸 22:字線接觸 24:介電層 100:元件 102:平面 104:平面 106:塊 108:塊 110:塊 112:塊 114:快取記憶體結構 116:快取記憶體結構 122:週邊電路 200A:陣列區 200B-200C:階梯區 300:串 302:底部選擇電晶體（BST） 304:儲存單元（MC） 306:頂部選擇電晶體（TST） 308:位元線 310:陣列公共源極 500:電路/頁暫存器 502:ADS鎖存器/第一鎖存器 504:DL鎖存器/第二鎖存器 506:D1鎖存器/第三鎖存器 508:D2鎖存器/第四鎖存器 510:DC鎖存器/第五鎖存器 512:偏置電路 514:位元線/BL 516:驗證電路 600:方法 600A:脈衝操作 600B:驗證操作 S604:步驟 S606:步驟 S608:步驟 S610:步驟 S612:步驟 S614:步驟 S616:步驟 S618:步驟 S620:步驟 S622:步驟 S624:步驟 S626:步驟 S628:步驟 S699:步驟 LV3-LV7:驗證失敗計數器/VFC狀態 1001:儲存裝置 1004:儲存陣列 1008:列解碼電路 1010:行解碼電路 1012:控制電路 1014:位址寄存器 1016:控制邏輯 1018:鎖存器電路 1022:狀態寄存器 1024:命令寄存器 1030:外部處理器 1032:鏈路 1034:匯流排
通過結合附圖閱讀下文的詳細描述，能夠理解本發明的各個方面。應當指出，根據本行業的慣例，各種特徵並非是按比例繪製的。實際上，為了討論的清楚起見，可以增大或者縮小各種特徵的尺寸。 圖1是根據本公開的例示性實施例的3D-NAND記憶體元件的示意圖。 圖2是根據本公開的例示性實施例的3D-NAND記憶體元件的截面圖。 圖3是根據本公開的例示性實施例的NAND儲存單元串的示意圖。 圖4是根據本公開的例示性實施例的3D-NAND元件的三層單元（TLC）中的資料儲存的示意圖。 圖5是根據本公開的例示性實施例的3D-NAND的電路的例示性方框示意圖。 圖6是根據本公開的例示性實施例的用於記憶體程式設計的方法的流程圖。 圖7-圖13是根據本公開的例示性實施例的在對記憶體程式設計時各種鎖存狀態的示意圖。 圖14是根據本公開的例示性實施例的電子系統的方框示意圖。
600:方法
600A:脈衝操作
600B:驗證操作
S604:步驟
S606:步驟
S608:步驟
S610:步驟
S612:步驟
S614:步驟
S616:步驟
S618:步驟
S620:步驟
S622:步驟
S624:步驟
S626:步驟
S628:步驟
S699:步驟

Claims (20)

  1. 一種對包括快取記憶體結構和儲存單元的記憶體元件進行程式設計的方法，包括： 由處理電路將禁止資訊儲存至該快取記憶體結構的第一鎖存器結構和第二鎖存器結構； 由該處理電路將第一狀態程式設計電壓施加至該儲存單元的資料線，以將該儲存單元程式設計至第一狀態； 由該處理電路將第一狀態驗證電壓施加至該儲存單元的該資料線，以對該儲存單元執行第一狀態驗證操作，該第一狀態驗證操作基於第一目標值驗證該儲存單元的第一狀態閾值電壓，並且生成該第一狀態驗證操作的失敗模式資料，該失敗模式資料被儲存至該第二鎖存器結構並且指示該儲存單元的通過該第一狀態驗證操作的第一部分以及該儲存單元的未通過該第一狀態驗證操作的第二部分；以及 由該處理電路將經調整的第一狀態驗證電壓施加至該儲存單元的未通過該第一狀態驗證操作的該第二部分的該資料線，以對該儲存單元的該第二部分執行經調整的第一狀態驗證操作，該經調整的第一狀態驗證操作驗證被施加了該經調整的第一狀態驗證電壓的該儲存單元的該第二部分的該第一狀態閾值電壓。
  2. 根據請求項1的方法，其中，施加該第一狀態程式設計電壓還包括： 基於驗證狀態計數器的計數器值小於第一值，將該第一狀態程式設計電壓施加至該儲存單元的該資料線，以將該儲存單元程式設計至該第一狀態，其中： 針對該驗證狀態計數器的該計數器值的該第一值為八，並且該驗證狀態計數器的該計數器值指示儲存單元的哪一狀態被程式設計。
  3. 根據請求項2的方法，其中，施加該第一狀態程式設計電壓還包括： 根據儲存在該第一鎖存器結構中的禁止資訊和該計數器值確定初始第一狀態程式設計電壓； 用該第一鎖存器結構中的經調整的初始驗證資訊來代替該禁止資訊；以及 基於該初始第一狀態程式設計電壓和該經調整的初始驗證資訊來確定該第一狀態程式設計電壓，該經調整的初始驗證資訊指示該儲存單元中的哪個儲存單元在該經調整的第一狀態驗證操作之前在先前的經調整的驗證操作中接收了先前的經調整的驗證電壓。
  4. 根據請求項3的方法，在施加該第一狀態驗證電壓之前，該方法還包括： 使該第一鎖存器結構中的該禁止資訊反轉，其中，經反轉的禁止資訊指示該儲存單元的未經驗證的狀態，該未經驗證的狀態包括該第一狀態和該第一狀態以後的其餘狀態。
  5. 根據請求項1的方法，其中，該儲存還包括： 將該儲存單元的下頁資訊儲存至該快取記憶體結構的第三鎖存器結構； 將該儲存單元的中頁資訊儲存至該快取記憶體結構的第四鎖存器結構；以及 將該儲存單元的上頁資訊儲存至該快取記憶體結構的第五鎖存器結構。
  6. 根據請求項4的方法，在執行該第一狀態驗證操作之後，該方法還包括： 將第一狀態失敗驗證資訊添加至該第一鎖存器結構，其中，該第一狀態失敗驗證資訊指示該儲存單元的未通過該第一狀態驗證操作的該第二部分。
  7. 根據請求項6的方法，在執行該經調整的第一狀態驗證操作之後，該方法還包括： 將該禁止資訊和該經調整的第一狀態驗證資訊儲存至該第二鎖存器結構，該經調整的第一狀態驗證資訊指示該儲存單元中的哪個儲存單元接收該經調整的第一狀態驗證電壓。
  8. 根據請求項7的方法，在執行該第一狀態驗證操作之後，該方法還包括： 回應於該失敗模式資料的失敗率等於或小於第二值，使該驗證狀態計數器的計數器值增加。
  9. 根據請求項8的方法，在執行該經調整的第一狀態驗證操作之後，該方法還包括： 將第二狀態驗證電壓施加至該儲存單元的該資料線，並且對該儲存單元執行第二狀態驗證操作，以基於第二目標值驗證該儲存單元的第二狀態閾值電壓；以及 將經調整的第二狀態驗證電壓施加至該儲存單元的未通過該第二狀態驗證操作的一部分的該資料線，以及對該儲存單元的未通過該第二狀態驗證操作的一部分執行經調整的第二狀態驗證操作。
  10. 根據請求項9的方法，還包括： 將第二狀態失敗驗證資訊添加至該第一鎖存器結構，其中，該第二狀態失敗驗證資訊是從該第二狀態驗證操作獲得的並且指示該儲存單元的未通過該第二狀態驗證操作的該一部分；以及 將經調整的第二狀態驗證資訊添加至該第二鎖存器結構，其中，該經調整的第二狀態驗證資訊指示該儲存單元中的哪個儲存單元接收該經調整的第二狀態驗證電壓。
  11. 根據請求項10的方法，還包括： 將禁止資訊、第一狀態通過驗證資訊和第二狀態通過驗證資訊儲存至該第一鎖存器結構，其中，該第一狀態通過驗證資訊是從該第一狀態驗證操作獲得的，並且指示該儲存單元的通過該第一狀態驗證操作的該第一部分，並且該第二狀態通過驗證資訊指示該儲存單元的通過該第二狀態驗證操作的一部分； 確定該驗證狀態計數器的該計數器值是否大於或等於該第一值；以及 回應於確定該驗證狀態計數器的該計數器值小於該第一值而執行下述操作之一： （i）在該驗證狀態計數器的該計數器值未發生變化時，針對該第一狀態對該儲存單元進行程式設計和驗證；以及 （ii）在該驗證狀態計數器的該計數器值增加一時，針對該第一狀態的後續狀態對該儲存單元進行程式設計和驗證。
  12. 根據請求項11的方法，其中，針對該第一狀態的該後續狀態對該儲存單元進行程式設計包括： 根據儲存在該第一鎖存器結構中的該禁止資訊確定初始的後續狀態程式設計電壓； 用該第一鎖存器結構中的經調整的驗證資訊代替該禁止資訊，該經調整的驗證資訊包括該經調整的第一狀態驗證資訊和該經調整的第二狀態驗證資訊； 基於該初始的後續狀態程式設計電壓和該經調整的驗證資訊來確定後續狀態程式設計電壓；以及 將該後續狀態程式設計電壓施加在該儲存單元的該資料線上，以將該儲存單元程式設計至該後續狀態。
  13. 根據請求項12的方法，其中，針對該第一狀態的後續狀態驗證該儲存單元還包括： 將後續狀態驗證電壓施加至該儲存單元的該資料線，以對該儲存單元執行後續狀態驗證操作，該後續狀態驗證操作基於後續目標值驗證該儲存單元的後續狀態閾值電壓，並且生成該後續狀態驗證操作的失敗模式資料，該失敗模式資料被儲存至該第二鎖存器結構，並且指示該儲存單元的通過該後續狀態驗證操作的第一部分以及該儲存單元的未通過該後續狀態驗證操作的第二部分；以及 將經調整的後續狀態驗證電壓施加至該儲存單元的未通過該後續狀態驗證操作的該第二部分的該資料線，以對該儲存單元的該第二部分執行經調整的後續狀態驗證操作，該經調整的後續狀態驗證操作驗證被施加了該經調整的後續狀態驗證電壓的該儲存單元的該第二部分的該後續狀態閾值電壓。
  14. 一種記憶體元件，包括： 多個儲存單元； 快取記憶體結構，其包括資料線偏置電路以及頁暫存器，該資料線偏置電路耦接至該儲存單元的資料線並且被配置為向該資料線施加偏置電壓，該頁暫存器包括第一鎖存器結構和第二鎖存器結構，該資料線偏置電路中的每個資料線偏置電路被耦接至相應的資料線，並且該頁緩存中的每個頁緩存包括相應的第一鎖存器結構和相應的第二鎖存器結構；以及 控制電路，其耦接至該儲存單元的該資料線、該第一鎖存器結構和該第二鎖存器結構，並且被配置為： 將禁止資訊儲存至該第一鎖存器結構和該第二鎖存器結構； 通過該資料線偏置電路將第一狀態程式設計電壓施加至該儲存單元的該資料線，以將該儲存單元程式設計至第一狀態； 通過該資料線偏置電路將第一狀態驗證電壓施加至該儲存單元的該資料線，以對該儲存單元執行第一狀態驗證操作，該第一狀態驗證操作基於第一目標值驗證該儲存單元的第一狀態閾值電壓，並且生成該第一狀態驗證操作的失敗模式資料，該失敗模式資料被儲存至該第二鎖存器結構並且指示該儲存單元的通過該第一狀態驗證操作的第一部分以及該儲存單元的未通過該第一狀態驗證操作的第二部分；以及 通過該資料線偏置電路將經調整的第一狀態驗證電壓施加至該儲存單元的未通過該第一狀態驗證的該第二部分的該資料線，以對該儲存單元的該第二部分執行經調整的第一狀態驗證操作，該經調整的第一狀態驗證操作驗證被施加了該經調整的第一狀態驗證電壓的該儲存單元的該第二部分的該第一狀態閾值電壓。
  15. 根據請求項14的記憶體元件，其中，該頁暫存器還包括： 第三鎖存器結構，其被配置為儲存該儲存單元的下頁資訊； 第四鎖存器結構，其被配置為儲存該儲存單元的中頁資訊；以及 第五鎖存器結構，其被配置為儲存該儲存單元的上頁資訊，其中，該頁暫存器中的每個頁暫存器包括相應的第三鎖存器結構、相應的第四鎖存器結構和相應的第五鎖存器結構。
  16. 根據請求項15的記憶體元件，該控制電路包括驗證狀態計數器，該驗證狀態計數器被配置為： 回應於該失敗模式資料的失敗率等於或小於第二值，使該驗證狀態計數器的計數器值增加，該驗證狀態計數器的計數器值指示該儲存單元正被程式設計到哪一狀態當中。
  17. 根據請求項16的記憶體元件，其中，該控制電路還被配置為： 基於該驗證狀態計數器的計數器值小於第一值，通過該資料線偏置電路將第一狀態程式設計電壓施加至該儲存單元的該資料線，以將該儲存單元程式設計至該第一狀態。
  18. 根據請求項17的記憶體元件，其中，該控制電路被配置為： 根據儲存在該第一鎖存器結構中的禁止資訊和該計數器值來確定初始的第一狀態程式設計電壓；以及 用該第一鎖存器結構中的經調整的初始驗證資訊來代替該禁止資訊，該經調整的初始驗證資訊指示該儲存單元中的哪個儲存單元在該經調整的第一狀態驗證操作之前在先前的經調整的驗證操作中接收了先前的經調整的驗證電壓； 基於該第一狀態初始程式設計電壓和該經調整的初始驗證資訊確定該第一狀態程式設計電壓；以及 通過該資料線偏置電路將該第一狀態程式設計電壓施加至該儲存單元的該資料線，以將該儲存單元程式設計至該第一狀態。
  19. 根據請求項18的記憶體元件，其中，該控制電路還被配置為： 使該第一鎖存器結構中的該禁止資訊反轉，其中，經反轉的禁止資訊指示該儲存單元的未經驗證的狀態，該未經驗證的狀態包括該第一狀態和該第一狀態以後的其餘狀態；以及 通過該資料線偏置電路將該第一狀態驗證電壓施加至該儲存單元的該資料線，以執行該第一狀態驗證操作，該第一狀態驗證電壓是根據儲存在該第一鎖存器結構中的經反轉的禁止資訊確定的。
  20. 根據請求項19的記憶體元件，其中，該快取記憶體結構還包括驗證電路，其中： 該驗證電路中的每個驗證電路耦接至相應的資料線、相應的第一鎖存器結構以及相應的第二鎖存器結構； 該驗證電路被配置為讀取被施加了該第一狀態驗證電壓的該儲存單元，以驗證該儲存單元的該第一狀態閾值電壓是否符合第一目標值；並且 該第一狀態驗證操作的該失敗模式資料是通過該驗證電路來儲存至該第二鎖存器結構的。
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