TWI677880B - 半導體記憶裝置及記憶體系統 - Google Patents

Abstract

實施形態提供一種能夠提高可靠性之半導體記憶裝置及記憶體系統。 實施形態之半導體記憶裝置包含：第1記憶體單元SU0，其包含第1～第3記憶胞MT；第2記憶體單元SU1，其包含第4～第6記憶胞MT；及第3記憶體單元SU2，其包含第7～第9記憶胞MT。當對連接於第1字元線之第1、第4及第7記憶胞中之任一者執行第2寫入動作時，最初選擇第1記憶胞，當對連接於第2字元線之第2、第5及第8記憶胞中之任一者執行第2寫入動作時，最初選擇第5記憶胞，當對連接於第3字元線之第3、第6及第9記憶胞中之任一者執行第2寫入動作時，最初選擇第9記憶胞。

Description

半導體記憶裝置及記憶體系統

本發明之實施形態係關於一種半導體記憶裝置及記憶體系統。

作為半導體記憶裝置，已知有NAND(Not AND，反及)型快閃記憶體。

實施形態提供一種能夠提高可靠性之半導體記憶裝置及記憶體系統。

實施形態之半導體記憶裝置包含：第1記憶體單元，其包含具有第1至第3記憶胞及第1選擇電晶體之第1記憶體串；第2記憶體單元，其包含具有第4至第6記憶胞及第2選擇電晶體之第2記憶體串；第3記憶體單元，其包含具有第7至第9記憶胞及第3選擇電晶體之第3記憶體串；第1字元線，其連接於第1、第4及第7記憶胞之閘極；第2字元線，其連接於第2、第5及第8記憶胞之閘極；第3字元線，其連接於第3、第6及第9記憶胞之閘極；第1至第3選擇閘極線，其等分別連接於第1至第3選擇電晶體；及列解碼器，其連接於第1至第3字元線及第1至第3選擇閘極線。第1至第9記憶胞可各自保持複數位元之資料，複數位元之資料之寫入動作包含第1寫入動作及第2寫入動作。於寫入動作中，當對連接於第1字元線之第1、第4及第7記憶胞中之任一者執行第2寫入動作時，最初選擇第1記憶胞，當對連接於第2字元線之第2、第5及第8記憶胞中之任一者執行第2寫入動作時，最初選擇第5記憶胞，當對連接於第3字元線之第3、第6及第9記憶胞中之任一者執行第2寫入動作時，最初選擇第9記憶胞。

以下，參照圖式對實施形態進行說明。於該說明時，對於具有大致相同之功能及構成之構成要素附上相同符號。又，以下所示之各實施形態係例示用以將本實施形態之技術思想具體化之裝置或方法者，實施形態之技術思想並非為將構成零件之材質、形狀、構造、配置等特定為下述者。實施形態之技術思想可於申請專利之範圍中施加各種變更。

1. 第1實施形態 對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉於半導體基板之上方積層有記憶胞電晶體之三維積層型NAND型快閃記憶體為例進行說明。

1.1 構成 1.1.1 記憶體系統之構成 首先，使用圖1對記憶體系統1之整體構成進行說明。再者，於圖1之例中，藉由箭頭線表示出各區塊之連接之一部分，但各區塊間之連接並不限定於此。

如圖1所示，記憶體系統1包含半導體記憶裝置10及控制器20，且連接於外部之主機機器30。控制器20及半導體記憶裝置10例如亦可藉由其等之組合而構成一個半導體記憶裝置，作為其例，可列舉如SD(Secure Digital，安全數位) ^TM卡般之記憶卡、或SSD(solid state drive，固態磁碟機)等。

控制器20係響應於來自主機機器30之命令，對半導體記憶裝置10命令資料之讀出動作、寫入動作及抹除動作等。又，控制器20係管理半導體記憶裝置10之記憶體空間。

控制器20包含主機介面電路21、內置記憶體(RAM(Random Access Memory，隨機存取記憶體))22、處理器(CPU(Central Processing Unit，中央處理單元))23、緩衝記憶體24、ECC(Error Checking and Correcting，錯誤檢查與校正)電路25及NAND介面電路26。

主機介面電路21係藉由主機匯流排而與主機機器30連接，且管理與主機機器30之通信。例如，主機介面電路21係將自主機機器30接收到之命令及資料分別傳輸至CPU23及緩衝記憶體24。又，主機介面電路21係響應於CPU23之命令，將緩衝記憶體24內之資料傳輸至主機機器30。

RAM22例如為DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等半導體記憶體，且保持用以管理半導體記憶裝置10之韌體、或各種管理表等。又，RAM22被使用作為CPU23之作業區域。

CPU23係對控制器20整體之動作進行控制。例如，CPU23係響應於自主機機器30接收到之寫入命令，對NAND介面電路26發出寫入指令。該動作關於讀出命令及抹除命令之情形時亦相同。又，CPU23係執行耗損平均等用以管理半導體記憶裝置10之記憶體空間之多種處理。

緩衝記憶體24係暫時保持控制器20自半導體記憶裝置10接收到之讀出資料、或自主機機器30接收到之寫入資料等。

ECC電路25係進行資料之錯誤校正(ECC：Error Checking and Correcting)處理。具體而言，ECC電路25係於資料之寫入時基於寫入資料而產生奇偶校驗碼。而且，ECC電路25係於資料之讀出時自奇偶校驗碼產生校正子並對錯誤進行檢測，且將所檢測出之錯誤校正。

NAND介面電路26係藉由NAND匯流排而與半導體記憶裝置10連接，且管理與半導體記憶裝置10之通信。於半導體記憶裝置10與控制器20之間收發之信號係遵循NAND介面。例如，NAND介面電路26係基於自CPU23接收到之命令而將指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn及讀取賦能信號REn發送至半導體記憶裝置10，且自半導體記憶裝置10接收就緒/忙碌信號RBn，於與半導體記憶裝置10之間收發輸入輸出信號I/O。

信號CLE及ALE係將對半導體記憶裝置10之輸入信號I/O分別為指令CMD及位址資訊ADD之情況通知給半導體記憶裝置10之信號。信號WEn係利用“L”位準斷定，且用以使半導體記憶裝置10取得輸入信號I/O之信號。信號REn係利用“L”位準斷定，且用以自半導體記憶裝置10讀出輸出信號I/O之信號。

就緒/忙碌信號RBn係通知半導體記憶裝置10能否接收來自控制器20之命令之信號。就緒/忙碌信號RBn係例如於半導體記憶裝置10為可接收來自控制器20之命令之就緒狀態之情形時被設為“H”位準，且於為無法接收之忙碌狀態之情形時被設為“L”位準。

輸入輸出信號I/O例如為8位元之信號，包含指令CMD、位址資訊ADD及資料DAT等。例如，於寫入動作時，輸入至半導體記憶裝置10之輸入輸出信號I/O包含CPU23所發出之寫入指令CMD、位址資訊ADD及緩衝記憶體24內之寫入資料DAT。又，於讀出動作時，傳輸至半導體記憶裝置10之輸入輸出信號I/O包含讀出指令CMD及位址資訊ADD，傳輸至控制器20之輸入輸出信號I/O包含讀出資料DAT。

作為使用以上所說明之記憶體系統1之主機機器30，例如可列舉數位相機或個人電腦等。

其次，對半導體記憶裝置10之構成進行說明。半導體記憶裝置10包含記憶胞陣列11、指令暫存器12、位址暫存器13、定序器14、驅動電路15、列解碼器16、資料暫存器17及感測放大器18。

記憶胞陣列11包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK係與位元線及字元線建立關聯之複數個非揮發性記憶胞電晶體之集合，例如成為資料之抹除單位。

指令暫存器12係保持自控制器20接收到之指令CMD。位址暫存器13係保持自控制器20接收到之位址資訊ADD。該位址資訊ADD包含行位址CA、頁位址PA及區塊位址BA。

定序器14係基於指令暫存器12中所保持之指令CMD而控制半導體記憶裝置10整體之動作。具體而言，定序器14係基於指令CMD而控制驅動電路15、列解碼器16及資料暫存器17、以及感測放大器18等，並執行資料之寫入動作或讀出動作等。

驅動電路15係基於定序器14之指示而產生必需之電壓。驅動電路15係基於保持於位址暫存器13之頁位址PA，而將所產生之電壓供給至列解碼器16。

列解碼器16係基於位址暫存器13中所保持之區塊位址BA而選擇區塊BLK0～BLKn中之任一者。進而，列解碼器16係選擇已選擇之區塊BLK中之列方向，將自驅動電路15供給之電壓施加至選擇字元線。

資料暫存器17具備複數個鎖存電路。鎖存電路係暫時保持資料。例如於寫入動作中，資料暫存器17係暫時保持經由未圖示之輸入輸出電路接收到之寫入資料，並發送至感測放大器18。又，例如，於讀出動作中，資料暫存器17係暫時保持自感測放大器18接收到之讀出資料，並經由輸入輸出電路發送至控制器20。

感測放大器18係於讀出動作時，感測自記憶胞陣列11讀出之資料。而且，感測放大器18係將讀出資料發送至資料暫存器17。又，感測放大器18係於寫入動作時，將寫入資料發送至記憶胞陣列11。

1.1.2 RAM之構成 其次，使用圖2對RAM22之構成進行說明。

如圖2所示，RAM22具備頁群集CL0～CL4。頁群集CL之各者包含區域PG0～PG3。區域PG可分別保持1頁資料。關於該“頁”之定義將於下文進行敍述。即，頁群集CL0～CL4可分別保持4頁資料。再者，頁群集CL之記憶容量並不限定於4頁，亦可為2頁、3頁或5頁以上。

1.1.3 記憶胞陣列之構成 其次，使用圖3對記憶胞陣列11之構成進行說明。圖3之例係表示出區塊BLK0，其他區塊BLK之構成亦相同。

如圖3所示，區塊BLK0例如包含4個串單元SU(SU0～SU3)。而且，各個串單元SU包含複數個NAND串NS。NAND串NS之各者例如包含96個記憶胞電晶體MT0～MT95、以及選擇電晶體ST1及ST2。以下，於不限定記憶胞電晶體MT0～MT95之情形時，表述為記憶胞電晶體MT。記憶胞電晶體MT具備控制閘極及電荷蓄積層，且非揮發地保持資料。

再者，串單元SU之個數並不限定於4個。記憶胞電晶體MT既可為於電荷蓄積層使用有絕緣膜之MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor，金屬氮化物氧化物半導體)型，亦可為於電荷蓄積層使用有導電層之FG(Floating Gate，浮動閘極)型。以下，於本實施形態中，以MONOS型為例進行說明。又，記憶胞電晶體MT之個數並不限定於96個，亦可為8個、16個或32個、64個、128個等，其數量並無限定。進而，選擇電晶體ST1及ST2之個數為任意，只要分別為1個以上便可。

記憶胞電晶體MT係於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間串聯連接。更具體而言，記憶胞電晶體MT0～MT95之電流路徑係串聯連接。而且，記憶胞電晶體MT95之汲極係連接於選擇電晶體ST1之源極，記憶胞電晶體MT0之源極係連接於選擇電晶體ST2之汲極。

串單元SU0～SU3各自之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3。同樣地，串單元SU0～SU3各自之選擇電晶體ST2之閘極分別連接於選擇閘極線SGS0～SGS3。以下，於不限定選擇閘極線SGD0～SGD3之情形時表述為選擇閘極線SGD。於不限定選擇閘極線SGS0～SGS3之情形時表述為選擇閘極線SGS。再者，各串單元SU之選擇閘極線SGS0～SGS3亦可共通地連接。

處於區塊BLK內之記憶胞電晶體MT0～MT95之控制閘極分別共通連接於字元線WL0～WL95。以下，於不限定字元線WL0～WL95之情形時，表述為字元線WL或WLi(i為0～95之整數)。

處於串單元SU內之各NAND串NS之選擇電晶體ST1之汲極分別連接於不同之位元線BL0～BL(m－1)(m為2以上之整數)。以下，於不限定位元線BL0～BL(m－1)之情形時，表述為位元線BL。各位元線BL係將於複數個區塊BLK間位於各串單元SU內之1個NAND串NS共通連接。進而，複數個選擇電晶體ST2之源極係共通連接於源極線SL。即，串單元SU係連接於不同之位元線BL，且連接於相同之選擇閘極線SGD及SGS之NAND串NS之集合體。又，區塊BLK係使字元線WL共通之複數個串單元SU之集合體。而且，記憶胞陣列11係使位元線BL共通之複數個區塊BLK之集合體。

資料之寫入及讀出係對連接於任一串單元SU中之任一字元線WL之記憶胞電晶體MT統一地進行。以下，於資料之寫入動作及讀出動作時，將統一選擇之記憶胞電晶體MT之群稱為「記憶胞群MCG」。而且，於1個記憶胞群MCG中，將寫入至記憶胞電晶體MT之各者、或讀出之1位元之資料之集合稱為「頁」。因此，於使1個記憶胞電晶體MT記憶4位元資料之情形時，於連接於1條字元線WL之記憶胞群MCG記憶有相當於4頁之量之資料。

於本實施形態中，1個記憶胞電晶體MT可保持4位元資料。即，本實施形態之記憶胞電晶體MT係保持4位元之資料之QLC(quad level cell，四層單元)。將QLC(quad level cell)之記憶胞電晶體所保持之4位元資料自下位位元起依序稱為低位(Lower)位元、中位(Middle)位元、高位(Upper)位元及最高位(Top)位元。又，將連接於相同之字元線WL之記憶胞電晶體MT所保持之低位位元之集合稱為“低位頁”，將中位位元之集合稱為“中位頁”，將高位位元之集合稱為“高位頁”，將最高位位元之集合稱為“最高位頁”。

再者，記憶胞電晶體MT可保持之資料之位元數並不限定於4位元，只要為複數位元、即2位元以上，便可應用本實施形態。例如，記憶胞電晶體MT既可為保持2位元之資料之MLC(multi level cell，多層單元)，亦可為保持3位元之資料之TLC(three level cell，三層單元)。

再者，記憶胞陣列11之構成亦可為其他構成。關於記憶胞陣列11之構成，例如記載於題為“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之2009年3月19日提出申請之美國專利申請12/407,403號。又，記載於題為“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之2009年3月18日提出申請之美國專利申請12/406,524號、題為“非揮發性半導體記憶裝置及其製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”之2010年3月25日提出申請之美國專利申請12/679,991號、及題為“半導體記憶體及其製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”之2009年3月23日提出申請之美國專利申請12/532,030號。該等專利申請之全部內容係藉由參照而引用於本案說明書中。

1.2 記憶胞電晶體MT之閾值分佈 其次，使用圖4對記憶胞電晶體MT之閾值分佈進行說明。圖4係表示各記憶胞電晶體MT所獲取之資料、閾值分佈及於讀出動作時所使用之電壓。

如圖4所示，於記憶胞電晶體MT保持4位元之資料之情形時，其閾值電壓之分佈被分成16個。將該16個閾值分佈按照閾值電壓由低至高依序稱為“0”位準、“1”位準、“2”位準、“3”位準、“4”位準、“5”位準、“6”位準、“7”位準、“8”位準、“9”位準、“A”位準、“B”位準、“C”位準、“D”位準、“E”位準及“F”位準。

又，圖4所示之電壓V1、V2、V3、V4、V5、V6、V7、V8、V9、VA、VB、VC、VD、VE及VF分別被用於寫入動作時之“0”位準、“1”位準、“2”位準、“3”位準、“4”位準、“5”位準、“6”位準、“7”位準、“8”位準、“9”位準、“A”位準、“B”位準、“C”位準、“D”位準、“E”位準及“F”位準之驗證。電壓VREAD係於讀出動作時被施加至非選擇字元線之電壓。記憶胞電晶體MT係當對閘極施加電壓VREAD時，不論所保持之資料如何均成為接通狀態。該等電壓值之關係為V1＜V2＜V3＜V4＜V5＜V6＜V7＜V8＜V9＜VA＜VB＜VC＜VD＜VE＜VF＜VREAD。

上述閾值分佈中之“0”位準相當於記憶胞電晶體MT之抹除狀態。“0”位準下之閾值電壓未達電壓V1。“1”位準下之閾值電壓為電壓V1以上且未達電壓V2。“2”位準下之閾值電壓為電壓V2以上且未達電壓V3。“3”位準下之閾值電壓為電壓V3以上且未達電壓V4。“4”位準下之閾值電壓為電壓V4以上且未達電壓V5。“5”位準下之閾值電壓為電壓V5以上且未達電壓V6。“6”位準下之閾值電壓為電壓V6以上且未達電壓V7。“7”位準下之閾值電壓為電壓V7以上且未達電壓V8。“8”位準下之閾值電壓為電壓V8以上且未達電壓V9。“9”位準下之閾值電壓為電壓V9以上且未達電壓VA。“A”位準下之閾值電壓為電壓VA以上且未達電壓VB。“B”位準下之閾值電壓為電壓VB以上且未達電壓VC。“C”位準下之閾值電壓為電壓VC以上且未達電壓VD。“D”位準下之閾值電壓為電壓VD以上且未達VE。“E”位準下之閾值電壓為電壓VE以上且未達VF。“F”位準下之閾值電壓為電壓VE以上且未達電壓VREAD。

於本例之讀出動作中，為了簡化說明，將使用驗證電壓作為讀出電壓之情形設為一例進行說明。以下，將使用電壓V1、V2、V3、V4、V5、V6、V7、V8、V9、VA、VB、VC、VD、VE及VF之讀出動作分別稱為讀出動作1R、2R、3R、4R、5R、6R、7R、8R、9R、AR、BR、CR、DR、ER及FR。讀出動作1R係判定記憶胞電晶體MT之閾值電壓是否未達電壓V1。讀出動作2R係判定記憶胞電晶體MT之閾值電壓是否未達電壓V2。讀出動作3R係判定記憶胞電晶體MT之閾值電壓是否未達電壓V3。以下相同。

又，上述16個閾值分佈係藉由寫入包含低位位元、中位位元、高位位元及最高位位元之4位元(4頁)資料而形成。而且，16個閾值分佈分別對應於不同之4位元之資料。於本實施形態中，針對各位準所包含之記憶胞電晶體MT，如下所示將資料分配為“低位位元/中位位元/高位位元/最高位位元”。

“0”位準所包含之記憶胞電晶體MT係保持“1111”資料。“1”位準所包含之記憶胞電晶體MT係保持“0111”資料。“2”位準所包含之記憶胞電晶體MT係保持“0101”資料。“3”位準所包含之記憶胞電晶體MT係保持“0001”資料。“4”位準所包含之記憶胞電晶體MT係保持“1001”資料。“5”位準所包含之記憶胞電晶體MT係保持“1000”資料。“6”位準所包含之記憶胞電晶體MT係保持“0000”資料。“7”位準所包含之記憶胞電晶體MT係保持“0100”資料。“8”位準所包含之記憶胞電晶體MT係保持“0110”資料。“9”位準所包含之記憶胞電晶體MT係保持“0010”資料。“A”位準所包含之記憶胞電晶體MT係保持“0011”資料。“B”位準所包含之記憶胞電晶體MT係保持“1011”資料。“C”位準所包含之記憶胞電晶體MT係保持“1010”資料。“D”位準所包含之記憶胞電晶體MT係保持“1110”資料。“E”位準所包含之記憶胞電晶體MT係保持“1100”資料。“F”位準所包含之記憶胞電晶體MT係保持“1101”資料。

於將如此分配之資料讀出之情形時，低位位元係藉由讀出動作1R、4R、6R及BR而確定。中位位元係藉由讀出動作3R、7R、9R及DR而確定。高位位元係藉由讀出動作2R、8R及ER而確定。最高位位元係藉由讀出動作5R、AR、CR及FR而確定。即，低位位元、中位位元、高位位元及最高位位元之值係分別藉由4次、4次、3次及4次之讀出動作而確定。以下，將該資料之分配稱為“4-4-3-4編碼”。

1.3 寫入動作 其次，對寫入動作進行說明。寫入動作大致包含編程動作及驗證動作。而且，藉由重複編程動作與驗證動作之組合(以下稱為「程式循環」)，而使記憶胞電晶體MT之閾值電壓上升至目標位準為止。

編程動作係藉由將電子注入至電荷蓄積層而使閾值電壓上升(或藉由禁止注入而維持閾值電壓)之動作。以下，將使閾值電壓上升之動作稱為「“0”程式」。例如，將使“0”位準之閾值分佈中所包含之記憶胞電晶體MT之閾值以包含於“1”位準之閾值分佈中之方式上升之動作稱為“0”程式。對於被設為“0”程式對象之位元線BL，自感測放大器18賦予用於“0”程式之電壓(例如電壓VSS)。另一方面，將維持閾值電壓之動作稱為「“1”程式」或「禁止寫入」，對於被設為“1”程式對象之位元線BL，自感測放大器18賦予用於“1”程式之電壓(以下表述為「電壓VBL」)。以下，將對應於“0”程式之位元線表述為BL(“0”)，將對應於“1”程式之位元線表述為BL(“1”)。

驗證動作係於編程動作之後讀出資料，判定記憶胞電晶體MT之閾值電壓是否達到作為目標之目標位準的動作。以下，將記憶胞電晶體MT之閾值電壓達到目標位準之情形稱為「通過驗證」，將未達到目標位準之情形稱為「驗證失敗」。

1.3.1 第1及第2寫入動作 其次，對本實施形態之寫入動作進行詳細說明。於本實施形態中，將4頁資料之寫入動作分成2次執行，即，第1寫入動作及第2寫入動作。以下，將對某記憶胞群MCG第1次執行之寫入動作稱為「第1寫入動作」，將第2次(第n次)執行之寫入動作稱為「第2寫入動作」(第n寫入動作)。第1及第2寫入動作係各自基於4頁之寫入資料而執行。於本實施形態中，於第1寫入動作中，粗略地寫入4頁資料，於第2寫入動作中，精密地寫入4頁資料。再者，寫入動作亦可分成3次以上。例如可將4頁資料分成3次寫入，亦可針對每一頁資料分成4次寫入。

首先，使用圖5對第1寫入動作進行說明。圖5係表示第1寫入動作所引起之記憶胞電晶體MT之閾值分佈之變化。

如圖5所示，定序器14基於自控制器20輸入之4頁資料而執行第1寫入動作。

執行第1寫入動作之前之記憶胞電晶體MT之閾值電壓係呈“ER”位準分佈。“ER”位準下之閾值電壓未達電壓V1，相當於記憶胞電晶體MT之抹除狀態。

於第1寫入動作中，定序器14係將電壓VM1、VM2、VM3、VM4、VM5、VM6、VM7、VM8、VM9、VMA、VMB、VMC、VMD、VME及VMF使用作為驗證電壓。電壓VM1、VM2、VM3、VM4、VM5、VM6、VM7、VM8、VM9、VMA、VMB、VMC、VMD、VME及VMF係分別於寫入“1111”(“低位位元/中位位元/高位位元/最高位位元”)資料、“0111”資料、“0101”資料、“0001”資料、“1001”資料、“1000”資料、“0000”資料、“0100”資料、“0110”資料、“0010”資料、“0011”資料、“1011”資料、“1010”資料、“1110”資料、“1100”資料及“1101”資料之情形時使用。電壓VM1未達電壓V1。電壓VM2為電壓V1以上且未達電壓V2。電壓VM3為電壓V2以上且未達電壓V3。電壓VM4為電壓V3以上且未達電壓V4。電壓VM5為電壓V4以上且未達電壓V5。電壓VM6為電壓V5以上且未達電壓V6。電壓VM7為電壓V6以上且未達電壓V7。電壓VM8為電壓V7以上且未達電壓V8。電壓VM9為電壓V8以上且未達電壓V9。電壓VMA為電壓V9以上且未達電壓VA。電壓VMB為電壓VA以上且未達電壓VB。電壓VMC為電壓VB以上且未達電壓VC。電壓VMD為電壓VC以上且未達電壓VD。電壓VME為電壓VD以上且未達電壓VE。電壓VMF為電壓VE以上且未達電壓VF。

當執行第1寫入動作時，記憶胞電晶體MT之閾值電壓基於寫入之資料而上升，並形成16個閾值分佈。於第1寫入動作中，如圖5所示，存在16個閾值分佈與相鄰之閾值分佈重疊之情況。圖5所示之“M0”位準係由被寫入“1111”資料之複數個記憶胞電晶體MT形成。“M1”位準係由被寫入“0111”資料之複數個記憶胞電晶體MT形成。“M2”位準係由被寫入“0101”資料之複數個記憶胞電晶體MT形成。以下相同。

“M0”位準下之閾值電壓未達電壓V1，與上述“0”位準及“ER”位準同樣地，相當於記憶胞電晶體MT之抹除狀態。即，就於第1寫入動作中寫入“1111”資料之記憶胞電晶體MT而言，可抑制閾值電壓之上升。但，關於“M0”位準，亦因第1寫入動作而使得閾值位準雖並非改變為“1”位準之程度，但閾值電壓稍許上升。“M1”位準下之閾值電壓為電壓VM1以上且未達電壓V2。“M2”位準下之閾值電壓為電壓VM2以上且未達電壓V3。以下相同。

如此，第1寫入動作中之驗證所使用之電壓VM1、VM2、VM3、VM4、VM5、VM6、VM7、VM8、VM9、VMA、VMB、VMC、VMD、VME及VMF係分別以已通過驗證之記憶胞電晶體MT之閾值電壓不超過電壓V2、V3、V4、V5、V6、V7、V8、V9、VA、VB、VC、VD、VE、VF及VREAD之方式設定。

其次，使用圖6對第2寫入動作進行說明。圖6係表示第2寫入動作所引起之記憶胞電晶體MT之閾值分佈之變化。

如圖6所示，定序器14係基於自控制器20輸入之4頁資料而執行第2寫入動作。

於第2寫入動作中，定序器14係使用電壓V1、V2、V3、V4、V5、V6、V7、V8、V9、VA、VB、VC、VD、VE及VF作為驗證電壓。當執行第2寫入動作時，記憶胞電晶體MT之閾值電壓基於寫入之資料而上升，自16個較寬之閾值分佈形成16個較窄之閾值分佈。例如，自“M0”位準之閾值分佈形成“0”位準之閾值分佈，自“M1”位準之閾值分佈形成“1”位準之閾值分佈，自“M2”位準之閾值分佈形成“2”位準之閾值分佈。以下相同。

1.3.2 指令序列 其次，使用圖7及圖8對自控制器20發送至半導體記憶裝置之指令序列進行說明。圖7及圖8係表示第1寫入動作及第2寫入動作中之指令序列，且表示輸入至半導體記憶裝置10之輸入輸出信號I/O。輸入至半導體記憶裝置10之指令CMD係儲存於指令暫存器12，位址資訊ADD係儲存於位址暫存器13，資料DAT係儲存於資料暫存器17之未圖示之鎖存電路。再者，於以下之說明中，將與第1寫入動作對應之指令之組合稱為第1指令集合，將與第2寫入動作對應之指令之組合稱為第2指令集合。

首先，對第1寫入動作中之指令序列進行說明。

如圖7所示，控制器20首先將指令“xzh”發送至半導體記憶裝置10。指令“xzh”係對半導體記憶裝置10指示第1寫入動作之指令。

其次，控制器20發出指令“01h”並發送至半導體記憶裝置10。指令“01h”係表示繼而接收之資料DAT為第1頁之寫入資料之指令。

其次，控制器20發出指令“80h”並發送至半導體記憶裝置10。指令“80h”係對半導體記憶裝置10命令寫入動作之指令。

其次，控制器20繼而將位址資訊ADD、低位頁之資料DAT1發送至半導體記憶裝置10。半導體記憶裝置10將所接收到之資料DAT1保持於資料暫存器17之鎖存電路。

其次，控制器20發出指令“xyh”並發送至半導體記憶裝置10。當指令“xyh”被儲存於指令暫存器12時，定序器14使就緒/忙碌信號RBn為表示忙碌狀態之Low(低)(“L”)位準，並使資料暫存器17中所保持之資料DAT1傳輸至感測放大器18。定序器14係當對感測放大器18之資料DAT1之傳輸結束時，使就緒/忙碌信號RBn為表示就緒狀態之High(高)(“H”)位準。該動作於圖7中顯示為“假忙碌”。

其次，控制器20當接收“H”位準之就緒/忙碌信號RBn時，將指令“xzh”、指令“02h”、指令“80h”、位址資訊ADD、中位頁之資料DAT2、及指令“xyh”依序發送至半導體記憶裝置10。指令“02h”係表示繼而接收之資料DAT2為第2頁之寫入資料之指令。當指令“xyh”被儲存於指令暫存器12時，定序器14使就緒/忙碌信號RBn為“L”位準，並使資料暫存器17中所保持之資料DAT2傳輸至感測放大器18。

其次，控制器20當接收“H”位準之就緒/忙碌信號RBn時，將指令“xzh”、指令“03h”、指令“80h”、位址資訊ADD、高位頁之資料DAT3及指令“xyh”依序發送至半導體記憶裝置10。當指令“xyh”被儲存於指令暫存器12時，定序器14使就緒/忙碌信號RBn為“L”位準，並使資料暫存器17中所保持之資料DAT3傳輸至感測放大器18。

其次，控制器20當接收“H”位準之就緒/忙碌信號RBn時，將指令“xzh”、指令“04h”、指令“80h”、位址資訊ADD、最高位頁之資料DAT4及指令“10h”依序發送至半導體記憶裝置10。

當指令“10h”被儲存於指令暫存器12時，定序器14使就緒/忙碌信號RBn為“L”位準，並使資料暫存器17中所保持之資料DAT4傳輸至感測放大器18。繼而，定序器14基於感測放大器18中所儲存之資料DAT1～DAT4而執行第1寫入動作。以下，將第1寫入動作之執行期間設為tProg1。

其次，對第2寫入動作中之指令序列進行說明。

如圖8所示，第2寫入動作中之指令序列係與使用圖7所說明之第1寫入動作中之指令序列之除最初賦予之指令“xzh”以外者相同。

當圖8所示之最終之指令即指令“10h”被儲存於指令暫存器12時，定序器14使就緒/忙碌信號RBn為“L”位準，並執行第2寫入動作。以下，將第2寫入動作之執行期間設為tProg2。

1.3.3 寫入動作之整體之流程 其次，使用圖9及圖10對寫入動作之整體之流程進行說明。圖9係寫入動作整體之流程圖。圖10係表示寫入動作中之選擇串單元之轉換動作之流程圖。於以下之說明中，為了簡化說明，對字元線WL之編號使用變數i，且對串單元SU之編號使用變數j。變數i及j例如為由控制器20所具備之計數器保持之變數，藉由控制器20之控制而遞增。

定序器14係基於自控制器20發送之位址資訊ADD及資料DAT而執行寫入動作。

如圖9所示，首先，控制器20選擇i＝j＝0、即字元線WL0及串單元SU0(步驟S10)，並對定序器14發送第1指令集合。

其次，定序器14基於來自控制器20之命令而執行第1寫入動作(步驟S11)。

其次，控制器20使選擇串單元SU、即變數j轉換(步驟S12)。更具體而言，控制器20於變數j為0～2之情形時，使變數j遞增而設為j＝j＋1，於變數j為3之情形時，設為j＝0。繼而，控制器20確認於串單元SU0～SU3中，連接於字元線WLi(i＝0)之記憶胞群MCG之第1寫入動作是否結束(步驟S13)。

於在串單元SU0～SU3中，與字元線WLi對應之第1寫入動作未結束之情形時(步驟S13_否)，即，於轉換後之變數j為1～3之情形時，控制器20將與字元線WLi對應之第1指令集合發送至定序器14。返回至步驟S11，定序器14執行與字元線WLi對應之第1寫入動作。

於在串單元SU0～SU3中，與字元線WLi對應之第1寫入動作結束之情形時(步驟S13_是)，即，於轉換後之變數j為0之情形時，控制器20對定序器14發送與變數i＝i＋1、即字元線WL(i＋1)對應之第1指令集合。

其次，定序器14基於來自控制器20之命令執行與字元線WL(i＋1)對應之第1寫入動作(步驟S14)。

當第1寫入動作結束時，控制器20對定序器14發送與變數i、即字元線WLi對應之第2指令集合。定序器14基於來自控制器20之命令而執行與字元線WLi對應之第2寫入動作(步驟S15)。

其次，控制器20與步驟S12同樣地，使選擇串單元SU、即變數j轉換(步驟S16)。繼而，控制器20確認於串單元SU0～SU3中，連接於字元線WLi之記憶胞群MCG之第2寫入動作是否結束(步驟S17)。

於在串單元SU0～SU3中，與字元線WLi對應之第2寫入動作未結束之情形時(步驟S17_否)，控制器20將與字元線WL(i＋1)對應之第1指令集合發送至定序器14。返回至步驟S14，定序器14執行與字元線WL(i＋1)對應之第1寫入動作。

於在串單元SU0～SU3中，與字元線WLi對應之第2寫入動作結束之情形時(步驟S17_是)，控制器20使變數i遞增而設為變數i＝i＋1。又，控制器20與步驟S12同樣地，使選擇串單元SU、即變數j轉換(步驟S18)。其次，控制器20確認字元線WLi之變數i是否為i＝95(步驟S19)。即，控制器20確認與遞增後之變數i對應之字元線WLi是否為末端之字元線WL95。

於並非為i＝95之情形時(步驟S19_否)，控制器20對定序器14發送與字元線WL(i＋1)對應之第1指令集合。返回至步驟S14，定序器14執行與字元線WL(i＋1)對應之第1寫入動作。

於i＝95之情形時(步驟S19_是)，控制器20對定序器14發送與字元線WLi對應之第2指令集合。定序器14基於控制器20之命令而執行與字元線WLi對應之第2寫入動作(步驟S20)。

其次，控制器20與步驟S12同樣地，使選擇串單元SU、即變數j轉換(步驟S21)。繼而，控制器20確認在串單元SU0～SU3中，連接於字元線WLi之記憶胞群MCG之第2寫入動作是否結束(步驟S22)。

於在串單元SU0～SU3中，與字元線WLi對應之第2寫入動作未結束之情形時(步驟S22_否)，控制器20將與字元線WLi對應之第2指令集合發送至定序器14。返回至步驟S20，定序器14執行與字元線WLi對應之第2寫入動作。

於在串單元SU0～SU3中，與字元線WLi對應之第2寫入動作結束之情形時(步驟S22_是)，控制器20使該區塊BLK中之寫入動作結束。

其次，對選擇串單元SU之轉換動作進行說明。

如圖10所示，首先，控制器20使變數j遞增而設為j＝j＋1(步驟S30)。

其次，控制器20於變數j＝4之情形時(步驟S31_是)，設為變數j＝0(步驟S32)。

另一方面，控制器20於並非為變數j＝4之情形時(步驟S31_否)，不變更變數j。即，保持步驟S30中所獲得之變數j＝j＋1之狀態。

1.3.4 資料之寫入順序 其次，使用圖11對資料之寫入順序進行說明。圖11表示1個區塊BLK中之串單元SU之選擇順序。被與字元線WL及串單元SU對應之虛線劃分為上下2段之實線之四角框表示1個記憶胞群MCG，四角框之上段表示第2寫入動作(參照符號“WRT2”)，四角框之下段表示第1寫入動作(參照符號“WRT1”)。

如圖11所示，首先，作為第1～第4個動作，定序器14執行選擇字元線WL0且依序選擇串單元SU0～SU3之第1寫入動作。

其次，作為第5及第6個動作，定序器14選擇串單元SU0，執行選擇字元線WL1之第1寫入動作、及選擇字元線WL0之第2寫入動作。又，作為第7～第12個動作，定序器14依序選擇串單元SU1至SU3，以與第5及第6個動作相同之順序，交替地執行選擇字元線WL1之第1寫入動作與選擇字元線WL0之第2寫入動作。

其次，作為第13～第20個動作，定序器14與第5～第12個動作同樣地，交替地執行針對每個串單元SU選擇字元線WL2之第1寫入動作與選擇字元線WL1之第2寫入動作。於第13～第20個動作中，依序選擇串單元SU1、SU2、SU3及SU0。即，最初選擇之串單元SU自SU0轉換為SU1。

其次，定序器14與第5～第12個動作同樣地，執行選擇字元線WL3及WL2之第21～第28個動作。於第21～第28個動作中，依序選擇串單元SU2、SU3、SU0及SU1。即，最初選擇之串單元SU自SU1轉換為SU2。

其次，定序器14與第5～第12個動作同樣地，執行選擇字元線WL4及WL3之第29～第36個動作。於第29～第36個動作中，依序選擇串單元SU3、SU0、SU1及SU2。即，最初選擇之串單元SU自SU2轉換為SU3。

同樣地，定序器14於選擇字元線WL5及WL4之第37～44個動作中，最初選擇串單元SU0，於選擇字元線WL6及WL5之第45～52個動作中，最初選擇串單元SU1，於選擇字元線WL7及WL6之第53～60個動作中，最初選擇串單元SU2。以後之處理亦相同。

如上所述，定序器14係基於自控制器20發送之位址資訊ADD及資料DAT而執行寫入動作。

即，控制器20係當使定序器14執行寫入動作時，以最初執行第2寫入動作之串單元SU自字元線WL0朝向字元線WL95按照串單元SU0、SU1、SU2、SU3之順序重複進行轉換之方式，指定頁位址PA。換言之，控制器20係當使定序器14執行寫入動作時，以最初執行第1寫入動作之串單元SU自字元線WL1朝向字元線WL95按照串單元SU0、SU1、SU2、SU3之順序重複進行轉換之方式，指定頁位址PA。

因此，對應於4個串單元SU，針對4條字元線WL之每一條，重複所選擇之串單元SU之週期。以下，將對應於該週期之4條字元線WL之群表述為字元線群WG。於圖11之例中，著眼於最初執行第2寫入動作之串單元SU之順序，將4條字元線WL0～WL3設為字元線群WG0，且將4條字元線WL4～WL7設為字元線群WG1。以下之字元線WL亦相同。

其次，使用圖12對1個字元線群WG中之第2寫入動作之順序進行說明。

如圖12所示，設為某字元線群WG包含字元線WLi～WL(i＋3)。於是，於字元線WLi之情形時，按照串單元SU0、SU1、SU2、SU3之順序執行第2寫入。於字元線WL(i＋1)之情形時，最初之串單元SU自串單元SU0轉換為串單元SU1，按照串單元SU1、SU2、SU3、SU0之順序執行第2寫入。於字元線WL(i＋2)之情形時，最初之串單元SU自串單元SU1轉換為串單元SU2，按照串單元SU2、SU3、SU0、SU1之順序執行第2寫入。於字元線WL(i＋3)之情形時，最初之串單元SU自串單元SU2轉換為串單元SU3，按照串單元SU3、SU0、SU1、SU2之順序執行第2寫入。

1.3.5 編程動作時之各配線之電壓 其次，使用圖13及圖14對編程動作時之各配線之電壓之一例進行說明。圖13之例係表示第1次程式循環中之編程動作。圖14之例係表示資料之寫入順序(第1個～第28個動作)及與此對應之選擇閘極線SGD0～SGD3及字元線WL0～WL4之電壓。再者，於圖14之例中，為了簡化說明，表示各寫入動作之第1次編程動作。

如圖13所示，於時刻t1，感測放大器18對位元線BL(“1”)施加電壓VBL，開始BL預充電。列解碼器16於選擇區塊BLK中，對選擇串單元SU之選擇閘極線SGD(參照符號“選擇SGD”)施加電壓VSD1。電壓VSD1係使選擇電晶體ST1為接通狀態之電壓。另一方面，列解碼器16對非選擇串單元SU之選擇閘極線SGD(參照符號“非選擇SGD”)施加電壓VSS，使對應之選擇電晶體ST1為斷開狀態。又，列解碼器16對選擇串單元SU及非選擇串單元SU之選擇閘極線SGS施加電壓VSS，使選擇電晶體ST2為斷開狀態。又，對源極線SL施加電壓VCELSRC(＞VSS)。

於時刻t2，列解碼器16對選擇串單元SU之選擇閘極線SGD施加電壓VSD2。電壓VSD2係低於電壓VSD1及電壓VBL之電壓，且係使被施加電壓VSS之選擇電晶體ST1接通，使被施加電壓VBL之選擇電晶體ST1切斷之電壓。藉此，對應於位元線BL(“1”)之NAND串NS之通道成為浮動狀態。

於時刻t3，列解碼器16對選擇串單元SU之各字元線WL施加電壓VPASS。電壓VPASS係不論記憶胞電晶體MT之閾值電壓如何，均使記憶胞電晶體MT為接通狀態之電壓。

於時刻t4，列解碼器16對選擇串單元SU之選擇字元線WL施加電壓VPGM。電壓VPGM係用以將電子注入至電荷蓄積層之高電壓。

於對應於位元線BL(“0”)之NAND串NS中，選擇電晶體ST1成為接通狀態，故而連接於選擇字元線WL之記憶胞電晶體MT之通道電位成為VSS。由此，控制閘極與通道之間之電位差(VPGM－VSS)變大。其結果，電子被注入至電荷蓄積層，對應於位元線BL(“0”)之記憶胞電晶體MT之閾值電壓上升。

於對應於位元線BL(“1”)之NAND串NS中，選擇電晶體ST1成為切斷狀態，故而連接於選擇字元線WL之記憶胞電晶體MT之通道電性浮動。於是，藉由與字元線WL等之電容耦合，通道電位上升。由此，控制閘極與通道之間之電位差較對應於位元線BL(“0”)之記憶胞電晶體MT小。其結果，電子幾乎未注入至電荷蓄積層，對應於位元線BL(“1”)之記憶胞電晶體MT之閾值電壓得以維持(閾值電壓不會變動為閾值分佈位準轉變為更高之分佈之程度)。

於時刻t5，列解碼器16對字元線WL施加電壓VSS。

於時刻t6，執行恢復處理，編程動作結束。

其次，對資料之寫入順序以及與此對應之選擇閘極線SGD0～SGD3及字元線WL0～WL4之電壓進行說明。

如圖14所示，首先，於第1個動作中之編程動作中，選擇選擇閘極線SGD0及字元線WL0。對選擇閘極線SGD0施加電壓VSD(電壓VSD1及VSD2)，對選擇字元線WL0施加電壓VPGM(及電壓VPASS)，對非選擇字元線WL1～WL3施加電壓VPASS。

同樣地，於第2～第4個動作中，選擇字元線WL0，進而依序選擇選擇閘極線SGD1～SGD3。更具體而言，於第2個動作中，對選擇閘極線SGD1施加電壓VSD，於第3個動作中，對選擇閘極線SGD2施加電壓VSD，於第4個動作中，對選擇閘極線SGD3施加電壓VSD。繼而，於第2～第4個動作中，對選擇字元線WL0施加電壓VPGM，對非選擇字元線WL1～WL3施加電壓VPASS。

其次，於第5及第6個動作中，選擇選擇閘極線SGD0，且依序選擇字元線WL1及WL0。更具體而言，於第5個動作中，對選擇閘極線SGD0施加電壓VSD，對選擇字元線WL1施加電壓VPGM，對非選擇字元線WL0、WL2及WL3施加電壓VPASS。於第6個動作中，對選擇閘極線SGD0施加電壓VSD，對選擇字元線WL0施加電壓VPGM，對非選擇字元線WL1～WL3施加電壓VPASS。

其次，於第7～第12個動作中，以與第5及第6個寫入動作相同之順序，依序選擇選擇閘極線SGD1～SGD3。更具體而言，於第7個動作中，對選擇閘極線SGD1施加電壓VSD，對選擇字元線WL1施加電壓VPGM，對非選擇字元線WL0、WL2及WL3施加電壓VPASS。於第8個動作中，對選擇閘極線SGD1施加電壓VSD，對選擇字元線WL0施加電壓VPGM，對非選擇字元線WL1～WL3施加電壓VPASS。於第9個動作中，對選擇閘極線SGD2施加電壓VSD，對選擇字元線WL1施加電壓VPGM，對非選擇字元線WL0、WL2及WL3施加電壓VPASS。於第10個動作中，對選擇閘極線SGD2施加電壓VSD，對選擇字元線WL0施加電壓VPGM，對非選擇字元線WL1～WL3施加電壓VPASS。於第11個動作中，對選擇閘極線SGD3施加電壓VSD，對選擇字元線WL1施加電壓VPGM，對非選擇字元線WL0、WL2及WL3施加電壓VPASS。於第12個動作中，對選擇閘極線SGD3施加電壓VSD，對選擇字元線WL0施加電壓VPGM，對非選擇字元線WL1～WL3施加電壓VPASS。

於第13～第20個動作中，於第13及14個動作中選擇選擇閘極線SGD1，於第15及第16個動作中選擇選擇閘極線SGD2，於第17及第18個動作中選擇選擇閘極線SGD3，於第19及第20個動作中選擇選擇閘極線SGD0。又，於第13、第15、第17及第19個動作中，選擇字元線WL2，於第14、第16、第18及第20個動作中，選擇字元線WL1。更具體而言，於第13個動作中，對選擇閘極線SGD1施加電壓VSD，對選擇字元線WL2施加電壓VPGM，對非選擇字元線WL0、WL1及WL3施加電壓VPASS。於第14個動作中，對選擇閘極線SGD1施加電壓VSD，對選擇字元線WL1施加電壓VPGM，對非選擇字元線WL0、WL2及WL3施加電壓VPASS。於第15個動作中，對選擇閘極線SGD2施加電壓VSD，對選擇字元線WL2施加電壓VPGM，對非選擇字元線WL0、WL1及WL3施加電壓VPASS。於第16個動作中，對選擇閘極線SGD2施加電壓VSD，對選擇字元線WL1施加電壓VPGM，對非選擇字元線WL0、WL2及WL3施加電壓VPASS。於第17個動作中，對選擇閘極線SGD3施加電壓VSD，對選擇字元線WL2施加電壓VPGM，對非選擇字元線WL0、WL1及WL3施加電壓VPASS。於第18個動作中，對選擇閘極線SGD3施加電壓VSD，對選擇字元線WL1施加電壓VPGM，對非選擇字元線WL0、WL2及WL3施加電壓VPASS。於第19個動作中，對選擇閘極線SGD0施加電壓VSD，對選擇字元線WL2施加電壓VPGM，對非選擇字元線WL0、WL1及WL3施加電壓VPASS。於第20個動作中，對選擇閘極線SGD0施加電壓VSD，對選擇字元線WL1施加電壓VPGM，對非選擇字元線WL0、WL2及WL3施加電壓VPASS。

於第21～第28個動作中，於第21及22個動作中選擇選擇閘極線SGD2，於第23及第24個動作中選擇選擇閘極線SGD3，於第25及第26個動作中選擇選擇閘極線SGD0，於第27及第28個動作中選擇選擇閘極線SGD1。又，於第21、第22、第23及第25個動作中選擇字元線WL3，於第22、第24、第26及第28個動作中選擇字元線WL2。更具體而言，於第21個動作中，對選擇閘極線SGD2施加電壓VSD，對選擇字元線WL3施加電壓VPGM，對非選擇字元線WL0～WL2施加電壓VPASS。於第22個動作中，對選擇閘極線SGD2施加電壓VSD，對選擇字元線WL2施加電壓VPGM，對非選擇字元線WL0、WL1及WL3施加電壓VPASS。以後亦根據同樣之順序，對已選擇之選擇閘極線SGD施加電壓VSD，對選擇字元線WL施加電壓VPGM，且對非選擇字元線WL施加電壓VPASS。

1.3.6 第1及第2寫入動作中之選擇字元線之電壓 其次，對第1及第2寫入動作中之選擇字元線WL之電壓之一例進行說明。圖15係表示於第1及第2寫入動作中對選擇字元線WL施加之電壓。

如圖15所示，於第1指令集合接收後，在第1寫入期間tProg1，首先，列解碼器16對選擇字元線WL施加電壓Vpgm1。電壓Vpgm1係第1寫入動作中之程式電壓VPGM。當對選擇字元線WL施加電壓Vpgm1時，連接於選擇字元線WL之“0”程式對象之記憶胞電晶體MT之閾值電壓上升，“1”程式對象之記憶胞電晶體MT之閾值電壓幾乎未上升。其次，列解碼器16施加電壓Vvfy。電壓Vvfy係驗證電壓，且例如為圖5所示之電壓VM1。

上述施加程式電壓及驗證電壓之動作相當於1次程式循環。而且，此種程式循環係使程式電壓之值逐次增加ΔVpgm1後重複。於各程式循環中施加之電壓Vvfy之值係伴隨第1寫入動作之進行而變更為例如電壓VM2或VM3。再者，亦可於1次程式循環中使用複數種驗證電壓。定序器14係例如當通過利用電壓VMF所進行之驗證時，使第1寫入動作結束，並使就緒/忙碌信號RBn成為“H”位準。

其次，於第2指令集合接收後，在第2寫入期間tProg2，列解碼器16係與第1寫入期間tProg1同樣地，對選擇字元線WL施加電壓Vpgm2。電壓Vpgm2係第2寫入動作中之程式電壓VPGM。其次，列解碼器16施加電壓Vvfy。例如，列解碼器16對選擇字元線WL施加圖6所示之電壓V1作為電壓Vvfy。此種程式循環係於通過驗證之前，使程式電壓之值逐次增加ΔVpgm2後重複。電壓Vpgm2小於電壓Vpgm1，ΔVpgm2小於ΔVpgm1。如此，第2寫入動作係使用較第1寫入動作小之程式電壓及ΔVpgm，細緻地控制記憶胞電晶體MT之閾值電壓。因此，第2寫入期間tProg2有較第1寫入期間tProg1長之傾向。

1.4 本實施形態之效果 根據本實施形態之構成，能夠提高半導體記憶裝置之可靠性。關於本效果將進行詳細敍述。

資料寫入完畢之記憶胞電晶體MT之閾值電壓有時會因對鄰接之記憶胞電晶體MT之寫入動作、或者對其他串單元SU之寫入動作時之干擾(disturb)而變動。

針對此，根據本實施形態之構成，將複數位元之寫入動作分成2次，首先，可於對連接於字元線WLi之記憶胞電晶體MT執行第1寫入動作，且對連接於字元線WL(i＋1)之記憶胞電晶體MT執行第1寫入動作之後，對連接於字元線WLi之記憶胞電晶體MT執行第2寫入動作。藉此，連接於字元線WLi之記憶胞電晶體MT即便受到由對連接於鄰接之字元線WL(i＋1)之記憶胞電晶體MT之第1寫入動作所致之干擾，亦可藉由其後之第2寫入動作而精密地寫入，故而可抑制干擾之影響。

又，若著眼於“0”位準(抹除位準)之資料之閾值電壓，則已執行第1寫入動作之記憶胞電晶體MT之“M0”位準之資料之閾值電壓因“1”程式之影響，雖未達到“1”位準但較未執行第1寫入動作之記憶胞電晶體MT之“ER”位準之資料的閾值電壓略微增加。因此，已執行第1寫入動作之記憶胞電晶體MT相較未執行第1寫入動作之記憶胞電晶體MT而言，容易因來自其他串單元SU之干擾而產生“0”位準之失效位元、即自“0”位準向“1”位準之轉換。將資料之寫入順序與來自其他串單元SU之第2寫入動作之干擾之關係示於圖16。圖16係表示字元線WL0及WL1中之串單元SU之選擇順序，選擇順序與圖11相同。

如圖16所示，若著眼於與串單元SU0之字元線WL1連接之記憶胞群MCG，則於執行第1寫入動作之後(第5個)，按照串單元SU1、SU2及SU3之順序執行選擇字元線WL1之第1寫入動作、及選擇字元線WL0之第2寫入動作。因此，與串單元SU0之字元線WL1連接之記憶胞群MCG因選擇了字元線WL0之其他串單元SU之第2寫入動作而受到3次干擾之影響。同樣地，與串單元SU1字元線WL1連接之記憶胞群MCG受到2次干擾之影響。與串單元SU2之字元線WL1連接之記憶胞群MCG受到1次干擾之影響。與串單元SU3之字元線WL1連接之記憶胞群MCG受到0次干擾之影響。如此，對於字元線WL(i＋1)，根據執行第1寫入動作之串單元SU之選擇順序，換言之，對於字元線WLi，根據執行第2寫入動作之串單元SU之選擇順序，由干擾所致之閾值電壓之變動量不同。受到干擾之次數越多，閾值電壓之上升越大，故而有失效位元數增加之傾向。

例如，當對於各字元線WL，按照串單元SU0、SU1、SU2及SU3之順序選擇執行第1寫入動作及第2寫入動作之串單元SU之情形時，“0”位準之失效位元集中於串單元SU0。當失效位元增加至無法藉由ECC處理恢復之程度時，會導致誤讀出，資料讀出之可靠性劣化。

針對此，若為本實施形態之構成，則可針對每條字元線WL使執行第1及第2寫入動作之串單元SU之選擇順序轉換。藉此，可使自其他串單元SU受到之干擾之次數平準化。將具體例示於圖17。圖17係表示於圖11中說明之資料之寫入順序下，每一個記憶胞群MCG因連接有下一編號之字元線WL之其他串單元SU之記憶胞群MCG中之第2寫入動作而受到之干擾之次數。

如圖17所示，可知若著眼於字元線WL1～WL4，則藉由使執行第1及第2寫入動作之串單元SU之選擇順序轉換，受到干擾之次數不論串單元SU為何均為6次，而將干擾之影響平準化。其他字元線WL亦相同。

藉此，可將各串單元SU中之“0”位準之資料之失效位元數平準化。因此，藉由ECC處理實現失效位元之恢復之可能性變高，可抑制誤讀出。因此，可提高半導體記憶裝置之可靠性。

2. 第2實施形態 其次，對第2實施形態進行說明。於第2實施形態中，關於與第1實施形態不同之串單元SU之選擇順序，說明3個示例。以下，僅對與第1實施形態不同之方面進行說明。

2.1第1例 首先，使用圖18對第2實施形態之第1例進行說明。

如圖18所示，設為某字元線群WG包含字元線WLi～WL(i＋3)。於是，於字元線WLi之情形時，按照串單元SU0、SU1、SU2、SU3之順序執行第2寫入。於字元線WL(i＋1)之情形時，最初之串單元SU自串單元SU0轉換為串單元SU3，按照串單元SU3、SU0、SU1、SU2之順序執行第2寫入。於字元線WL(i＋2)之情形時，最初之串單元SU自串單元SU3轉換為串單元SU2，按照串單元SU2、SU3、SU0、SU1之順序執行第2寫入。於字元線WL(i＋3)之情形時，最初之串單元SU自串單元SU2轉換為串單元SU1，按照串單元SU1、SU2、SU3、SU0之順序執行第2寫入。

2.2 第2例 其次，使用圖19對第2實施形態之第2例進行說明。

如圖19所示，設為某字元線群WG包含字元線WLi～WL(i＋3)。於是，於字元線WLi之情形時，按照串單元SU0、SU1、SU2、SU3之順序執行第2寫入。於字元線WL(i＋1)之情形時，最初之串單元SU自串單元SU0轉換為串單元SU2，按照串單元SU2、SU3、SU0、SU1之順序執行第2寫入。於字元線WL(i＋2)之情形時，最初之串單元SU自串單元SU2轉換為串單元SU3，按照串單元SU3、SU0、SU1、SU2之順序執行第2寫入。於字元線WL(i＋3)之情形時，最初之串單元SU自串單元SU3轉換為串單元SU1，按照串單元SU1、SU2、SU3、SU0之順序執行第2寫入。

2.3 第3例 其次，使用圖20對第2實施形態之第3例進行說明。於第3例中，對將複數個串單元SU之選擇順序組合而使用之情形進行說明。

如圖20所示，對某字元線群WGj(j為任意之整數)應用第1例中所說明之串單元SU之選擇順序，對字元線群WG(j＋1)應用第2例中所說明之串單元SU之選擇順序。

再者，複數個串單元SU之選擇順序之組合可任意地變更。例如，亦可將第1實施形態中所說明之串單元SU之選擇順序與第1例中所說明之串單元SU之選擇順序組合。

2.4 本實施形態之效果 根據本實施形態之構成，可獲得與第1實施形態相同之效果。

再者，串單元SU之選擇順序並不限定於第1及第2實施形態。於1個字元線群WG中，只要為各串單元SU分別被逐次選擇為第1個、第2個、第3個及第4個之順序，便可任意地設定。

又，亦可並非以字元線群WG為單位變更各串單元SU之選擇順序，而是通過針對所有字元線(例如字元線WL0～WL95)之寫入，使各串單元SU被選擇之次數平準化。

3. 第3實施形態 其次，對第3實施形態進行說明。於第3實施形態中，對將1個區塊BLK分割為下位區塊BLK及上位區塊BLK而使用之情形時之資料之讀出順序進行說明。以下，僅對與第1及第2實施形態不同之方面進行說明。

3.1 資料之寫入順序 使用圖21對資料之寫入順序進行說明。於本實施形態中，將連接於字元線WL0～WL47之記憶胞電晶體MT之集合稱為下位區塊BLK，將連接於字元線WL48～95之記憶胞電晶體MT之集合稱為上位區塊BLK。控制器20將下位區塊BLK及上位區塊BLK中之資料之寫入動作分別獨立地予以管理。

如圖21所示，於對下位區塊BLK寫入資料之情形時，定序器14自字元線WL47朝向字元線WL0寫入資料。

更具體而言，作為下位區塊BLK中之第1～第4個動作，定序器14執行選擇字元線WL47且依序選擇串單元SU0～SU3之第1寫入動作。

其次，作為第5及第6個動作，定序器14選擇串單元SU0，執行選擇字元線WL46之第1寫入動作、及選擇字元線WL47之第2寫入動作。又，作為第7～第12個動作，定序器14依序選擇串單元SU1至SU3，以與第5及第6個動作相同之順序，交替地執行選擇字元線WL46之第1寫入動作與選擇字元線WL47之第2寫入動作。

其次，作為第13～第20個動作，定序器14與第5～第12個動作同樣地，交替地執行針對每個串單元SU選擇字元線WL45之第1寫入動作與選擇字元線WL46之第2寫入動作。於第13～第20個動作中，依序選擇串單元SU1、SU2、SU3及SU0。即，最初選擇之串單元SU自SU0轉換為SU1。

其次，定序器14與第5～第12個動作同樣地，執行選擇字元線WL44及WL45之第21～第28個動作。於第21～第28個動作中，依序選擇串單元SU2、SU3、SU0及SU1。即，最初選擇之串單元SU自SU1轉換為SU2。

其次，定序器14與第5～第12個動作同樣地，執行選擇字元線WL43及WL43之第29～第36個動作。於第29～第36個動作中，依序選擇串單元SU3、SU0、SU1及SU2。即，最初選擇之串單元SU自SU2轉換為SU3。

同樣地，定序器14係於選擇字元線WL42及WL43之第37～44個動作中，最初選擇串單元SU0，於選擇字元線WL41及WL42之第45～52個動作中，最初選擇串單元SU1。以後之處理亦相同。

如上所述，定序器14係基於自控制器20發送之位址資訊ADD及資料DAT而執行寫入動作。

即，控制器20係當使定序器14執行寫入動作時，以最初執行第2寫入動作之串單元SU自字元線WL47朝向字元線WL0按照串單元SU0、SU1、SU2、SU3之順序重複進行轉換之方式，指定頁位址PA。換言之，控制器20係當使定序器14執行寫入動作時，以最初執行第1寫入動作之串單元SU自字元線WL46朝向字元線WL0按照串單元SU0、SU1、SU2、SU3之順序重複進行轉換之方式，指定頁位址PA。

又，定序器14係於對上位區塊BLK寫入資料之情形時，自字元線WL48朝向字元線WL95寫入資料。資料之寫入順序與第1實施形態之圖11相同，圖21之字元線WL48相當於圖11之字元線WL0。

3.2 本實施形態之效果 根據本實施形態之構成，可獲得與第1實施形態相同之效果。

再者，對於下位區塊BLK及上位區塊BLK，亦可應用第2實施形態中所說明之串單元SU之選擇順序。

4. 第4實施形態 其次，對第4實施形態進行說明。於第4實施形態中，對與第1實施形態不同之第1及第2寫入動作進行說明。以下，僅對與第1至第3實施形態不同之方面進行說明。

4.1 記憶胞電晶體MT之閾值分佈 首先，使用圖22對記憶胞電晶體MT之閾值分佈進行說明。於本實施形態中，對應用有與第1實施形態不同之編碼之情形進行說明。

如圖22所示，針對各位準所包含之記憶胞電晶體MT，如下所示將資料分配為“低位位元/中位位元/高位位元/最高位位元”。

“0”位準所包含之記憶胞電晶體MT係保持“1111”資料。“1”位準所包含之記憶胞電晶體MT係保持“1110”資料。“2”位準所包含之記憶胞電晶體MT係保持“1100”資料。“3”位準所包含之記憶胞電晶體MT係保持“1101”資料。“4”位準所包含之記憶胞電晶體MT係保持“1001”資料。“5”位準所包含之記憶胞電晶體MT係保持“1000”資料。“6”位準所包含之記憶胞電晶體MT係保持“1010”資料。“7”位準所包含之記憶胞電晶體MT係保持“1011”資料。“8”位準所包含之記憶胞電晶體MT係保持“0011”資料。“9”位準所包含之記憶胞電晶體MT係保持“0010”資料。“A”位準所包含之記憶胞電晶體MT係保持“0000”資料。“B”位準所包含之記憶胞電晶體MT係保持“0001”資料。“C”位準所包含之記憶胞電晶體MT係保持“0101”資料。“D”位準所包含之記憶胞電晶體MT係保持“0100”資料。“E”位準所包含之記憶胞電晶體MT係保持“0110”資料。“F”位準所包含之記憶胞電晶體MT係保持“0111”資料。

於將如此分配之資料讀出之情形時，低位位元係藉由讀出動作8R而確定。中位位元係藉由讀出動作4R及CR而確定。高位位元係藉由讀出動作2R、6R、AR及ER而確定。最高位位元係藉由讀出動作1R、3R、5R、7R、9R、BR、DR及FR而確定。即，低位位元、中位位元、高位位元及最高位位元之值係分別藉由1次、2次、4次及8次之讀出動作而確定。以下，將該資料之分配稱為“1-2-4-8編碼”。

4.2 第1及第2寫入動作 其次，對本實施形態之寫入動作進行說明。於本實施形態中，將4頁資料之寫入動作分成2次執行，即，寫入低位頁及中位頁之第1寫入動作、以及寫入高位頁及最高位頁之第2寫入動作。

首先，使用圖23對第1寫入動作進行說明。

如圖23所示，首先，定序器14基於自控制器20輸入之低位頁資料及中位頁資料而執行第1寫入動作。

更具體而言，定序器14係將電壓VM1、VM2及VM3使用作為驗證電壓。電壓VM1係於寫入“10”(“低位位元/高位位元”)資料之情形時使用，為電壓V1以上且未達電壓V5。電壓VM2係於寫入“00”資料之情形時使用之驗證電壓，為電壓V5以上且未達電壓V9。電壓VM3係於寫入“01”資料之情形時使用之驗證電壓，為電壓V9以上且未達電壓VD。

當執行第1寫入動作時，記憶胞電晶體MT之閾值電壓基於寫入之資料而上升，並形成4個閾值分佈。圖23所示之“M0”位準係由被寫入“11”資料之複數個記憶胞電晶體MT形成。“M1”位準係由被寫入“10”資料之複數個記憶胞電晶體MT形成。“M2”位準係由被寫入“00”資料之複數個記憶胞電晶體MT形成。“M3”位準係由被寫入“01”資料之複數個記憶胞電晶體MT形成。

“M0”位準下之閾值電壓未達電壓V1。“M1”位準下之閾值電壓為電壓VM1以上且未達電壓V5。“M2”位準下之閾值電壓為電壓VM2以上且未達電壓V9。“M3”位準下之閾值電壓為電壓VM3以上且未達電壓VD。

其次，使用圖24對第2寫入動作進行說明。

如圖24所示，首先，定序器14係基於自記憶胞陣列11讀出之低位頁資料及中位頁資料之資料、即“11”資料、“10”資料、“00”資料及“01”資料、以及自控制器20輸入之高位頁資料及最高位頁資料，而執行第2寫入動作。

於第2寫入動作中，例如自“M0”位準之閾值分佈形成“0”位準、“1”位準、“2”位準及“3”位準之閾值分佈。自“M1”位準之閾值分佈形成“4”位準、“5”位準、“6”位準及“7”位準之閾值分佈。自“M2”位準之閾值分佈形成“8”位準、“9”位準、“A”位準及“B”位準之閾值分佈。自“M3”位準之閾值分佈形成“C”位準、“D”位準、“E”位準及“F”位準之閾值分佈。

4.3 本實施形態之效果 根據本實施形態之構成，可獲得與第1實施形態相同之效果。

5. 第5實施形態 其次，對第5實施形態進行說明。於第5實施形態中，對藉由3次寫入動作寫入4頁資料之情形進行說明。以下，僅對與第1至第4實施形態不同之方面進行說明。

5.1 第1至第3寫入動作 首先，對本實施形態之寫入動作進行說明。於本實施形態中，將4頁資料之寫入分成如下3次執行，即：第1寫入動作，其對寫入“8”位準、“9”位準、“A”位準、“B”位準、“C”位準、“D”位準、“E”位準及“F”位準之記憶胞電晶體MT暫時寫入較“8”位準低之位準；第2寫入動作，其進行第1實施形態中所說明之粗略之寫入動作(第1實施形態中之第1寫入動作)；及第3寫入動作，其進行第1實施形態中所說明之精密之寫入動作(第1實施形態中之第2寫入動作)。

首先，使用圖25對第1寫入動作進行說明。圖25係表示第1寫入動作所引起之記憶胞電晶體MT之閾值分佈之變化。

如圖25所示，定序器14係基於自控制器20輸入之LM資料而執行第1寫入動作。

更具體而言，控制器20係製作將“1111”資料、“0111”資料、“0101”資料、“0001”資料、“1001”資料、“1000”資料、“0000”資料及“0100”資料設為“0”資料，且將“0110”資料、“0010”資料、“0011”資料、“1011”資料、“1010”資料、“1110”資料、“1100”資料及“1101”資料設為“1”資料之LM資料，並發送至半導體記憶裝置10。再者，於4頁資料為1-2-4-8編碼之情形時，控制器20亦可發送低位頁資料。

於第1寫入動作中，定序器14將電壓VLM使用作為驗證電壓。電壓VLM例如為電壓V5以上且未達電壓VM8。

當執行第1寫入動作時，記憶胞電晶體MT之閾值電壓基於寫入之資料而上升，並形成2個閾值分佈。圖26所示之“LM0”位準係由對應於“1”資料之複數個記憶胞電晶體MT形成。“LM1”位準係由對應於“0”資料之複數個記憶胞電晶體MT形成。

“LM0”位準下之閾值電壓未達電壓V1。“LM1”位準下之閾值電壓為電壓VLM以上且未達電壓V8。

其次，使用圖26對第2寫入動作進行說明。圖26係表示第2寫入動作所引起之記憶胞電晶體MT之閾值分佈之變化。

如圖26所示，第2寫入動作與第1實施形態中所說明之粗略之寫入動作(第1實施形態之第1寫入動作)相同。與第1實施形態不同之方面在於，於第1實施形態中，自“ER”位準之閾值分佈形成各位準之閾值分佈。與此相對，於本實施形態中，例如自“LM0”位準之閾值分佈形成“M0”位準、“M1”位準、“M2”位準、“M3”位準、“M4”位準、“M5”位準、“M6”位準及“M7”位準之閾值分佈，且自“LM1”位準之閾值分佈形成“M8”位準、“M9”位準、“MA”位準、“MB”位準、“MC”位準、“MD”位準、“ME”位準及“MF”位準之閾值分佈。

其次，使用圖27對第3寫入動作進行說明。圖27係表示第3寫入動作所引起之記憶胞電晶體MT之閾值分佈之變化。

如圖27所示，第3寫入動作與第1實施形態中所說明之精密之寫入動作(第1實施形態之第2寫入動作)相同。

5.2 資料之寫入順序 其次，使用圖28對資料之寫入順序進行說明。圖28表示1個區塊BLK中之串單元SU之選擇順序。被與字元線WL及串單元SU對應之虛線劃分為上中下3段之實線之四角框表示1個記憶胞群MCG，四角框之上段表示第3寫入動作(參照符號“WRT3”)，四角框之中段表示第2寫入動作(參照符號“WRT2”)，四角框之下段表示第1寫入動作(參照符號“WRT1”)。

如圖28所示，作為第1～第4個動作，定序器14執行選擇字元線WL0且依序選擇串單元SU0～SU3之第1寫入動作。

其次，作為第5～第9個動作，定序器14選擇串單元SU0，執行選擇字元線WL1之第1寫入動作、選擇字元線WL0之第2寫入動作、選擇字元線WL2之第1寫入動作、選擇字元線WL1之第2寫入動作、及選擇字元線WL0之第3寫入動作。

其次，作為第10～第24個動作，定序器14依序選擇串單元SU1至SU3，以與第5～第9個動作相同之順序，重複執行選擇字元線WL1之第1寫入動作、選擇字元線WL0之第2寫入動作、選擇字元線WL2之第1寫入動作、選擇字元線WL1之第2寫入動作、及選擇字元線WL0之第3寫入動作。即，若著眼於字元線WL0，則選擇串單元SU0作為最初執行第3寫入之串單元SU。

其次，作為第25～第27個動作，定序器14選擇串單元SU1，執行選擇字元線WL3之第1寫入動作、選擇字元線WL2之第2寫入動作、及選擇字元線WL1之第3寫入動作。

其次，作為第28～第36個動作，定序器14依序選擇串單元SU2、SU3及SU0，以與第25～第27個動作相同之順序，重複執行選擇字元線WL3之第1寫入動作、選擇字元線WL2之第2寫入動作、及選擇字元線WL1之第3寫入動作。即，對於字元線WL1，最初選擇第3寫入動作之串單元SU自SU0轉換為SU1。

其次，定序器14與第25～第36個動作同樣地，選擇字元線WL4、WL3及WL2執行第37～第48個動作。於第37～第48個動作中，依序選擇串單元SU2、SU3、SU0及SU1。即，對於字元線WL2，最初選擇第3寫入動作之串單元SU自SU1轉換為SU2。

其次，定序器14與第25～第36個動作同樣地，選擇字元線WL5、WL4及WL3執行第49～第60個動作。於第49～第60個動作中，依序選擇串單元SU3、SU0、SU1及SU2。即，對於字元線WL3，最初選擇第3寫入動作之串單元SU自SU2轉換為SU3。

其次，定序器14與第25～第36個動作同樣地，選擇字元線WL6、WL5及WL4執行第61～第72個動作。於第61～第71個動作中，依序選擇串單元SU0、SU1、SU2及SU3。即，於字元線WL4中，最初選擇第3寫入動作之串單元SU自SU3轉換為SU0。以後之處理亦相同。

即，定序器14係自字元線WL0朝向字元線WL95，使最初執行第3寫入動作之串單元SU按照串單元SU0、SU1、SU2、SU3之順序重複進行轉換。換言之，定序器14係自字元線WL2朝向字元線WL95，使最初執行第2寫入動作之串單元SU按照串單元SU0、SU1、SU2、SU3之順序重複進行轉換。或，自字元線WL3朝向字元線WL95，使最初執行第1寫入動作之串單元SU按照串單元SU0、SU1、SU2、SU3之順序重複進行轉換。

因此，與第1實施形態之圖11同樣地，對應於4個串單元SU，針對4條字元線WL之每一條，重複所選擇之串單元SU之週期。於圖28之例中，著眼於最初執行第3寫入動作之串單元SU之順序，將4條字元線WL0～WL3設為字元線群WG0。以下之字元線WL亦相同。

5.3 本實施形態之效果 根據本實施形態之構成，可獲得與第1實施形態相同之效果。

再者，於本實施形態中，亦可應用第2及第3實施形態作為串單元SU之選擇順序。

進而，於記憶胞電晶體MT對應於保持3位元之資料之TLC之情形時，亦可使本實施形態中之第1寫入動作、第2寫入動作、第3寫入動作分別對應於低位頁之寫入動作、中位頁之寫入動作、高位頁之寫入動作，進行所謂之「逐頁(page by page)」之寫入。於此情形時，第1寫入動作、第2寫入動作、第3寫入動作亦按圖28所示之順序執行。即，自字元線WL0朝向字元線WL95，最初執行高位頁之寫入動作(第3寫入動作)之串單元SU係按照串單元SU0、SU1、SU2、SU3之順序重複進行轉換。換言之，自字元線WL2朝向字元線WL95，最初執行中位頁之寫入動作(第2寫入動作)之串單元SU係按照串單元SU0、SU1、SU2、SU3之順序重複進行轉換。或，自字元線WL3朝向字元線WL95，最初執行低位頁之寫入動作(第1寫入動作)之串單元SU係按照串單元SU0、SU1、SU2、SU3之順序重複進行轉換。

6. 第6實施形態 其次，對第6實施形態進行說明。與第1實施形態之不同點在於，於第6實施形態中，NAND串NS中所包含之記憶胞電晶體MT0至MT95中之配置於兩端之記憶胞電晶體MT0及MT95對應於保持1位元之資料之SLC(single level cell，單層單元)，除此以外之記憶胞電晶體MT1之MT94對應於QLC。以下，僅對與第1至第5實施形態不同之方面進行說明。

6.1 資料之寫入順序 使用圖29對資料之寫入順序進行說明。圖29係表示1個區塊BLK中之串單元SU之選擇順序。與字元線WL及串單元SU對應之實線之四角框係表示1個記憶胞群MCG。連接於字元線WL0及WL95之記憶胞群MCG可保持1頁資料，故而藉由1次寫入動作而寫入資料。連接於字元線WL1～WL94之記憶胞群MCG係藉由2次寫入動作而寫入資料。因此，表示記憶胞群MCG之四角框係被虛線上下劃分，上段表示第2寫入動作，下段表示第1寫入動作。再者，於圖29之例中，為了簡化說明，以k(k＝760)表示於區塊BLK中最後寫入之資料之寫入編號。

如圖29所示，作為第1～第4個動作，定序器14執行選擇字元線WL0且依序選擇串單元SU0～SU3之1頁資料之寫入動作。

其次，作為第5～第8個動作，定序器14執行選擇字元線WL0且依序選擇串單元SU0～SU3之第1寫入動作。

其次，作為第9及第10個動作，定序器14選擇串單元SU0，執行選擇字元線WL2之第1寫入動作、及選擇字元線WL1之第2寫入動作。又，作為第11～第16個動作，定序器14依序選擇串單元SU1至SU3，以與第9及第10個動作相同之順序，交替地執行選擇字元線WL2之第1寫入動作與選擇字元線WL1之第2寫入動作。

其次，作為第17～第24個動作，定序器14與第9～第16個動作同樣地，交替地執行針對每個串單元SU選擇字元線WL3之第1寫入動作與選擇字元線WL2之第2寫入動作。於第17～第24個動作中，依序選擇串單元SU1、SU2、SU3及SU0。即，最初選擇之串單元SU自SU0轉換為SU1。

之後，定序器14一面使最初選擇之串單元SU轉換，一面執行寫入動作。

繼而，作為第(k－23)～第(k－16)個動作，定序器14與第9～第16個動作同樣地，交替地執行針對每個串單元SU選擇字元線WL93之第1寫入動作與選擇字元線WL92之第2寫入動作。於第(k－23)～第(k－16)個動作中，依序選擇串單元SU3、SU0、SU1及SU2。

其次，作為第(k－15)～第(k－8)個動作，定序器14與第9～第16個動作同樣地，交替地執行針對每個串單元SU選擇字元線WL94之第1寫入動作與選擇字元線WL93之第2寫入動作。於第(k－15)～第(k－8)個動作中，依序選擇串單元SU0、SU1、SU2及SU3。

其次，作為第(k－7)～第k個動作，定序器14交替地執行針對每個串單元SU選擇字元線WL95之1頁資料之寫入動作與選擇字元線WL94之第2寫入動作。於第(k－7)～第k個動作中，依序選擇串單元SU1、SU2、SU3及SU0。即，最初選擇之串單元SU自SU0轉換為SU1。

6.2 本實施形態之效果 根據本實施形態之構成，可獲得與第1實施形態相同之效果。

進而，根據本實施形態之構成，位於NAND串NS之兩端之記憶胞電晶體MT0及MT95對應於1位元之資料寫入，藉此，可抑制該等記憶胞電晶體MT之誤讀出，可提高讀出動作之可靠性。

再者，於第6實施形態中，表示出配置於NAND串NS之兩端之記憶胞電晶體MT0及MT95為SLC，除此以外之記憶胞電晶體MT1至MT94為QLC之例，但並不限定於此。配置於NAND串NS之兩端之記憶胞電晶體MT0及MT95可分別保持之資料之位元數只要相較除此以外之記憶胞電晶體MT1至MT94可分別保持之資料之位元數而言被抑制得較小便可。例如，只要記憶胞電晶體MT1至MT94為QLC，則記憶胞電晶體MT0及MT95亦可並非為SLC，而為MLC或TLC。

進而，於本實施形態中，亦可應用第2至第5實施形態。

7.第7實施形態 其次，對第7實施形態進行說明。於第7實施形態中，對在第3實施形態中，於上位區塊BLK與下位區塊BLK之各者中配置於兩端之記憶胞電晶體MT0、MT47、MT48及MT95為SLC之情形進行說明。以下，僅對與第1至第6實施形態不同之方面進行說明。

7.1資料之寫入順序 使用圖30對資料之寫入順序進行說明。於圖30之例中，為了簡化說明，以k(k＝376)表示於上位區塊BLK及區塊BLK中最後寫入之資料之寫入編號。

如圖30所示，於對下位區塊BLK寫入資料之情形時，定序器14自字元線WL47朝向字元線WL0寫入資料。

更具體而言，作為第1～第4個動作，定序器14執行選擇字元線WL47且依序選擇串單元SU0～SU3之1頁資料之寫入動作。

其次，作為第5～第8個動作，定序器14執行選擇字元線WL46且依序選擇串單元SU0～SU3之第1寫入動作。

其次，作為第9及第10個動作，定序器14選擇串單元SU0，執行選擇字元線WL45之第1寫入動作、及選擇字元線WL46之第2寫入動作。又，作為第11～第16個動作，定序器14依序選擇串單元SU1至SU3，以與第9及第10個動作相同之順序，交替地執行選擇字元線WL45之第1寫入動作與選擇字元線WL46之第2寫入動作。

其次，作為第17～第24個動作，定序器14與第9～第16個動作同樣地，交替地執行針對每個串單元SU選擇字元線WL44之第1寫入動作與選擇字元線WL45之第2寫入動作。於第17～第24個動作中，依序選擇串單元SU1、SU2、SU3及SU0。即，最初選擇之串單元SU自SU0轉換為SU1。

之後，定序器14一面使最初選擇之串單元SU轉換，一面執行寫入動作。

繼而，作為第(k－23)～第(k－16)個動作，定序器14與第9～第16個動作同樣地，交替地執行針對每個串單元SU選擇字元線WL2之第1寫入動作與選擇字元線WL3之第2寫入動作。於第(k－23)～第(k－16)個動作中，依序選擇串單元SU3、SU0、SU1及SU2。

其次，作為第(k－15)～第(k－8)個動作，定序器14與第9～第16個動作同樣地，交替地執行針對每個串單元SU選擇字元線WL1之第1寫入動作與選擇字元線WL2之第2寫入動作。於第(k－15)～第(k－8)個動作中，依序選擇串單元SU0、SU1、SU2及SU3。

其次，作為第(k－7)～第k個動作，定序器14交替地執行針對每個串單元SU選擇字元線WL0之1頁資料之寫入動作與選擇字元線WL1之第2寫入動作。於第(k－7)～第k個動作中，依序選擇串單元SU1、SU2、SU3及SU0。即，最初選擇之串單元SU自SU0轉換為SU1。

又，定序器14於對上位區塊BLK寫入資料之情形時，自字元線WL48朝向字元線WL95寫入資料。資料之寫入順序與第6實施形態之圖29相同，圖30之字元線WL48相當於圖29之字元線WL0。

7.2本實施形態之效果 根據本實施形態之構成，可獲得與第1及第6實施形態相同之效果。

再者，於第7實施形態中，表示出配置於上位區塊BLK及下位區塊BLK之各者之兩端之記憶胞電晶體MT0、MT47、MT48及MT95為SLC，除此以外之記憶胞電晶體MT1至MT46及MT49至MT9為QLC之例，但並不限定於此。配置於上位區塊BLK及下位區塊BLK之各者之兩端之記憶胞電晶體MT0、MT47、MT48及MT95可分別保持之資料之位元數只要相較除此以外之記憶胞電晶體MT1至MT46及MT49至MT94可分別保持之資料之位元數而言被抑制得較小便可。例如，只要記憶胞電晶體MT1至MT46及MT49至MT94為QLC，則記憶胞電晶體MT0、MT47、MT48及MT95亦可並非為SLC，而為MLC或TLC。

8. 變化例 上述實施形態之半導體記憶裝置包含：第1記憶體單元(SU0)，其包含具有第1至第3記憶胞(MT0~MT2)及第1選擇電晶體(ST1)之第1記憶體串(NS)；第2記憶體單元(SU1)，其包含具有第4至第6記憶胞(MT0～MT2)及第2選擇電晶體(ST1)之第2記憶體串(NS)；第3記憶體單元(SU2)，其包含具有第7至第9記憶胞(MT0～MT2)及第3選擇電晶體(ST1)之第3記憶體串(NS)；第1字元線(WL0)，其連接於第1、第4及第7記憶胞(MT0)之閘極；第2字元線(WL1)，其連接於第2、第5及第8記憶胞(MT1)之閘極；第3字元線(WL2)，其連接於第3、第6及第9記憶胞(MT2)之閘極；第1至第3選擇閘極線(SGD0～SGD2)，其等分別連接於第1至第3選擇電晶體；及列解碼器(16)，其連接於第1至第3字元線及第1至第3選擇閘極線。第1至第9記憶胞可分別保持複數位元之資料，複數位元之資料之寫入動作包含第1寫入動作及第2寫入動作。於寫入動作中，當對連接於第1字元線之第1、第4及第7記憶胞中之任一者執行第2寫入動作時，最初選擇第1記憶胞，當對連接於第2字元線之第2、第5及第8記憶胞中之任一者執行第2寫入動作時，最初選擇第5記憶胞，當對連接於第3字元線之第3、第6及第9記憶胞中之任一者執行第2寫入動作時，最初選擇第9記憶胞。

藉由應用上述實施形態，可提供一種能夠提高可靠性之半導體記憶裝置。

再者，實施形態並不限定於上述所說明之形態，可進行各種變化。

例如，於上述實施形態中，NAND型快閃記憶體既可為記憶胞電晶體MT二維地配置於半導體基板上所得之平面NAND型快閃記憶體，亦可為記憶胞電晶體MT積層於半導體基板上所得之三維積層型NAND型快閃記憶體。

對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例提出，並非意圖限定發明之範圍。該等新穎之實施形態能以其他多種方式實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及其均等之範圍內。

[相關申請案]
本申請案享有以日本專利申請案2018-32989號(申請日：2018年2月27日)及日本專利申請案2018-192037號(申請日：2018年10月10日)為基礎申請案之優先權。本申請案係藉由參照該等基礎申請案而包含基礎申請案之全部內容。

01h 指令 02h 指令 03h 指令 04h 指令 1 記憶體系統 1R、2R、3R、4R、5R、6R、7R、8R、9R、AR、BR、CR、DR、 ER、FR 電壓 10 半導體記憶裝置 10h 指令 11 記憶胞陣列 12 指令暫存器 13 位址暫存器 14 定序器 15 驅動電路 16 列解碼器 17 資料暫存器 18 感測放大器 20 控制器 21 主機介面電路 22 內置記憶體 23 處理器 24 緩衝記憶體 25 ECC電路 26 NAND介面電路 30 主機機器 80h 指令 ADD 位址資訊 ALE 位址鎖存賦能信號 BA 區塊位址 BL0～BL(m－1) 位元線 BLK0～BLKn 區塊 CA 行位址 CL0～CL4 頁群集 CLE 指令鎖存賦能信號 CMD 指令 DAT 資料 DAT1 資料 DAT2 資料 DAT3 資料 DAT4 資料 I/O 輸入輸出信號 LM 資料 MT0～MT95 記憶胞電晶體 NS NAND串 PA 頁位址 PG0～PG3 區域 RBn 就緒/忙碌信號 REn 讀取賦能信號 S10 步驟 S11 步驟 S12 步驟 S13 步驟 S14 步驟 S15 步驟 S16 步驟 S17 步驟 S18 步驟 S19 步驟 S20 步驟 S21 步驟 S22 步驟 S30 步驟 S31 步驟 S32 步驟 SGD 選擇閘極線 SGD0～SGD3 選擇閘極線 SGS 選擇閘極線 SGS0～SGS3 選擇閘極線 SL 源極線 ST1 選擇電晶體 ST2 選擇電晶體 SU(SU0～SU3) 串單元 tProg1 第1寫入期間 tProg2 第2寫入期間 V1、V2、V3、V4、V5、V6、V7、V8、V9、VA、VB、VC、VD、VE、VF 電壓 VBL 電壓 VCELSRC 電壓 VLM 電壓 VM1、VM2、VM3、VM4、VM5、VM6、VM7、VM8、VM9、VMA、VMB、VMC、VMD、VME、VMF 讀出動作 VPASS 電壓 VPGM 電壓 Vpgm1 電壓 Vpgm2 電壓 VREAD 電壓 VSD1 電壓 VSD2 電壓 VSS 電壓 Vvfy 電壓 Wen 寫入賦能信號 WG 字元線群 WG(j＋1) 字元線群 WG0 字元線群 WG1 字元線群 WGj 字元線群 WL 字元線 WL(i＋1) 字元線 WL(i＋2) 字元線 WL(i＋3) 字元線 WL0～WL95 字元線 WLi 字元線 WRT1 第1寫入動作 WRT2 第2寫入動作 WRT3 第3寫入動作 xyh 指令 xzh 指令

圖1係第1實施形態之記憶體系統之方塊圖。 圖2係第1實施形態之記憶體系統所具備之RAM之方塊圖。 圖3係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路圖。 圖4係表示第1實施形態之半導體記憶裝置中之記憶胞電晶體之資料分配、閾值分佈及讀出位準的圖。 圖5係表示第1實施形態之半導體記憶裝置中之第1寫入動作所引起的記憶胞電晶體之閾值分佈之變化之圖。 圖6係表示第1實施形態之半導體記憶裝置中之第2寫入動作所引起的記憶胞電晶體之閾值分佈之變化之圖。 圖7係表示第1實施形態之記憶體系統中之第1寫入動作之指令序列的圖。 圖8係表示第1實施形態之記憶體系統中之第2寫入動作之指令序列的圖。 圖9係第1實施形態之半導體記憶裝置中之寫入動作之流程圖。 圖10係第1實施形態之半導體記憶裝置中之寫入動作中之選擇串單元之轉換動作之流程圖。 圖11係表示第1實施形態之半導體記憶裝置中之區塊之資料寫入順序的圖。 圖12係表示第1實施形態之半導體記憶裝置中之字元線群的第2寫入動作之順序之圖。 圖13係表示第1實施形態之半導體記憶裝置中之編程動作時的各配線之電壓之時序圖。 圖14係表示第1實施形態之半導體記憶裝置中之第1～第28個動作中之編程動作時的選擇閘極線及字元線之電壓之圖。 圖15係表示第1實施形態之半導體記憶裝置中之第1及第2寫入動作時的選擇字元線之電壓之時序圖。 圖16係表示因其他串單元之第2寫入動作而受到之干擾之次數之例圖。 圖17係針對每個記憶胞群，表示因其他串單元之第2寫入動作而受到之干擾之次數之例圖。 圖18係表示第2實施形態之第1例之半導體記憶裝置中的字元線群之第2寫入動作之順序之圖。 圖19係表示第2實施形態之第2例之半導體記憶裝置中的字元線群之第2寫入動作之順序之圖。 圖20係表示第2實施形態之第3例之半導體記憶裝置中的字元線群之第2寫入動作之順序之圖。 圖21係表示第3實施形態之半導體記憶裝置中之區塊之資料寫入順序的圖。 圖22係表示第4實施形態之半導體記憶裝置中之記憶胞電晶體之資料分配、閾值分佈及讀出位準的圖。 圖23係表示第4實施形態之半導體記憶裝置中之第1寫入動作之記憶胞電晶體之閾值分佈之變化的圖。 圖24係表示第4實施形態之半導體記憶裝置中之第2寫入動作之記憶胞電晶體之閾值分佈之變化的圖。 圖25係表示第5實施形態之半導體記憶裝置中之第1寫入動作之記憶胞電晶體之閾值分佈之變化的圖。 圖26係表示第5實施形態之半導體記憶裝置中之第2寫入動作之記憶胞電晶體之閾值分佈之變化的圖。 圖27係表示第5實施形態之半導體記憶裝置中之第3寫入動作之記憶胞電晶體之閾值分佈之變化的圖。 圖28係表示第5實施形態之半導體記憶裝置中之區塊之資料寫入順序的圖。 圖29係表示第6實施形態之半導體記憶裝置中之區塊之資料寫入順序的圖。 圖30係表示第7實施形態之半導體記憶裝置中之區塊之資料寫入順序的圖。

Claims (5)

1. 一種半導體記憶裝置，其具備： 第1記憶體單元，其包含具有第1至第3記憶胞及第1選擇電晶體之第1記憶體串； 第2記憶體單元，其包含具有第4至第6記憶胞及第2選擇電晶體之第2記憶體串； 第3記憶體單元，其包含具有第7至第9記憶胞及第3選擇電晶體之第3記憶體串； 第1字元線，其連接於上述第1、第4及第7記憶胞之閘極； 第2字元線，其連接於上述第2、第5及第8記憶胞之閘極； 第3字元線，其連接於上述第3、第6及第9記憶胞之閘極； 第1至第3選擇閘極線，其等分別連接於上述第1至第3選擇電晶體；及 列解碼器，其連接於上述第1至第3字元線及上述第1至第3選擇閘極線；且 上述第1至第9記憶胞可各自保持複數位元之資料， 上述複數位元之資料之寫入動作包含第1寫入動作及第2寫入動作， 於上述寫入動作中，當對連接於上述第1字元線之上述第1、第4及第7記憶胞中之任一者執行上述第2寫入動作時，最初選擇上述第1記憶胞，當對連接於上述第2字元線之上述第2、第5及第8記憶胞中之任一者執行上述第2寫入動作時，最初選擇上述第5記憶胞，當對連接於上述第3字元線之上述第3、第6及第9記憶胞中之任一者執行上述第2寫入動作時，最初選擇上述第9記憶胞。
2. 如請求項1之半導體記憶裝置，其中於上述寫入動作中，連接於上述第1字元線之上述第1、第4及第7記憶胞係按照上述第1記憶胞、上述第4記憶胞及上述第7記憶胞之順序執行上述第2寫入動作，連接於上述第2字元線之上述第2、第5及第8記憶胞係按照上述第5記憶胞、上述第8記憶胞及上述第2記憶胞之順序執行上述第2寫入動作，連接於上述第3字元線之上述第3、第6及第9記憶胞係按照上述第9記憶胞、上述第3記憶胞及上述第6記憶胞之順序執行上述第2寫入動作。
3. 如請求項1或2之半導體記憶裝置，其依序執行對上述第2記憶胞之上述第1寫入動作及對上述第1記憶胞之上述第2寫入動作，且 依序執行對上述第6記憶胞之上述第1寫入動作及對上述第5記憶胞之上述第2寫入動作。
4. 如請求項1或2之半導體記憶裝置，其中於上述寫入動作中，當對連接於上述第2字元線之上述第2、第5及第8記憶胞中之任一者執行上述第1寫入動作時，最初選擇上述第2記憶胞，當對連接於上述第3字元線之上述第3、第6及第9記憶胞中之任一者執行上述第1寫入動作時，最初選擇上述第6記憶胞。
5. 一種記憶體系統，其係具備半導體記憶裝置及控制器者，且 上述半導體記憶裝置具備： 第1記憶體單元，其包含具有第1至第3記憶胞及第1選擇電晶體之第1記憶體串； 第2記憶體單元，其包含具有第4至第6記憶胞及第2選擇電晶體之第2記憶體串； 第3記憶體單元，其包含具有第7至第9記憶胞及第3選擇電晶體之第3記憶體串； 第1字元線，其連接於上述第1、第4及第7記憶胞之閘極； 第2字元線，其連接於上述第2、第5及第8記憶胞之閘極； 第3字元線，其連接於上述第3、第6及第9記憶胞之閘極； 第1至第3選擇閘極線，其等分別連接於上述第1至第3選擇電晶體；及 列解碼器，其連接於上述第1至第3字元線及上述第1至第3選擇閘極線；且 上述第1至第9記憶胞可各自保持複數位元之資料， 上述複數位元之資料之寫入動作包含第1寫入動作及第2寫入動作， 上述控制器於上述半導體記憶裝置之寫入動作中，以：當對連接於上述第1字元線之上述第1、第4及第7記憶胞中之任一者執行上述第2寫入動作時最初選擇上述第1記憶胞、當對連接於上述第2字元線之上述第2、第5及第8記憶胞中之任一者執行上述第2寫入動作時最初選擇上述第5記憶胞、當對連接於上述第3字元線之上述第3、第6及第9記憶胞中之任一者執行上述第2寫入動作時最初選擇上述第9記憶胞而進行寫入之方式，對上述半導體記憶裝置進行指示。