CN110197689B - 半导体存储装置及存储器系统 - Google Patents

半导体存储装置及存储器系统 Download PDF

Info

Publication number
CN110197689B
CN110197689B CN201811382313.2A CN201811382313A CN110197689B CN 110197689 B CN110197689 B CN 110197689B CN 201811382313 A CN201811382313 A CN 201811382313A CN 110197689 B CN110197689 B CN 110197689B
Authority
CN
China
Prior art keywords
write operation
word line
memory cell
voltage
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811382313.2A
Other languages
English (en)
Other versions
CN110197689A (zh
Inventor
王维汉
清水孝洋
柴田昇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2018192037A external-priority patent/JP2019149220A/ja
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN110197689A publication Critical patent/CN110197689A/zh
Application granted granted Critical
Publication of CN110197689B publication Critical patent/CN110197689B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1072—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in multilevel memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/045—Floating gate memory cells with both P and N channel memory transistors, usually sharing a common floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5648—Multilevel memory programming, reading or erasing operations wherein the order or sequence of the operations is relevant

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Probability & Statistics with Applications (AREA)
  • Read Only Memory (AREA)

Abstract

实施方式提供一种能够提高可靠性的半导体存储装置及存储器系统。实施方式的半导体存储装置包含：第1存储器单元(SU0)，包含第1～第3存储单元(MT)；第2存储器单元(SU1)，包含第4～第6存储单元(MT)；及第3存储器单元(SU2)，包含第7～第9存储单元(MT)。当对连接于第1字线的第1、第4及第7存储单元中的任一个执行第2写入动作时，最初选择第1存储单元，当对连接于第2字线的第2、第5及第8存储单元中的任一个执行第2写入动作时，最初选择第5存储单元，当对连接于第3字线的第3、第6及第9存储单元中的任一个执行第2写入动作时，最初选择第9存储单元。

Description

半导体存储装置及存储器系统
[相关申请案]
本申请案享有以日本专利申请案2018-32989号(申请日：2018年2月27日)及日本专利申请案2018-192037号(申请日：2018年10月10日)为基础申请案的优先权。本申请案是通过参照这些基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置及存储器系统。
背景技术
作为半导体存储装置，已知有NAND(Not AND，与非)型闪存。
发明内容
实施方式提供一种能够提高可靠性的半导体存储装置及存储器系统。
实施方式的半导体存储装置包含：第1存储器单元，包含具有第1至第3存储单元及第1选择晶体管的第1存储器串；第2存储器单元，包含具有第4至第6存储单元及第2选择晶体管的第2存储器串；第3存储器单元，包含具有第7至第9存储单元及第3选择晶体管的第3存储器串；第1字线，连接于第1、第4及第7存储单元的栅极；第2字线，连接于第2、第5及第8存储单元的栅极；第3字线，连接于第3、第6及第9存储单元的栅极；第1至第3选择栅极线，分别连接于第1至第3选择晶体管；及行解码器，连接于第1至第3字线及第1至第3选择栅极线。第1至第9存储单元能够分别保存多个比特的数据，多个比特的数据的写入动作包含第1写入动作及第2写入动作。在写入动作中，当对连接于第1字线的第1、第4及第7存储单元中的任一个执行第2写入动作时，最初选择第1存储单元，当对连接于第2字线的第2、第5及第8存储单元中的任一个执行第2写入动作时，最初选择第5存储单元，当对连接于第3字线的第3、第6及第9存储单元中的任一个执行第2写入动作时，最初选择第9存储单元。
附图说明
图1是第1实施方式的存储器系统的框图。
图2是第1实施方式的存储器系统所具备的RAM的框图。
图3是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。
图4是表示第1实施方式的半导体存储装置中的存储单元晶体管的数据分配、阈值分布及读出电平的图。
图5是表示第1实施方式的半导体存储装置中的第1写入动作所引起的存储单元晶体管的阈值分布的变化的图。
图6是表示第1实施方式的半导体存储装置中的第2写入动作所引起的存储单元晶体管的阈值分布的变化的图。
图7是表示第1实施方式的存储器系统中的第1写入动作的指令序列的图。
图8是表示第1实施方式的存储器系统中的第2写入动作的指令序列的图。
图9是第1实施方式的半导体存储装置中的写入动作的流程图。
图10是在第1实施方式的半导体存储装置中的写入动作中，选择串单元的转换动作的流程图。
图11是表示第1实施方式的半导体存储装置中的区块的数据写入顺序的图。
图12是表示第1实施方式的半导体存储装置中的字线群的第2写入动作的顺序的图。
图13是表示第1实施方式的半导体存储装置中的编程动作时的各配线的电压的时序图。
图14是表示第1实施方式的半导体存储装置中的第1～第28个动作中的编程动作时的选择栅极线及字线的电压的图。
图15是表示第1实施方式的半导体存储装置中的第1及第2写入动作时的选择字线的电压的时序图。
图16是表示因其它串单元的第2写入动作而受到的干扰的次数的例图。
图17是表示每个存储单元群因其它串单元的第2写入动作而受到的干扰的次数的例图。
图18是表示第2实施方式的第1例的半导体存储装置中的字线群的第2写入动作的顺序的图。
图19是表示第2实施方式的第2例的半导体存储装置中的字线群的第2写入动作的顺序的图。
图20是表示第2实施方式的第3例的半导体存储装置中的字线群的第2写入动作的顺序的图。
图21是表示第3实施方式的半导体存储装置中的区块的数据写入顺序的图。
图22是表示第4实施方式的半导体存储装置中的存储单元晶体管的数据分配、阈值分布及读出电平的图。
图23是表示第4实施方式的半导体存储装置中的第1写入动作的存储单元晶体管的阈值分布的变化的图。
图24是表示第4实施方式的半导体存储装置中的第2写入动作的存储单元晶体管的阈值分布的变化的图。
图25是表示第5实施方式的半导体存储装置中的第1写入动作的存储单元晶体管的阈值分布的变化的图。
图26是表示第5实施方式的半导体存储装置中的第2写入动作的存储单元晶体管的阈值分布的变化的图。
图27是表示第5实施方式的半导体存储装置中的第3写入动作的存储单元晶体管的阈值分布的变化的图。
图28是表示第5实施方式的半导体存储装置中的区块的数据写入顺序的图。
图29是表示第6实施方式的半导体存储装置中的区块的数据写入顺序的图。
图30是表示第7实施方式的半导体存储装置中的区块的数据写入顺序的图。
具体实施方式
以下，参照附图对实施方式进行说明。在该说明时，对于具有大致相同的功能及构成的构成要素附上相同符号。另外，以下所示的各实施方式例示了用来将本实施方式的技术思想具体化的装置或方法，实施方式的技术思想并非将构成零件的材质、形状、构造、配置等特定为下述内容。实施方式的技术思想能够在权利要求书中施加各种变更。
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举在半导体基板的上方积层存储单元晶体管而成的三维积层型NAND型闪存为例进行说明。
1.1构成
1.1.1存储器系统的构成
首先，使用图1对存储器系统1的整体构成进行说明。此外，在图1的例子中，利用箭头线表示出各区块的连接的一部分，但各区块间的连接并不限定于此。
如图1所示，存储器系统1包含半导体存储装置10及控制器20，且连接于外部的主机机器30。控制器20及半导体存储装置10例如也可通过它们的组合来构成一个半导体存储装置，作为例子，能列举像SD(Secure Digital，安全数字)TM卡这样的存储卡、或SSD(solidstate drive，固态驱动器)等。
控制器20响应于来自主机机器30的命令，对半导体存储装置10命令数据的读出动作、写入动作及抹除动作等。另外，控制器20管理半导体存储装置10的存储器空间。
控制器20包含主机接口电路21、内置存储器(RAM(Random Access Memory，随机存取存储器))22、处理器(CPU(Central Processing Unit，中央处理单元))23、缓冲存储器24、ECC(Error Checking and Correcting，错误检查与校正)电路25及NAND接口电路26。
主机接口电路21通过主机总线与主机机器30连接，且管理与主机机器30的通信。例如，主机接口电路21将从主机机器30接收到的命令及数据分别传输到CPU23及缓冲存储器24。另外，主机接口电路21响应于CPU23的命令，将缓冲存储器24内的数据传输到主机机器30。
RAM22例如为DRAM(Dynamic Random Access Memory，动态随机存取存储器)等半导体存储器，且保存用来管理半导体存储装置10的固件、或各种管理表等。另外，RAM22被使用作为CPU23的作业区域。
CPU23对控制器20整体的动作进行控制。例如，CPU23响应于从主机机器30接收到的写入命令，对NAND接口电路26发出写入指令。该动作关于读出命令及抹除命令的情况也相同。另外，CPU23执行耗损平均等用来管理半导体存储装置10的存储器空间的多种处理。
缓冲存储器24暂时保存控制器20从半导体存储装置10接收到的读出数据、或从主机机器30接收到的写入数据等。
ECC电路25进行数据的错误校正(ECC：Error Checking and Correcting)处理。具体来说，ECC电路25在数据写入时基于写入数据产生奇偶校验码。而且，ECC电路25在数据读出时由奇偶校验码产生校正子并对错误进行检测，且将所检测出的错误校正。
NAND接口电路26通过NAND总线与半导体存储装置10连接，且管理与半导体存储装置10的通信。在半导体存储装置10与控制器20之间收发的信号遵循NAND接口。例如，NAND接口电路26基于从CPU23接收到的命令将指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn及读取使能信号REn发送到半导体存储装置10，且从半导体存储装置10接收就绪/忙碌信号RBn，在与半导体存储装置10之间收发输入输出信号I/O。
信号CLE及ALE是将对半导体存储装置10的输入信号I/O分别为指令CMD及地址信息ADD的情况通知给半导体存储装置10的信号。信号WEn是利用“L”电平断定，且用来使半导体存储装置10取得输入信号I/O的信号。信号REn是利用“L”电平断定，且用来从半导体存储装置10读出输出信号I/O的信号。
就绪/忙碌信号RBn是通知半导体存储装置10能否接收来自控制器20的命令的信号。就绪/忙碌信号RBn例如当半导体存储装置10为能够接收来自控制器20的命令的就绪状态时被设为“H”电平，且当为无法接收的忙碌状态时被设为“L”电平。
输入输出信号I/O例如为8比特的信号，包含指令CMD、地址信息ADD及数据DAT等。例如，在写入动作时，输入到半导体存储装置10的输入输出信号I/O包含CPU23所发出的写入指令CMD、地址信息ADD及缓冲存储器24内的写入数据DAT。另外，在读出动作时，传输到半导体存储装置10的输入输出信号I/O包含读出指令CMD及地址信息ADD，传输到控制器20的输入输出信号I/O包含读出数据DAT。
作为使用以上所说明的存储器系统1的主机机器30，例如能列举数字相机或个人计算机等。
接下来，对半导体存储装置10的构成进行说明。半导体存储装置10包含存储单元阵列11、指令寄存器12、地址寄存器13、定序器14、驱动电路15、行解码器16、数据寄存器17及读出放大器18。
存储单元阵列11包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK是和位线及字线建立关联的多个非易失性存储单元晶体管的集合，例如成为数据的抹除单位。
指令寄存器12保存从控制器20接收到的指令CMD。地址寄存器13保存从控制器20接收到的地址信息ADD。该地址信息ADD包含列地址CA、页地址PA及区块地址BA。
定序器14基于指令寄存器12中所保存的指令CMD来控制半导体存储装置10整体的动作。具体来说，定序器14基于指令CMD来控制驱动电路15、行解码器16及数据寄存器17、以及读出放大器18等，并执行数据的写入动作或读出动作等。
驱动电路15基于定序器14的指示产生必需的电压。驱动电路15基于保存在地址寄存器13的页地址PA，将所产生的电压供给至行解码器16。
行解码器16基于地址寄存器13中所保存的区块地址BA，选择区块BLK0～BLKn中的任一个。进而，行解码器16选择已选择的区块BLK的行方向，将从驱动电路15供给的电压施加至选择字线。
数据寄存器17具备多个锁存电路。锁存电路暂时保存数据。例如在写入动作中，数据寄存器17暂时保存经由未图示的输入输出电路接收到的写入数据，并发送到读出放大器18。另外，例如，在读出动作中，数据寄存器17暂时保存从读出放大器18接收到的读出数据，并经由输入输出电路发送到控制器20。
读出放大器18在读出动作时，读出从存储单元阵列11读出的数据。然后，读出放大器18将读出数据发送到数据寄存器17。另外，读出放大器18在写入动作时，将写入数据发送到存储单元阵列11。
1.1.2RAM的构成
接下来，使用图2对RAM22的构成进行说明。
如图2所示，RAM22具备页群集CL0～CL4。页群集CL的各者包含区域PG0～PG3。区域PG能够分别保存1页数据。关于该“页”的定义将在下文进行叙述。也就是说，页群集CL0～CL4能够分别保存4页数据。此外，页群集CL的存储容量并不限定于4页，也可为2页、3页或5页以上。
1.1.3存储单元阵列的构成
接下来，使用图3对存储单元阵列11的构成进行说明。图3的例子表示区块BLK0，其它区块BLK的构成也相同。
如图3所示，区块BLK0例如包含4个串单元SU(SU0～SU3)。而且，各个串单元SU包含多个NAND串NS。NAND串NS的各者例如包含96个存储单元晶体管MT0～MT95、以及选择晶体管ST1及ST2。以下，在不限定存储单元晶体管MT0～MT95的情况下，表述为存储单元晶体管MT。存储单元晶体管MT具备控制栅极及电荷蓄积层，且非易失地保存数据。
此外，串单元SU的个数并不限定于4个。存储单元晶体管MT既可为在电荷蓄积层使用了绝缘膜的MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor，金属氮化物氧化物半导体)型，也可为在电荷蓄积层使用了导电层的FG(Floating Gate，浮动栅极)型。以下，在本实施方式中，以MONOS型为例进行说明。另外，存储单元晶体管MT的个数并不限定于96个，也可为8个、16个或32个、64个、128个等，其数量并无限定。进而，选择晶体管ST1及ST2的个数为任意，只要分别为1个以上即可。
存储单元晶体管MT在选择晶体管ST1的源极与选择晶体管ST2的漏极之间串联连接。更具体来说，存储单元晶体管MT0～MT95的电流路径是串联连接的。而且，存储单元晶体管MT95的漏极连接于选择晶体管ST1的源极，存储单元晶体管MT0的源极连接于选择晶体管ST2的漏极。
串单元SU0～SU3各自的选择晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD3。同样地，串单元SU0～SU3各自的选择晶体管ST2的栅极分别连接于选择栅极线SGS0～SGS3。以下，在不限定选择栅极线SGD0～SGD3的情况下表述为选择栅极线SGD。在不限定选择栅极线SGS0～SGS3的情况下表述为选择栅极线SGS。此外，各串单元SU的选择栅极线SGS0～SGS3也可共通地连接。
处于区块BLK内的存储单元晶体管MT0～MT95的控制栅极分别共通连接于字线WL0～WL95。以下，在不限定字线WL0～WL95的情况下，表述为字线WL或WLi(i为0～95的整数)。
处于串单元SU内的各NAND串NS的选择晶体管ST1的漏极分别连接于不同的位线BL0～BL(m－1)(m为2以上的整数)。以下，在不限定位线BL0～BL(m－1)的情况下，表述为位线BL。各位线BL将在多个区块BLK间位于各串单元SU内的1个NAND串NS共通连接。进而，多个选择晶体管ST2的源极共通连接于源极线SL。也就是说，串单元SU是连接于不同的位线BL，且连接于相同的选择栅极线SGD及SGS的NAND串NS的集合体。另外，区块BLK是使字线WL共通的多个串单元SU的集合体。而且，存储单元阵列11是使位线BL共通的多个区块BLK的集合体。
数据的写入及读出是对连接于任一串单元SU的任一字线WL的存储单元晶体管MT统一地进行。以下，在数据的写入动作及读出动作时，将统一选择的存储单元晶体管MT的群称为“存储单元群MCG”。而且，在1个存储单元群MCG中，将写入到存储单元晶体管MT的各者、或读出的1比特的数据的集合称为“页”。因此，在使1个存储单元晶体管MT存储4比特数据的情况下，在连接于1条字线WL的存储单元群MCG存储着相当于4页量的数据。
在本实施方式中，1个存储单元晶体管MT能够保存4比特数据。也就是说，本实施方式的存储单元晶体管MT是保存4比特的数据的QLC(quad level cell，四层单元)。将QLC(quad level cell)的存储单元晶体管所保存的4比特数据从下位比特起依序称为低位(Lower)比特、中位(Middle)比特、高位(Upper)比特及最高位(Top)比特。另外，将连接于相同的字线WL的存储单元晶体管MT所保存的低位比特的集合称为“低位页”，将中位比特的集合称为“中位页”，将高位比特的集合称为“高位页”，将最高位比特的集合称为“最高位页”。
此外，存储单元晶体管MT能够保存的数据的比特数并不限定于4比特，只要为多个比特、也就是2比特以上，即可应用本实施方式。例如，存储单元晶体管MT既可为保存2比特的数据的MLC(multi level cell，多层单元)，也可为保存3比特的数据的TLC(three levelcell，三层单元)。
此外，存储单元阵列11的构成也可为其它构成。关于存储单元阵列11的构成，例如记载于题为“三维积层非易失性半导体存储器(THREE DIMENSIONAL STACKED NONVOLATILESEMICONDUCTOR MEMORY)”的2009年3月19日提出申请的美国专利申请12/407,403号。另外，记载于题为“三维积层非易失性半导体存储器(THREE DIMENSIONAL STACKED NONVOLATILESEMICONDUCTOR MEMORY)”的2009年3月18日提出申请的美国专利申请12/406,524号、题为“非易失性半导体存储装置及其制造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICEAND METHOD OF MANUFACTURING THE SAME)”的2010年3月25日提出申请的美国专利申请12/679,991号、及题为“半导体存储器及其制造方法(SEMICONDUCTOR MEMORY AND METHODFOR MANUFACTURING SAME)”的2009年3月23日提出申请的美国专利申请12/532,030号。这些专利申请的全部内容是通过参照而引用在本申请的说明书中。
1.2存储单元晶体管MT的阈值分布
接下来，使用图4对存储单元晶体管MT的阈值分布进行说明。图4是表示各存储单元晶体管MT所获取的数据、阈值分布及于读出动作时所使用的电压。
如图4所示，在存储单元晶体管MT保存4比特的数据的情况下，其阈值电压的分布被分成16个。将该16个阈值分布按照阈值电压由低到高依序称为“0”电平、“1”电平、“2”电平、“3”电平、“4”电平、“5”电平、“6”电平、“7”电平、“8”电平、“9”电平、“A”电平、“B”电平、“C”电平、“D”电平、“E”电平及“F”电平。
另外，图4所示的电压V1、V2、V3、V4、V5、V6、V7、V8、V9、VA、VB、VC、VD、VE及VF分别被用于写入动作时的“0”电平、“1”电平、“2”电平、“3”电平、“4”电平、“5”电平、“6”电平、“7”电平、“8”电平、“9”电平、“A”电平、“B”电平、“C”电平、“D”电平、“E”电平及“F”电平的验证。电压VREAD是在读出动作时被施加至非选择字线的电压。当对栅极施加电压VREAD时，存储单元晶体管MT不依赖于所保存的数据，成为接通状态。这些电压值的关系为V1＜V2＜V3＜V4＜V5＜V6＜V7＜V8＜V9＜VA＜VB＜VC＜VD＜VE＜VF＜VREAD。
所述阈值分布中的“0”电平相当于存储单元晶体管MT的抹除状态。“0”电平下的阈值电压小于电压V1。“1”电平下的阈值电压为电压V1以上且小于电压V2。“2”电平下的阈值电压为电压V2以上且小于电压V3。“3”电平下的阈值电压为电压V3以上且小于电压V4。“4”电平下的阈值电压为电压V4以上且小于电压V5。“5”电平下的阈值电压为电压V5以上且小于电压V6。“6”电平下的阈值电压为电压V6以上且小于电压V7。“7”电平下的阈值电压为电压V7以上且小于电压V8。“8”电平下的阈值电压为电压V8以上且小于电压V9。“9”电平下的阈值电压为电压V9以上且小于电压VA。“A”电平下的阈值电压为电压VA以上且小于电压VB。“B”电平下的阈值电压为电压VB以上且小于电压VC。“C”电平下的阈值电压为电压VC以上且小于电压VD。“D”电平下的阈值电压为电压VD以上且小于VE。“E”电平下的阈值电压为电压VE以上且小于VF。“F”电平下的阈值电压为电压VE以上且小于电压VREAD。
在本例的读出动作中，为了简化说明，将使用验证电压作为读出电压的情况设为一例进行说明。以下，将使用电压V1、V2、V3、V4、V5、V6、V7、V8、V9、VA、VB、VC、VD、VE及VF的读出动作分别称为读出动作1R、2R、3R、4R、5R、6R、7R、8R、9R、AR、BR、CR、DR、ER及FR。读出动作1R判定存储单元晶体管MT的阈值电压是否小于电压V1。读出动作2R判定存储单元晶体管MT的阈值电压是否小于电压V2。读出动作3R判定存储单元晶体管MT的阈值电压是否小于电压V3。以下相同。
另外，所述16个阈值分布是通过写入包含低位比特、中位比特、高位比特及最高位比特的4比特(4页)数据而形成。而且，16个阈值分布分别对应于不同的4比特的数据。在本实施方式中，针对各电平所包含的存储单元晶体管MT，如下所示将数据分配为“低位比特/中位比特/高位比特/最高位比特”。
“0”电平所包含的存储单元晶体管MT保存“1111”数据。“1”电平所包含的存储单元晶体管MT保存“0111”数据。“2”电平所包含的存储单元晶体管MT保存“0101”数据。“3”电平所包含的存储单元晶体管MT保存“0001”数据。“4”电平所包含的存储单元晶体管MT保存“1001”数据。“5”电平所包含的存储单元晶体管MT保存“1000”数据。“6”电平所包含的存储单元晶体管MT保存“0000”数据。“7”电平所包含的存储单元晶体管MT保存“0100”数据。“8”电平所包含的存储单元晶体管MT保存“0110”数据。“9”电平所包含的存储单元晶体管MT保存“0010”数据。“A”电平所包含的存储单元晶体管MT保存“0011”数据。“B”电平所包含的存储单元晶体管MT保存“1011”数据。“C”电平所包含的存储单元晶体管MT保存“1010”数据。“D”电平所包含的存储单元晶体管MT保存“1110”数据。“E”电平所包含的存储单元晶体管MT保存“1100”数据。“F”电平所包含的存储单元晶体管MT保存“1101”数据。
在将像这样分配的数据读出的情况下，低位比特是通过读出动作1R、4R、6R及BR确定。中位比特是通过读出动作3R、7R、9R及DR确定。高位比特是通过读出动作2R、8R及ER确定。最高位比特是通过读出动作5R、AR、CR及FR确定。也就是说，低位比特、中位比特、高位比特及最高位比特的值是分别通过4次、4次、3次及4次的读出动作确定。以下，将该数据的分配称为“4-4-3-4编码”。
1.3写入动作
接下来，对写入动作进行说明。写入动作大致包含编程动作及验证动作。而且，通过重复编程动作与验证动作的组合(以下称为“程式循环”)，使存储单元晶体管MT的阈值电压上升至目标电平为止。
编程动作是通过将电子注入到电荷蓄积层来使阈值电压上升(或通过禁止注入来维持阈值电压)的动作。以下，将使阈值电压上升的动作称为“‘0’程式”。例如，将使“0”电平的阈值分布中所包含的存储单元晶体管MT的阈值以包含在“1”电平的阈值分布中的方式上升的动作称为“0”程式。对于被设为“0”程式对象的位线BL，从读出放大器18赋予用于“0”程式的电压(例如电压VSS)。另一方面，将维持阈值电压的动作称为“‘1’程式”或“禁止写入”，对于被设为“1”程式对象的位线BL，从读出放大器18赋予用于“1”程式的电压(以下表述为“电压VBL”)。以下，将对应于“0”程式的位线表述为BL(“0”)，将对应于“1”程式的位线表述为BL(“1”)。
验证动作是在编程动作之后读出数据，判定存储单元晶体管MT的阈值电压是否达到作为目标的目标电平的动作。以下，将存储单元晶体管MT的阈值电压达到目标电平的情况称为“通过验证”，将未达到目标电平的情况称为“验证失败”。
1.3.1第1及第2写入动作
接下来，对本实施方式的写入动作进行详细说明。在本实施方式中，将4页数据的写入动作分成2次执行，也就是第1写入动作及第2写入动作。以下，将对某存储单元群MCG第1次执行的写入动作称为“第1写入动作”，将第2次(第n次)执行的写入动作称为“第2写入动作”(第n写入动作)。第1及第2写入动作是分别基于4页的写入数据来执行。在本实施方式中，在第1写入动作中，粗略地写入4页数据，在第2写入动作中，精密地写入4页数据。此外，写入动作也可被分成3次以上。例如既可将4页数据分成3次写入，也可针对每一页数据分成4次写入。
首先，使用图5对第1写入动作进行说明。图5是表示第1写入动作所引起的存储单元晶体管MT的阈值分布的变化。
如图5所示，定序器14基于从控制器20输入的4页数据执行第1写入动作。
执行第1写入动作之前的存储单元晶体管MT的阈值电压呈“ER”电平分布。“ER”电平下的阈值电压小于电压V1，相当于存储单元晶体管MT的抹除状态。
在第1写入动作中，定序器14将电压VM1、VM2、VM3、VM4、VM5、VM6、VM7、VM8、VM9、VMA、VMB、VMC、VMD、VME及VMF使用作为验证电压。电压VM1、VM2、VM3、VM4、VM5、VM6、VM7、VM8、VM9、VMA、VMB、VMC、VMD、VME及VMF分别在写入“1111”(“低位比特/中位比特/高位比特/最高位比特”)数据、“0111”数据、“0101”数据、“0001”数据、“1001”数据、“1000”数据、“0000”数据、“0100”数据、“0110”数据、“0010”数据、“0011”数据、“1011”数据、“1010”数据、“1110”数据、“1100”数据及“1101”数据的情况下使用。电压VM1小于电压V1。电压VM2为电压V1以上且小于电压V2。电压VM3为电压V2以上且小于电压V3。电压VM4为电压V3以上且小于电压V4。电压VM5为电压V4以上且小于电压V5。电压VM6为电压V5以上且小于电压V6。电压VM7为电压V6以上且小于电压V7。电压VM8为电压V7以上且小于电压V8。电压VM9为电压V8以上且小于电压V9。电压VMA为电压V9以上且小于电压VA。电压VMB为电压VA以上且小于电压VB。电压VMC为电压VB以上且小于电压VC。电压VMD为电压VC以上且小于电压VD。电压VME为电压VD以上且小于电压VE。电压VMF为电压VE以上且小于电压VF。
当执行第1写入动作时，存储单元晶体管MT的阈值电压基于写入的数据而上升，并形成16个阈值分布。在第1写入动作中，如图5所示，存在16个阈值分布与相邻的阈值分布重叠的情况。图5所示的“M0”电平是由被写入“1111”数据的多个存储单元晶体管MT形成。“M1”电平是由被写入“0111”数据的多个存储单元晶体管MT形成。“M2”电平是由被写入“0101”数据的多个存储单元晶体管MT形成。以下相同。
“M0”电平下的阈值电压小于电压V1，与所述“0”电平及“ER”电平同样地，相当于存储单元晶体管MT的抹除状态。也就是说，对于在第1写入动作中写入“1111”数据的存储单元晶体管MT，能抑制阈值电压的上升。但，关于“M0”电平，也因第1写入动作而使得阈值电平虽并非改变为“1”电平的程度，但阈值电压稍许上升。“M1”电平下的阈值电压为电压VM1以上且小于电压V2。“M2”电平下的阈值电压为电压VM2以上且小于电压V3。以下相同。
这样，第1写入动作中的验证所使用的电压VM1、VM2、VM3、VM4、VM5、VM6、VM7、VM8、VM9、VMA、VMB、VMC、VMD、VME及VMF是分别以已通过验证的存储单元晶体管MT的阈值电压不超过电压V2、V3、V4、V5、V6、V7、V8、V9、VA、VB、VC、VD、VE、VF及VREAD的方式设定。
接下来，使用图6对第2写入动作进行说明。图6是表示第2写入动作所引起的存储单元晶体管MT的阈值分布的变化。
如图6所示，定序器14基于从控制器20输入的4页数据执行第2写入动作。
在第2写入动作中，定序器14使用电压V1、V2、V3、V4、V5、V6、V7、V8、V9、VA、VB、VC、VD、VE及VF作为验证电压。当执行第2写入动作时，存储单元晶体管MT的阈值电压基于写入的数据而上升，从16个宽的阈值分布形成16个窄的阈值分布。例如，从“M0”电平的阈值分布形成“0”电平的阈值分布，从“M1”电平的阈值分布形成“1”电平的阈值分布，从“M2”电平的阈值分布形成“2”电平的阈值分布。以下相同。
1.3.2指令序列
接下来，使用图7及图8对从控制器20发送到半导体存储装置的指令序列进行说明。图7及图8是表示第1写入动作及第2写入动作中的指令序列，且表示输入到半导体存储装置10的输入输出信号I/O。输入到半导体存储装置10的指令CMD存储在指令寄存器12，地址信息ADD存储在地址寄存器13，数据DAT存储在数据寄存器17的未图示的锁存电路。此外，在以下的说明中，将与第1写入动作对应的指令的组合称为第1指令集合，将与第2写入动作对应的指令的组合称为第2指令集合。
首先，对第1写入动作中的指令序列进行说明。
如图7所示，控制器20首先将指令“xzh”发送到半导体存储装置10。指令“xzh”是对半导体存储装置10指示第1写入动作的指令。
接下来，控制器20发出指令“01h”并发送到半导体存储装置10。指令“01h”是表示紧接着接收的数据DAT为第1页的写入数据的指令。
接下来，控制器20发出指令“80h”并发送到半导体存储装置10。指令“80h”是对半导体存储装置10命令写入动作的指令。
接下来，控制器20紧接着将地址信息ADD、低位页的数据DAT1发送到半导体存储装置10。半导体存储装置10将所接收到的数据DAT1保存在数据寄存器17的锁存电路。
接下来，控制器20发出指令“xyh”并发送到半导体存储装置10。当指令“xyh”被存储在指令寄存器12时，定序器14使就绪/忙碌信号RBn为表示忙碌状态的Low(低)(“L”)电平，并使数据寄存器17中所保存的数据DAT1传输到读出放大器18。定序器14当对读出放大器18的数据DAT1的传输结束时，使就绪/忙碌信号RBn为表示就绪状态的High(高)(“H”)电平。该动作在图7中显示为“假忙碌”。
接下来，控制器20当接收“H”电平的就绪/忙碌信号RBn时，将指令“xzh”、指令“02h”、指令“80h”、地址信息ADD、中位页的数据DAT2、及指令“xyh”依序发送到半导体存储装置10。指令“02h”是表示紧接着接收的数据DAT2为第2页的写入数据的指令。当指令“xyh”被存储在指令寄存器12时，定序器14使就绪/忙碌信号RBn为“L”电平，并使数据寄存器17中所保存的数据DAT2传输到读出放大器18。
接下来，控制器20当接收“H”电平的就绪/忙碌信号RBn时，将指令“xzh”、指令“03h”、指令“80h”、地址信息ADD、高位页的数据DAT3及指令“xyh”依序发送到半导体存储装置10。当指令“xyh”被存储在指令寄存器12时，定序器14使就绪/忙碌信号RBn为“L”电平，并使数据寄存器17中所保存的数据DAT3传输到读出放大器18。
接下来，控制器20当接收“H”电平的就绪/忙碌信号RBn时，将指令“xzh”、指令“04h”、指令“80h”、地址信息ADD、最高位页的数据DAT4及指令“10h”依序发送到半导体存储装置10。
当指令“10h”被存储在指令寄存器12时，定序器14使就绪/忙碌信号RBn为“L”电平，并使数据寄存器17中所保存的数据DAT4传输到读出放大器18。然后，定序器14基于读出放大器18中所存储的数据DAT1～DAT4执行第1写入动作。以下，将第1写入动作的执行期间设为tProg1。
接下来，对第2写入动作中的指令序列进行说明。
如图8所示，第2写入动作中的指令序列与使用图7所说明的第1写入动作中的指令序列的除最初赋予的指令“xzh”以外的指令相同。
当图8所示的最终指令即指令“10h”被存储在指令寄存器12时，定序器14使就绪/忙碌信号RBn为“L”电平，并执行第2写入动作。以下，将第2写入动作的执行期间设为tProg2。
1.3.3写入动作的整体的流程
接下来，使用图9及图10对写入动作的整体的流程进行说明。图9是写入动作整体的流程图。图10是表示在写入动作中选择串单元的转换动作的流程图。在以下的说明中，为了简化说明，对字线WL的编号使用变数i，且对串单元SU的编号使用变数j。变数i及j例如为由控制器20所具备的计数器保存的变数，通过控制器20的控制而递增。
定序器14基于从控制器20发送的地址信息ADD及数据DAT执行写入动作。
如图9所示，首先，控制器20选择i＝j＝0、也就是字线WL0及串单元SU0(步骤S10)，并对定序器14发送第1指令集合。
接下来，定序器14基于来自控制器20的命令执行第1写入动作(步骤S11)。
接下来，控制器20将选择串单元SU、也就是变数j转换(步骤S12)。更具体来说，控制器20在变数j为0～2的情况下，使变数j递增且设为j＝j+1，在变数j为3的情况下，设为j＝0。然后，控制器20确认在串单元SU0～SU3中，连接于字线WLi(i＝0)的存储单元群MCG的第1写入动作是否结束(步骤S13)。
当在串单元SU0～SU3中，与字线WLi对应的第1写入动作未结束的情况下(步骤S13_否)、也就是转换后的变数j为1～3的情况下，控制器20将与字线WLi对应的第1指令集合发送到定序器14。返回到步骤S11，定序器14执行与字线WLi对应的第1写入动作。
当在串单元SU0～SU3中，与字线WLi对应的第1写入动作结束的情况下(步骤S13_是)、也就是转换后的变数j为0的情况下，控制器20对定序器14发送与变数i＝i+1、也就是字线WL(i+1)对应的第1指令集合。
接下来，定序器14基于来自控制器20的命令执行与字线WL(i+1)对应的第1写入动作(步骤S14)。
当第1写入动作结束时，控制器20对定序器14发送与变数i、也就是字线WLi对应的第2指令集合。定序器14基于来自控制器20的命令执行与字线WLi对应的第2写入动作(步骤S15)。
接下来，控制器20与步骤S12同样地，将选择串单元SU、也就是变数j转换(步骤S16)。然后，控制器20确认在串单元SU0～SU3中，连接于字线WLi的存储单元群MCG的第2写入动作是否结束(步骤S17)。
当在串单元SU0～SU3中，与字线WLi对应的第2写入动作未结束的情况下(步骤S17_否)，控制器20将与字线WL(i+1)对应的第1指令集合发送到定序器14。返回到步骤S14，定序器14执行与字线WL(i+1)对应的第1写入动作。
当在串单元SU0～SU3中，与字线WLi对应的第2写入动作结束的情况下(步骤S17_是)，控制器20使变数i递增且设为变数i＝i+1。另外，控制器20与步骤S12同样地，将选择串单元SU、也就是变数j转换(步骤S18)。接下来，控制器20确认字线WLi的变数i是否为i＝95(步骤S19)。也就是说，控制器20确认与递增的变数i对应的字线WLi是否为终止字线WL95。
在并非为i＝95的情况下(步骤S19_否)，控制器20对定序器14发送与字线WL(i+1)对应的第1指令集合。返回到步骤S14，定序器14执行与字线WL(i+1)对应的第1写入动作。
在i＝95的情况下(步骤S19_是)，控制器20对定序器14发送与字线WLi对应的第2指令集合。定序器14基于控制器20的命令执行与字线WLi对应的第2写入动作(步骤S20)。
接下来，控制器20与步骤S12同样地，将选择串单元SU、也就是变数j转换(步骤S21)。然后，控制器20确认在串单元SU0～SU3中，连接于字线WLi的存储单元群MCG的第2写入动作是否结束(步骤S22)。
当在串单元SU0～SU3中，与字线WLi对应的第2写入动作未结束的情况下(步骤S22_否)，控制器20将与字线WLi对应的第2指令集合发送到定序器14。返回到步骤S20，定序器14执行与字线WLi对应的第2写入动作。
在串单元SU0～SU3中，在与字线WLi对应的第2写入动作结束的情况下(步骤S22_是)，控制器20使该区块BLK中的写入动作结束。
接下来，对选择串单元SU的转换动作进行说明。
如图10所示，首先，控制器20使变数j递增且设为j＝j+1(步骤S30)。
接下来，控制器20在变数j＝4的情况下(步骤S31_是)，设为变数j＝0(步骤S32)。
另一方面，控制器20在并非为变数j＝4的情况下(步骤S31_否)，不变更变数j。也就是说，保持步骤S30中所获得的变数j＝j+1。
1.3.4数据的写入顺序
接下来，使用图11对数据的写入顺序进行说明。图11表示出1个区块BLK中的串单元SU的选择顺序。被与字线WL及串单元SU对应的虚线划分为上下2段的实线的四角框表示1个存储单元群MCG，四角框的上段表示第2写入动作(参考符号“WRT2”)，四角框的下段表示第1写入动作(参考符号“WRT1”)。
如图11所示，首先，作为第1～第4个动作，定序器14执行选择字线WL0且依序选择串单元SU0～SU3的第1写入动作。
接下来，作为第5及第6个动作，定序器14选择串单元SU0，执行选择字线WL1的第1写入动作、及选择字线WL0的第2写入动作。另外，作为第7～第12个动作，定序器14依序选择串单元SU1至SU3，并以与第5及第6个动作相同的顺序，交替地执行选择字线WL1的第1写入动作与选择字线WL0的第2写入动作。
接下来，作为第13～第20个动作，定序器14与第5～第12个动作同样地，交替地执行针对每个串单元SU选择字线WL2的第1写入动作与选择字线WL1的第2写入动作。在第13～第20个动作中，依序选择串单元SU1、SU2、SU3及SU0。也就是说，最初选择的串单元SU从SU0转换为SU1。
接下来，定序器14与第5～第12个动作同样地，执行选择字线WL3及WL2的第21～第28个动作。在第21～第28个动作中，依序选择串单元SU2、SU3、SU0及SU1。也就是说，最初选择的串单元SU从SU1转换为SU2。
接下来，定序器14与第5～第12个动作同样地，执行选择字线WL4及WL3的第29～第36个动作。在第29～第36个动作中，依序选择串单元SU3、SU0、SU1及SU2。也就是说，最初选择的串单元SU从SU2转换为SU3。
同样地，定序器14在选择字线WL5及WL4的第37～44个动作中，最初选择串单元SU0，在选择字线WL6及WL5的第45～52个动作中，最初选择串单元SU1，在选择字线WL7及WL6的第53～60个动作中，最初选择串单元SU2。以后的处理也相同。
如上所述，定序器14基于从控制器20发送的地址信息ADD及数据DAT执行写入动作。
也就是说，控制器20当使定序器14执行写入动作时，以最初执行第2写入动作的串单元SU从字线WL0朝向字线WL95按照串单元SU0、SU1、SU2、SU3的顺序重复进行转换的方式，指定页地址PA。换句话说，控制器20当使定序器14执行写入动作时，以最初执行第1写入动作的串单元SU从字线WL1朝向字线WL95按照串单元SU0、SU1、SU2、SU3的顺序重复进行转换的方式，指定页地址PA。
因此，对应于4个串单元SU，针对4条字线WL的每一条，重复所选择的串单元SU的周期。以下，将对应于该周期的4条字线WL的群表述为字线群WG。在图11的例子中，着眼于最初执行第2写入动作的串单元SU的顺序，将4条字线WL0～WL3设为字线群WG0，且将4条字线WL4～WL7设为字线群WG1。以下的字线WL也相同。
接下来，使用图12对1个字线群WG中的第2写入动作的顺序进行说明。
如图12所示，设为某字线群WG包含字线WLi～WL(i+3)。于是，在字线WLi的情况下，按照串单元SU0、SU1、SU2、SU3的顺序执行第2写入。在字线WL(i+1)的情况下，最初的串单元SU从串单元SU0转换为串单元SU1，按照串单元SU1、SU2、SU3、SU0的顺序执行第2写入。在字线WL(i+2)的情况下，最初的串单元SU从串单元SU1转换为串单元SU2，按照串单元SU2、SU3、SU0、SU1的顺序执行第2写入。在字线WL(i+3)的情况下，最初的串单元SU从串单元SU2转换为串单元SU3，按照串单元SU3、SU0、SU1、SU2的顺序执行第2写入。
1.3.5编程动作时的各配线的电压
接下来，使用图13及图14对编程动作时的各配线的电压的一例进行说明。图13的例子是表示第1次程式循环中的编程动作。图14的例子是表示数据的写入顺序(第1个～第28个动作)及与此对应的选择栅极线SGD0～SGD3及字线WL0～WL4的电压。此外，在图14的例子中，为了简化说明，表示各写入动作的第1次编程动作。
如图13所示，在时刻t1，读出放大器18对位线BL(“1”)施加电压VBL，开始BL预充电。行解码器16在选择区块BLK中，对选择串单元SU的选择栅极线SGD(参考符号“选择SGD”)施加电压VSD1。电压VSD1是使选择晶体管ST1为接通状态的电压。另一方面，行解码器16对非选择串单元SU的选择栅极线SGD(参考符号“非选择SGD”)施加电压VSS，使对应的选择晶体管ST1为断开状态。另外，行解码器16对选择串单元SU及非选择串单元SU的选择栅极线SGS施加电压VSS，使选择晶体管ST2为断开状态。另外，对源极线SL施加电压VCELSRC(＞VSS)。
在时刻t2，行解码器16对选择串单元SU的选择栅极线SGD施加电压VSD2。电压VSD2是低于电压VSD1及电压VBL的电压，且是使被施加电压VSS的选择晶体管ST1接通，使被施加电压VBL的选择晶体管ST1切断的电压。由此，对应于位线BL(“1”)的NAND串NS的通道成为浮动状态。
在时刻t3，行解码器16对选择串单元SU的各字线WL施加电压VPASS。电压VPASS是不依赖于存储单元晶体管MT的阈值电压，使存储单元晶体管MT为接通状态的电压。
在时刻t4，行解码器16对选择串单元SU的选择字线WL施加电压VPGM。电压VPGM是用来将电子注入到电荷蓄积层的高电压。
在对应于位线BL(“0”)的NAND串NS中，选择晶体管ST1成为接通状态，所以连接于选择字线WL的存储单元晶体管MT的通道电位成为VSS。因此，控制栅极与通道之间的电位差(VPGM－VSS)变大。结果，电子被注入到电荷蓄积层，对应于位线BL(“0”)的存储单元晶体管MT的阈值电压上升。
在对应于位线BL(“1”)的NAND串NS中，选择晶体管ST1成为切断状态，所以连接于选择字线WL的存储单元晶体管MT的通道电性浮动。于是，通过与字线WL等的电容耦合，通道电位上升。因此，控制栅极与通道之间的电位差比对应于位线BL(“0”)的存储单元晶体管MT小。结果，电子几乎未注入到电荷蓄积层，对应于位线BL(“1”)的存储单元晶体管MT的阈值电压得以维持(阈值电压不会变动为阈值分布电平转变为更高的分布的程度)。
在时刻t5，行解码器16对字线WL施加电压VSS。
在时刻t6，执行恢复处理，编程动作结束。
接下来，对数据的写入顺序以及与此对应的选择栅极线SGD0～SGD3及字线WL0～WL4的电压进行说明。
如图14所示，首先，在第1个动作中的编程动作中，选择选择栅极线SGD0及字线WL0。对选择栅极线SGD0施加电压VSD(电压VSD1及VSD2)，对选择字线WL0施加电压VPGM(及电压VPASS)，对非选择字线WL1～WL3施加电压VPASS。
同样地，在第2～第4个动作中，选择字线WL0，进而依序选择选择栅极线SGD1～SGD3。更具体来说，在第2个动作中，对选择栅极线SGD1施加电压VSD，在第3个动作中，对选择栅极线SGD2施加电压VSD，在第4个动作中，对选择栅极线SGD3施加电压VSD。然后，在第2～第4个动作中，对选择字线WL0施加电压VPGM，对非选择字线WL1～WL3施加电压VPASS。
接下来，在第5及第6个动作中，选择选择栅极线SGD0，且依序选择字线WL1及WL0。更具体来说，在第5个动作中，对选择栅极线SGD0施加电压VSD，对选择字线WL1施加电压VPGM，对非选择字线WL0、WL2及WL3施加电压VPASS。在第6个动作中，对选择栅极线SGD0施加电压VSD，对选择字线WL0施加电压VPGM，对非选择字线WL1～WL3施加电压VPASS。
接下来，在第7～第12个动作中，以与第5及第6个写入动作相同的顺序，依序选择选择栅极线SGD1～SGD3。更具体来说，在第7个动作中，对选择栅极线SGD1施加电压VSD，对选择字线WL1施加电压VPGM，对非选择字线WL0、WL2及WL3施加电压VPASS。在第8个动作中，对选择栅极线SGD1施加电压VSD，对选择字线WL0施加电压VPGM，对非选择字线WL1～WL3施加电压VPASS。在第9个动作中，对选择栅极线SGD2施加电压VSD，对选择字线WL1施加电压VPGM，对非选择字线WL0、WL2及WL3施加电压VPASS。在第10个动作中，对选择栅极线SGD2施加电压VSD，对选择字线WL0施加电压VPGM，对非选择字线WL1～WL3施加电压VPASS。在第11个动作中，对选择栅极线SGD3施加电压VSD，对选择字线WL1施加电压VPGM，对非选择字线WL0、WL2及WL3施加电压VPASS。在第12个动作中，对选择栅极线SGD3施加电压VSD，对选择字线WL0施加电压VPGM，对非选择字线WL1～WL3施加电压VPASS。
在第13～第20个动作中，在第13及14个动作中选择选择栅极线SGD1，在第15及第16个动作中选择选择栅极线SGD2，在第17及第18个动作中选择选择栅极线SGD3，在第19及第20个动作中选择选择栅极线SGD0。另外，在第13、第15、第17及第19个动作中，选择字线WL2，在第14、第16、第18及第20个动作中，选择字线WL1。更具体来说，在第13个动作中，对选择栅极线SGD1施加电压VSD，对选择字线WL2施加电压VPGM，对非选择字线WL0、WL1及WL3施加电压VPASS。在第14个动作中，对选择栅极线SGD1施加电压VSD，对选择字线WL1施加电压VPGM，对非选择字线WL0、WL2及WL3施加电压VPASS。在第15个动作中，对选择栅极线SGD2施加电压VSD，对选择字线WL2施加电压VPGM，对非选择字线WL0、WL1及WL3施加电压VPASS。在第16个动作中，对选择栅极线SGD2施加电压VSD，对选择字线WL1施加电压VPGM，对非选择字线WL0、WL2及WL3施加电压VPASS。在第17个动作中，对选择栅极线SGD3施加电压VSD，对选择字线WL2施加电压VPGM，对非选择字线WL0、WL1及WL3施加电压VPASS。在第18个动作中，对选择栅极线SGD3施加电压VSD，对选择字线WL1施加电压VPGM，对非选择字线WL0、WL2及WL3施加电压VPASS。在第19个动作中，对选择栅极线SGD0施加电压VSD，对选择字线WL2施加电压VPGM，对非选择字线WL0、WL1及WL3施加电压VPASS。在第20个动作中，对选择栅极线SGD0施加电压VSD，对选择字线WL1施加电压VPGM，对非选择字线WL0、WL2及WL3施加电压VPASS。
在第21～第28个动作中，在第21及22个动作中选择选择栅极线SGD2，在第23及第24个动作中选择选择栅极线SGD3，在第25及第26个动作中选择选择栅极线SGD0，在第27及第28个动作中选择选择栅极线SGD1。另外，在第21、第22、第23及第25个动作中选择字线WL3，在第22、第24、第26及第28个动作中选择字线WL2。更具体来说，在第21个动作中，对选择栅极线SGD2施加电压VSD，对选择字线WL3施加电压VPGM，对非选择字线WL0～WL2施加电压VPASS。在第22个动作中，对选择栅极线SGD2施加电压VSD，对选择字线WL2施加电压VPGM，对非选择字线WL0、WL1及WL3施加电压VPASS。以后也根据同样的顺序，对已选择的选择栅极线SGD施加电压VSD，对选择字线WL施加电压VPGM，且对非选择字线WL施加电压VPASS。
1.3.6第1及第2写入动作中的选择字线的电压
接下来，对第1及第2写入动作中的选择字线WL的电压的一例进行说明。图15是表示在第1及第2写入动作中对选择字线WL施加的电压。
如图15所示，在第1指令集合接收后，在第1写入期间tProg1，首先，行解码器16对选择字线WL施加电压Vpgm1。电压Vpgm1是第1写入动作中的程式电压VPGM。当对选择字线WL施加电压Vpgm1时，连接于选择字线WL的“0”程式对象的存储单元晶体管MT的阈值电压上升，“1”程式对象的存储单元晶体管MT的阈值电压几乎未上升。接下来，行解码器16施加电压Vvfy。电压Vvfy为验证电压，且例如为图5所示的电压VM1。
所述施加程式电压及验证电压的动作相当于1次程式循环。而且，这种程式循环是使程式电压的值逐次增加ΔVpgm1后重复。在各程式循环中施加的电压Vvfy的值伴随第1写入动作的进行而变更为例如电压VM2或VM3。此外，也可于1次程式循环中使用多种验证电压。定序器14例如当通过利用电压VMF所进行的验证时，使第1写入动作结束，并使就绪/忙碌信号RBn成为“H”电平。
接下来，在第2指令集合接收后，在第2写入期间tProg2，行解码器16与第1写入期间tProg1同样地，对选择字线WL施加电压Vpgm2。电压Vpgm2是第2写入动作中的程式电压VPGM。接下来，行解码器16施加电压Vvfy。例如，行解码器16对选择字线WL施加图6所示的电压V1作为电压Vvfy。这种程式循环是在通过验证之前，使程式电压的值逐次增加ΔVpgm2后重复。电压Vpgm2小于电压Vpgm1，ΔVpgm2小于ΔVpgm1。这样，第2写入动作是使用较第1写入动作小的程式电压及ΔVpgm，细致地控制存储单元晶体管MT的阈值电压。因此，第2写入期间tProg2有较第1写入期间tProg1长的倾向。
1.4本实施方式的效果
根据本实施方式的构成，能够提高半导体存储装置的可靠性。关于本效果将进行详细叙述。
数据写入完毕的存储单元晶体管MT的阈值电压有时会因对邻接的存储单元晶体管MT的写入动作、或者对其它串单元SU的写入动作时的干扰(disturb)而变动。
针对此，根据本实施方式的构成，将多个比特的写入动作分成2次，首先，能够在对连接于字线WLi的存储单元晶体管MT执行第1写入动作，且对连接于字线WL(i+1)的存储单元晶体管MT执行第1写入动作之后，对连接于字线WLi的存储单元晶体管MT执行第2写入动作。由此，连接于字线WLi的存储单元晶体管MT即便受到由对连接于邻接的字线WL(i+1)的存储单元晶体管MT的第1写入动作所致的干扰，也能通过之后的第2写入动作来精密地写入，所以能抑制干扰的影响。
另外，如果着眼于“0”电平(抹除电平)的数据的阈值电压，那么已执行第1写入动作的存储单元晶体管MT的“M0”电平的数据的阈值电压因“1”程式的影响，虽未达到“1”电平但较未执行第1写入动作的存储单元晶体管MT的“ER”电平的数据的阈值电压略微增加。因此，已执行第1写入动作的存储单元晶体管MT相较未执行第1写入动作的存储单元晶体管MT而言，容易因来自其它串单元SU的干扰而产生“0”电平的失效比特、也就是从“0”电平向“1”电平的转换。将数据的写入顺序与来自其它串单元SU的第2写入动作的干扰的关系示于图16。图16是表示字线WL0及WL1中的串单元SU的选择顺序，选择顺序与图11相同。
如图16所示，如果着眼于与串单元SU0的字线WL1连接的存储单元群MCG，那么在执行第1写入动作之后(第5个)，按照串单元SU1、SU2及SU3的顺序执行选择字线WL1的第1写入动作、及选择字线WL0的第2写入动作。因此，与串单元SU0的字线WL1连接的存储单元群MCG因选择了字线WL0的其它串单元SU的第2写入动作而受到3次干扰的影响。同样地，与串单元SU1字线WL1连接的存储单元群MCG受到2次干扰的影响。与串单元SU2的字线WL1连接的存储单元群MCG受到1次干扰的影响。与串单元SU3的字线WL1连接的存储单元群MCG受到0次干扰的影响。这样，对于字线WL(i+1)，根据执行第1写入动作的串单元SU的选择顺序，换句话说，对于字线WLi，根据执行第2写入动作的串单元SU的选择顺序，由干扰所致的阈值电压的变动量不同。受到干扰的次数越多，阈值电压的上升越大，所以存在失效比特数增加的倾向。
例如，当对于各字线WL，按照串单元SU0、SU1、SU2及SU3的顺序选择执行第1写入动作及第2写入动作的串单元SU的情况下，“0”电平的失效比特集中在串单元SU0。当失效比特增加至无法通过ECC处理恢复的程度时，会导致误读出，数据读出的可靠性劣化。
针对此，如果是本实施方式的构成，那么能够针对每条字线WL使执行第1及第2写入动作的串单元SU的选择顺序转换。由此，能够使从其它串单元SU受到的干扰的次数平准化。将具体例示于图17。图17表示出在图11中所说明的数据的写入顺序下，每一个存储单元群MCG因连接着下一编号的字线WL的其它串单元SU的存储单元群MCG中的第2写入动作而受到的干扰的次数。
如图17所示，可知当着眼于字线WL1～WL4时，通过使执行第1及第2写入动作的串单元SU的选择顺序转换，受到干扰的次数不依赖于串单元SU而成为6次，干扰的影响得以平准化。其它字线WL也相同。
由此，能够使各串单元SU中的“0”电平的数据的失效比特数平准化。因此，通过ECC处理实现失效比特的恢复的可能性变高，能够抑制误读出。因此，能够提高半导体存储装置的可靠性。
2.第2实施方式
接下来，对第2实施方式进行说明。在第2实施方式中，关于与第1实施方式不同的串单元SU的选择顺序，说明3个示例。以下，仅对与第1实施方式不同的方面进行说明。
2.1第1例
首先，使用图18对第2实施方式的第1例进行说明。
如图18所示，设为某字线群WG包含字线WLi～WL(i+3)。于是，在字线WLi的情况下，按照串单元SU0、SU1、SU2、SU3的顺序执行第2写入。在字线WL(i+1)的情况下，最初的串单元SU从串单元SU0转换为串单元SU3，按照串单元SU3、SU0、SU1、SU2的顺序执行第2写入。在字线WL(i+2)的情况下，最初的串单元SU从串单元SU3转换为串单元SU2，按照串单元SU2、SU3、SU0、SU1的顺序执行第2写入。在字线WL(i+3)的情况下，最初的串单元SU从串单元SU2转换为串单元SU1，按照串单元SU1、SU2、SU3、SU0的顺序执行第2写入。
2.2第2例
接下来，使用图19对第2实施方式的第2例进行说明。
如图19所示，设为某字线群WG包含字线WLi～WL(i+3)。于是，在字线WLi的情况下，按照串单元SU0、SU1、SU2、SU3的顺序执行第2写入。在字线WL(i+1)的情况下，最初的串单元SU从串单元SU0转换为串单元SU2，按照串单元SU2、SU3、SU0、SU1的顺序执行第2写入。在字线WL(i+2)的情况下，最初的串单元SU从串单元SU2转换为串单元SU3，按照串单元SU3、SU0、SU1、SU2的顺序执行第2写入。在字线WL(i+3)的情况下，最初的串单元SU从串单元SU3转换为串单元SU1，按照串单元SU1、SU2、SU3、SU0的顺序执行第2写入。
2.3第3例
接下来，使用图20对第2实施方式的第3例进行说明。在第3例中，对将多个串单元SU的选择顺序组合而使用的情况进行说明。
如图20所示，对某字线群WGj(j为任意的整数)应用第1例中所说明的串单元SU的选择顺序，对字线群WG(j+1)应用第2例中所说明的串单元SU的选择顺序。
此外，多个串单元SU的选择顺序的组合能够任意地变更。例如，也可将第1实施方式中所说明的串单元SU的选择顺序与第1例中所说明的串单元SU的选择顺序组合。
2.4本实施方式的效果
根据本实施方式的构成，能获得与第1实施方式相同的效果。
此外，串单元SU的选择顺序并不限定于第1及第2实施方式。在1个字线群WG中，只要为各串单元SU分别被逐次选择为第1个、第2个、第3个及第4个的顺序，就能任意地设定。
另外，也可并非以字线群WG为单位变更各串单元SU的选择顺序，而是通过针对所有字线(例如字线WL0～WL95)的写入，使各串单元SU被选择的次数平准化。
3.第3实施方式
接下来，对第3实施方式进行说明。在第3实施方式中，对将1个区块BLK分割为下位区块BLK及上位区块BLK使用的情况下的数据的读出顺序进行说明。以下，仅对与第1及第2实施方式不同的方面进行说明。
3.1数据的写入顺序
使用图21对数据的写入顺序进行说明。在本实施方式中，将连接于字线WL0～WL47的存储单元晶体管MT的集合称为下位区块BLK，将连接于字线WL48～95的存储单元晶体管MT的集合称为上位区块BLK。控制器20将下位区块BLK及上位区块BLK中的数据的写入动作分别独立地予以管理。
如图21所示，在对下位区块BLK写入数据的情况下，定序器14从字线WL47朝向字线WL0写入数据。
更具体来说，作为下位区块BLK中的第1～第4个动作，定序器14执行选择字线WL47且依序选择串单元SU0～SU3的第1写入动作。
接下来，作为第5及第6个动作，定序器14选择串单元SU0，执行选择字线WL46的第1写入动作、及选择字线WL47的第2写入动作。另外，作为第7～第12个动作，定序器14依序选择串单元SU1至SU3，并以与第5及第6个动作相同的顺序，交替地执行选择字线WL46的第1写入动作与选择字线WL47的第2写入动作。
接下来，作为第13～第20个动作，定序器14与第5～第12个动作同样地，交替地执行针对每个串单元SU选择字线WL45的第1写入动作与选择字线WL46的第2写入动作。在第13～第20个动作中，依序选择串单元SU1、SU2、SU3及SU0。也就是说，最初选择的串单元SU从SU0转换为SU1。
接下来，定序器14与第5～第12个动作同样地，执行选择字线WL44及WL45的第21～第28个动作。在第21～第28个动作中，依序选择串单元SU2、SU3、SU0及SU1。也就是说，最初选择的串单元SU从SU1转换为SU2。
接下来，定序器14与第5～第12个动作同样地，执行选择字线WL43及WL43的第29～第36个动作。在第29～第36个动作中，依序选择串单元SU3、SU0、SU1及SU2。也就是说，最初选择的串单元SU从SU2转换为SU3。
同样地，定序器14在选择字线WL42及WL43的第37～44个动作中，最初选择串单元SU0，在选择字线WL41及WL42的第45～52个动作中，最初选择串单元SU1。以后的处理也相同。
如上所述，定序器14基于从控制器20发送的地址信息ADD及数据DAT执行写入动作。
也就是说，控制器20当使定序器14执行写入动作时，以最初执行第2写入动作的串单元SU从字线WL47朝向字线WL0按照串单元SU0、SU1、SU2、SU3的顺序重复进行转换的方式，指定页地址PA。换句话说，控制器20当使定序器14执行写入动作时，以最初执行第1写入动作的串单元SU从字线WL46朝向字线WL0按照串单元SU0、SU1、SU2、SU3的顺序重复进行转换的方式，指定页地址PA。
另外，定序器14在对上位区块BLK写入数据的情况下，从字线WL48朝向字线WL95写入数据。数据的写入顺序与第1实施方式的图11相同，图21的字线WL48相当于图11的字线WL0。
3.2本实施方式的效果
根据本实施方式的构成，能获得与第1实施方式相同的效果。
此外，对于下位区块BLK及上位区块BLK，也可应用第2实施方式中所说明的串单元SU的选择顺序。
4.第4实施方式
接下来，对第4实施方式进行说明。在第4实施方式中，对与第1实施方式不同的第1及第2写入动作进行说明。以下，仅对与第1至第3实施方式不同的方面进行说明。
4.1存储单元晶体管MT的阈值分布
首先，使用图22对存储单元晶体管MT的阈值分布进行说明。在本实施方式中，对应用有与第1实施方式不同的编码的情况进行说明。
如图22所示，针对各电平所包含的存储单元晶体管MT，如下所示将数据分配为“低位比特/中位比特/高位比特/最高位比特”。
“0”电平所包含的存储单元晶体管MT保存“1111”数据。“1”电平所包含的存储单元晶体管MT保存“1110”数据。“2”电平所包含的存储单元晶体管MT保存“1100”数据。“3”电平所包含的存储单元晶体管MT保存“1101”数据。“4”电平所包含的存储单元晶体管MT保存“1001”数据。“5”电平所包含的存储单元晶体管MT保存“1000”数据。“6”电平所包含的存储单元晶体管MT保存“1010”数据。“7”电平所包含的存储单元晶体管MT保存“1011”数据。“8”电平所包含的存储单元晶体管MT保存“0011”数据。“9”电平所包含的存储单元晶体管MT保存“0010”数据。“A”电平所包含的存储单元晶体管MT保存“0000”数据。“B”电平所包含的存储单元晶体管MT保存“0001”数据。“C”电平所包含的存储单元晶体管MT保存“0101”数据。“D”电平所包含的存储单元晶体管MT保存“0100”数据。“E”电平所包含的存储单元晶体管MT保存“0110”数据。“F”电平所包含的存储单元晶体管MT保存“0111”数据。
在将像这样分配的数据读出的情况下，低位比特是通过读出动作8R确定。中位比特是通过读出动作4R及CR确定。高位比特是通过读出动作2R、6R、AR及ER确定。最高位比特是通过读出动作1R、3R、5R、7R、9R、BR、DR及FR确定。也就是说，低位比特、中位比特、高位比特及最高位比特的值是分别通过1次、2次、4次及8次的读出动作确定。以下，将该数据的分配称为“1-2-4-8编码”。
4.2第1及第2写入动作
接下来，对本实施方式的写入动作进行说明。在本实施方式中，将4页数据的写入动作分成2次执行，也就是写入低位页及中位页的第1写入动作、以及写入高位页及最高位页的第2写入动作。
首先，使用图23对第1写入动作进行说明。
如图23所示，首先，定序器14基于从控制器20输入的低位页数据及中位页数据执行第1写入动作。
更具体来说，定序器14是将电压VM1、VM2及VM3使用作为验证电压。电压VM1是在写入“10”(“低位比特/高位比特”)数据的情况下使用，为电压V1以上且小于电压V5。电压VM2是在写入“00”数据的情况下使用的验证电压，为电压V5以上且小于电压V9。电压VM3是在写入“01”数据的情况下使用的验证电压，为电压V9以上且小于电压VD。
当执行第1写入动作时，存储单元晶体管MT的阈值电压基于写入的数据而上升，并形成4个阈值分布。图23所示的“M0”电平是由被写入“11”数据的多个存储单元晶体管MT形成。“M1”电平是由被写入“10”数据的多个存储单元晶体管MT形成。“M2”电平是由被写入“00”数据的多个存储单元晶体管MT形成。“M3”电平是由被写入“01”数据的多个存储单元晶体管MT形成。
“M0”电平下的阈值电压小于电压V1。“M1”电平下的阈值电压为电压VM1以上且小于电压V5。“M2”电平下的阈值电压为电压VM2以上且小于电压V9。“M3”电平下的阈值电压为电压VM3以上且小于电压VD。
接下来，使用图24对第2写入动作进行说明。
如图24所示，首先，定序器14是基于从存储单元阵列11读出的低位页数据及中位页数据的数据、也就是“11”数据、“10”数据、“00”数据及“01”数据、以及从控制器20输入的高位页数据及最高位页数据，执行第2写入动作。
在第2写入动作中，例如从“M0”电平的阈值分布形成“0”电平、“1”电平、“2”电平及“3”电平的阈值分布。从“M1”电平的阈值分布形成“4”电平、“5”电平、“6”电平及“7”电平的阈值分布。从“M2”电平的阈值分布形成“8”电平、“9”电平、“A”电平及“B”电平的阈值分布。从“M3”电平的阈值分布形成“C”电平、“D”电平、“E”电平及“F”电平的阈值分布。
4.3本实施方式的效果
根据本实施方式的构成，能获得与第1实施方式相同的效果。
5.第5实施方式
接下来，对第5实施方式进行说明。在第5实施方式中，对通过3次写入动作写入4页数据的情况进行说明。以下，仅对与第1至第4实施方式不同的方面进行说明。
5.1第1至第3写入动作
首先，对本实施方式的写入动作进行说明。在本实施方式中，将4页数据的写入分成如下3次执行，即：第1写入动作，对写入“8”电平、“9”电平、“A”电平、“B”电平、“C”电平、“D”电平、“E”电平及“F”电平的存储单元晶体管MT暂时写入比“8”电平低的电平；第2写入动作，进行第1实施方式中所说明的粗略的写入动作(第1实施方式中的第1写入动作)；及第3写入动作，进行第1实施方式中所说明的精密的写入动作(第1实施方式中的第2写入动作)。
首先，使用图25对第1写入动作进行说明。图25是表示第1写入动作所引起的存储单元晶体管MT的阈值分布的变化。
如图25所示，定序器14基于从控制器20输入的LM数据执行第1写入动作。
更具体来说，控制器20制作将“1111”数据、“0111”数据、“0101”数据、“0001”数据、“1001”数据、“1000”数据、“0000”数据及“0100”数据设为“0”数据，且将“0110”数据、“0010”数据、“0011”数据、“1011”数据、“1010”数据、“1110”数据、“1100”数据及“1101”数据设为“1”数据的LM数据，并发送到半导体存储装置10。此外，在4页数据为1-2-4-8编码的情况下，控制器20也可发送低位页数据。
在第1写入动作中，定序器14将电压VLM使用作为验证电压。电压VLM例如为电压V5以上且小于电压VM8。
当执行第1写入动作时，存储单元晶体管MT的阈值电压基于写入的数据而上升，并形成2个阈值分布。图26所示的“LM0”电平是由对应于“1”数据的多个存储单元晶体管MT形成。“LM1”电平是由对应于“0”数据的多个存储单元晶体管MT形成。
“LM0”电平下的阈值电压小于电压V1。“LM1”电平下的阈值电压为电压VLM以上且小于电压V8。
接下来，使用图26对第2写入动作进行说明。图26是表示第2写入动作所引起的存储单元晶体管MT的阈值分布的变化。
如图26所示，第2写入动作与第1实施方式中所说明的粗略的写入动作(第1实施方式的第1写入动作)相同。与第1实施方式不同的方面在于，在第1实施方式中，从“ER”电平的阈值分布形成各电平的阈值分布。与此相对，在本实施方式中，例如从“LM0”电平的阈值分布形成“M0”电平、“M1”电平、“M2”电平、“M3”电平、“M4”电平、“M5”电平、“M6”电平及“M7”电平的阈值分布，且从“LM1”电平的阈值分布形成“M8”电平、“M9”电平、“MA”电平、“MB”电平、“MC”电平、“MD”电平、“ME”电平及“MF”电平的阈值分布。
接下来，使用图27对第3写入动作进行说明。图27是表示第3写入动作所引起的存储单元晶体管MT的阈值分布的变化。
如图27所示，第3写入动作与第1实施方式中所说明的精密的写入动作(第1实施方式的第2写入动作)相同。
5.2数据的写入顺序
接下来，使用图28对数据的写入顺序进行说明。图28表示出1个区块BLK中的串单元SU的选择顺序。被与字线WL及串单元SU对应的虚线划分为上中下3段的实线的四角框表示1个存储单元群MCG，四角框的上段表示第3写入动作(参考符号“WRT3”)，四角框的中段表示第2写入动作(参考符号“WRT2”)，四角框的下段表示第1写入动作(参考符号“WRT1”)。
如图28所示，作为第1～第4个动作，定序器14执行选择字线WL0且依序选择串单元SU0～SU3的第1写入动作。
接下来，作为第5～第9个动作，定序器14选择串单元SU0，执行选择字线WL1的第1写入动作、选择字线WL0的第2写入动作、选择字线WL2的第1写入动作、选择字线WL1的第2写入动作、及选择字线WL0的第3写入动作。
接下来，作为第10～第24个动作，定序器14依序选择串单元SU1至SU3，并以与第5～第9个动作相同的顺序，重复执行选择字线WL1的第1写入动作、选择字线WL0的第2写入动作、选择字线WL2的第1写入动作、选择字线WL1的第2写入动作、及选择字线WL0的第3写入动作。也就是说，当着眼于字线WL0时，选择串单元SU0作为最初执行第3写入的串单元SU。
接下来，作为第25～第27个动作，定序器14选择串单元SU1，执行选择字线WL3的第1写入动作、选择字线WL2的第2写入动作、及选择字线WL1的第3写入动作。
接下来，作为第28～第36个动作，定序器14依序选择串单元SU2、SU3及SU0，并以与第25～第27个动作相同的顺序，重复执行选择字线WL3的第1写入动作、选择字线WL2的第2写入动作、及选择字线WL1的第3写入动作。也就是说，对于字线WL1，最初选择第3写入动作的串单元SU从SU0转换为SU1。
接下来，定序器14与第25～第36个动作同样地，选择字线WL4、WL3及WL2并执行第37～第48个动作。在第37～第48个动作中，依序选择串单元SU2、SU3、SU0及SU1。也就是说，对于字线WL2，最初选择第3写入动作的串单元SU从SU1转换为SU2。
接下来，定序器14与第25～第36个动作同样地，选择字线WL5、WL4及WL3并执行第49～第60个动作。在第49～第60个动作中，依序选择串单元SU3、SU0、SU1及SU2。也就是说，对于字线WL3，最初选择第3写入动作的串单元SU从SU2转换为SU3。
接下来，定序器14与第25～第36个动作同样地，选择字线WL6、WL5及WL4并执行第61～第72个动作。在第61～第71个动作中，依序选择串单元SU0、SU1、SU2及SU3。也就是说，在字线WL4中，最初选择第3写入动作的串单元SU从SU3转换为SU0。以后的处理也相同。
也就是说，定序器14从字线WL0朝向字线WL95，使最初执行第3写入动作的串单元SU按照串单元SU0、SU1、SU2、SU3的顺序重复进行转换。换句话说，定序器14从字线WL2朝向字线WL95，使最初执行第2写入动作的串单元SU按照串单元SU0、SU1、SU2、SU3的顺序重复进行转换。或，从字线WL3朝向字线WL95，使最初执行第1写入动作的串单元SU按照串单元SU0、SU1、SU2、SU3的顺序重复进行转换。
因此，与第1实施方式的图11同样地，对应于4个串单元SU，针对4条字线WL的每一条，重复所选择的串单元SU的周期。在图28的例子中，着眼于最初执行第3写入动作的串单元SU的顺序，将4条字线WL0～WL3设为字线群WG0。以下的字线WL也相同。
5.3本实施方式的效果
根据本实施方式的构成，能获得与第1实施方式相同的效果。
此外，在本实施方式中，也可应用第2及第3实施方式作为串单元SU的选择顺序。
进而，在存储单元晶体管MT对应于保存3比特的数据的TLC的情况下，也可使本实施方式中的第1写入动作、第2写入动作、第3写入动作分别对应于低位页的写入动作、中位页的写入动作、高位页的写入动作，进行所谓的“逐页(page by page)”的写入。在该情况下，第1写入动作、第2写入动作、第3写入动作也按图28所示的顺序执行。也就是说，从字线WL0朝向字线WL95，最初执行高位页的写入动作(第3写入动作)的串单元SU按照串单元SU0、SU1、SU2、SU3的顺序重复进行转换。换句话说，从字线WL2朝向字线WL95，最初执行中位页的写入动作(第2写入动作)的串单元SU按照串单元SU0、SU1、SU2、SU3的顺序重复进行转换。或，从字线WL3朝向字线WL95，最初执行低位页的写入动作(第1写入动作)的串单元SU按照串单元SU0、SU1、SU2、SU3的顺序重复进行转换。
6.第6实施方式
接下来，对第6实施方式进行说明。与第1实施方式的不同点在于，在第6实施方式中，NAND串NS中所包含的存储单元晶体管MT0至MT95中的配置于两端的存储单元晶体管MT0及MT95对应于保存1比特的数据的SLC(single level cell，单层单元)，除此以外的存储单元晶体管MT1的MT94对应于QLC。以下，仅对与第1至第5实施方式不同的方面进行说明。
6.1数据的写入顺序
使用图29对数据的写入顺序进行说明。图29表示出1个区块BLK中的串单元SU的选择顺序。与字线WL及串单元SU对应的实线的四角框表示1个存储单元群MCG。连接于字线WL0及WL95的存储单元群MCG能够保存1页数据，所以通过1次写入动作来写入数据。连接于字线WL1～WL94的存储单元群MCG通过2次写入动作来写入数据。因此，表示存储单元群MCG的四角框被虚线上下划分，上段表示第2写入动作，下段表示第1写入动作。此外，在图29的例子中，为了简化说明，以k(k＝760)表示于区块BLK中最后写入的数据的写入编号。
如图29所示，作为第1～第4个动作，定序器14执行选择字线WL0且依序选择串单元SU0～SU3后的1页数据的写入动作。
接下来，作为第5～第8个动作，定序器14执行选择字线WL0且依序选择串单元SU0～SU3的第1写入动作。
接下来，作为第9及第10个动作，定序器14选择串单元SU0，执行选择字线WL2的第1写入动作、及选择字线WL1的第2写入动作。另外，作为第11～第16个动作，定序器14依序选择串单元SU1至SU3，并以与第9及第10个动作相同的顺序，交替地执行选择字线WL2的第1写入动作与选择字线WL1的第2写入动作。
接下来，作为第17～第24个动作，定序器14与第9～第16个动作同样地，交替地执行针对每个串单元SU选择字线WL3的第1写入动作与选择字线WL2的第2写入动作。在第17～第24个动作中，依序选择串单元SU1、SU2、SU3及SU0。也就是说，最初选择的串单元SU从SU0转换为SU1。
之后，定序器14一边使最初选择的串单元SU转换，一边执行写入动作。
然后，作为第(k－23)～第(k－16)个动作，定序器14与第9～第16个动作同样地，交替地执行针对每个串单元SU选择字线WL93的第1写入动作与选择字线WL92的第2写入动作。在第(k－23)～第(k－16)个动作中，依序选择串单元SU3、SU0、SU1及SU2。
接下来，作为第(k－15)～第(k－8)个动作，定序器14与第9～第16个动作同样地，交替地执行针对每个串单元SU选择字线WL94的第1写入动作与选择字线WL93的第2写入动作。在第(k－15)～第(k－8)个动作中，依序选择串单元SU0、SU1、SU2及SU3。
接下来，作为第(k－7)～第k个动作，定序器14交替地执行针对每个串单元SU选择字线WL95后的1页数据的写入动作与选择字线WL94的第2写入动作。在第(k－7)～第k个动作中，依序选择串单元SU1、SU2、SU3及SU0。也就是说，最初选择的串单元SU从SU0转换为SU1。
6.2本实施方式的效果
根据本实施方式的构成，能获得与第1实施方式相同的效果。
进而，根据本实施方式的构成，位于NAND串NS的两端的存储单元晶体管MT0及MT95对应于1比特的数据写入，由此，能够抑制这些存储单元晶体管MT的误读出，能够提高读出动作的可靠性。
此外，在第6实施方式中，表示出配置于NAND串NS的两端的存储单元晶体管MT0及MT95为SLC，除此以外的存储单元晶体管MT1至MT94为QLC的例子，但并不限定于此。配置于NAND串NS的两端的存储单元晶体管MT0及MT95能够分别保存的数据的比特数只要与除此以外的存储单元晶体管MT1至MT94能够分别保存的数据的比特数相比被抑制得较小即可。例如，只要存储单元晶体管MT1至MT94为QLC，那么存储单元晶体管MT0及MT95也可并非为SLC，而为MLC或TLC。
进而，在本实施方式中，也可应用第2至第5实施方式。
7.第7实施方式
接下来，对第7实施方式进行说明。在第7实施方式中，对在第3实施方式中，在上位区块BLK与下位区块BLK的各者中配置于两端的存储单元晶体管MT0、MT47、MT48及MT95为SLC的情况进行说明。以下，仅对与第1至第6实施方式不同的方面进行说明。
7.1数据的写入顺序
使用图30对数据的写入顺序进行说明。在图30的例子中，为了简化说明，以k(k＝376)表示在上位区块BLK及区块BLK中最后写入的数据的写入编号。
如图30所示，在对下位区块BLK写入数据的情况下，定序器14从字线WL47朝向字线WL0写入数据。
更具体来说，作为第1～第4个动作，定序器14执行选择字线WL47且依序选择串单元SU0～SU3后的1页数据的写入动作。
接下来，作为第5～第8个动作，定序器14执行选择字线WL46且依序选择串单元SU0～SU3的第1写入动作。
接下来，作为第9及第10个动作，定序器14选择串单元SU0，执行选择字线WL45的第1写入动作、及选择字线WL46的第2写入动作。另外，作为第11～第16个动作，定序器14依序选择串单元SU1至SU3，并以与第9及第10个动作相同的顺序，交替地执行选择字线WL45的第1写入动作与选择字线WL46的第2写入动作。
接下来，作为第17～第24个动作，定序器14与第9～第16个动作同样地，交替地执行针对每个串单元SU选择字线WL44的第1写入动作与选择字线WL45的第2写入动作。在第17～第24个动作中，依序选择串单元SU1、SU2、SU3及SU0。也就是说，最初选择的串单元SU从SU0转换为SU1。
之后，定序器14一边使最初选择的串单元SU转换，一边执行写入动作。
然后，作为第(k－23)～第(k－16)个动作，定序器14与第9～第16个动作同样地，交替地执行针对每个串单元SU选择字线WL2的第1写入动作与选择字线WL3的第2写入动作。在第(k－23)～第(k－16)个动作中，依序选择串单元SU3、SU0、SU1及SU2。
接下来，作为第(k－15)～第(k－8)个动作，定序器14与第9～第16个动作同样地，交替地执行针对每个串单元SU选择字线WL1的第1写入动作与选择字线WL2的第2写入动作。在第(k－15)～第(k－8)个动作中，依序选择串单元SU0、SU1、SU2及SU3。
接下来，作为第(k－7)～第k个动作，定序器14交替地执行针对每个串单元SU选择字线WL0后的1页数据的写入动作与选择字线WL1的第2写入动作。在第(k－7)～第k个动作中，依序选择串单元SU1、SU2、SU3及SU0。也就是说，最初选择的串单元SU从SU0转换为SU1。
另外，定序器14在对上位区块BLK写入数据的情况下，从字线WL48朝向字线WL95写入数据。数据的写入顺序与第6实施方式的图29相同，图30的字线WL48相当于图29的字线WL0。
7.2本实施方式的效果
根据本实施方式的构成，能获得与第1及第6实施方式相同的效果。
此外，在第7实施方式中，表示出配置于上位区块BLK及下位区块BLK各自的两端的存储单元晶体管MT0、MT47、MT48及MT95为SLC，除此以外的存储单元晶体管MT1至MT46及MT49至MT94为QLC的例子，但并不限定于此。配置于上位区块BLK及下位区块BLK各自的两端的存储单元晶体管MT0、MT47、MT48及MT95能够分别保存的数据的比特数只要与除此以外的存储单元晶体管MT1至MT46及MT49至MT94能够分别保存的数据的比特数相比被抑制得较小即可。例如，只要存储单元晶体管MT1至MT46及MT49至MT94为QLC，那么存储单元晶体管MT0、MT47、MT48及MT95也可并非为SLC，而为MLC或TLC。
8.变化例
所述实施方式的半导体存储装置包含：第1存储器单元(SU0)，包含具有第1至第3存储单元(MT0～MT2)及第1选择晶体管(ST1)的第1存储器串(NS)；第2存储器单元(SU1)，包含具有第4至第6存储单元(MT0～MT2)及第2选择晶体管(ST1)的第2存储器串(NS)；第3存储器单元(SU2)，包含具有第7至第9存储单元(MT0～MT2)及第3选择晶体管(ST1)的第3存储器串(NS)；第1字线(WL0)，连接于第1、第4及第7存储单元(MT0)的栅极；第2字线(WL1)，连接于第2、第5及第8存储单元(MT1)的栅极；第3字线(WL2)，连接于第3、第6及第9存储单元(MT2)的栅极；第1至第3选择栅极线(SGD0～SGD2)，分别连接于第1至第3选择晶体管；及行解码器(16)，连接于第1至第3字线及第1至第3选择栅极线。第1至第9存储单元能够分别保存多个比特的数据，多个比特的数据的写入动作包含第1写入动作及第2写入动作。在写入动作中，当对连接于第1字线的第1、第4及第7存储单元中的任一个执行第2写入动作时，最初选择第1存储单元，当对连接于第2字线的第2、第5及第8存储单元中的任一个执行第2写入动作时，最初选择第5存储单元，当对连接于第3字线的第3、第6及第9存储单元中的任一个执行第2写入动作时，最初选择第9存储单元。
通过应用所述实施方式，能提供一种能够提高可靠性的半导体存储装置。
此外，实施方式并不限定于上文所说明的方式，能够进行各种变化。
例如，在所述实施方式中，NAND型闪存既可为存储单元晶体管MT二维地配置于半导体基板上所得的平面NAND型闪存，也可为存储单元晶体管MT积层于半导体基板上所得的三维积层型NAND型闪存。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 存储器系统
10 半导体存储装置
11 存储单元阵列
12 指令寄存器
13 地址寄存器
14 定序器
15 驱动电路
16 行解码器
17 数据寄存器
18 读出放大器
20 控制器
21 主机接口电路
22 内置存储器
23 处理器
24 缓冲存储器
25 ECC电路
26 NAND接口电路
30 主机机器

Claims (5)

1.一种半导体存储装置，具备：
第1存储器单元，包含具有第1至第3存储单元及第1选择晶体管的第1存储器串；
第2存储器单元，包含具有第4至第6存储单元及第2选择晶体管的第2存储器串；
第3存储器单元，包含具有第7至第9存储单元及第3选择晶体管的第3存储器串；
第1字线，连接于所述第1、第4及第7存储单元的栅极；
第2字线，连接于所述第2、第5及第8存储单元的栅极；
第3字线，连接于所述第3、第6及第9存储单元的栅极；
第1至第3选择栅极线，分别连接于所述第1至第3选择晶体管；及
行解码器，连接于所述第1至第3字线及所述第1至第3选择栅极线；且
所述第1至第9存储单元能够分别保存多个比特的数据，
所述多个比特的数据的写入动作包含第1写入动作及第2写入动作，
在所述写入动作中，当对连接于所述第1字线的所述第1、第4及第7存储单元中的任一个执行所述第2写入动作时，最初选择所述第1存储单元，当对连接于所述第2字线的所述第2、第5及第8存储单元中的任一个执行所述第2写入动作时，最初选择所述第5存储单元，当对连接于所述第3字线的所述第3、第6及第9存储单元中的任一个执行所述第2写入动作时，最初选择所述第9存储单元。
2.根据权利要求1所述的半导体存储装置，其中在所述写入动作中，连接于所述第1字线的所述第1、第4及第7存储单元是按照所述第1存储单元、所述第4存储单元及所述第7存储单元的顺序执行所述第2写入动作，连接于所述第2字线的所述第2、第5及第8存储单元是按照所述第5存储单元、所述第8存储单元及所述第2存储单元的顺序执行所述第2写入动作，连接于所述第3字线的所述第3、第6及第9存储单元是按照所述第9存储单元、所述第3存储单元及所述第6存储单元的顺序执行所述第2写入动作。
3.根据权利要求1或2所述的半导体存储装置，其中依序执行对所述第2存储单元的所述第1写入动作及对所述第1存储单元的所述第2写入动作，且
依序执行对所述第6存储单元的所述第1写入动作及对所述第5存储单元的所述第2写入动作。
4.根据权利要求1或2所述的半导体存储装置，其中在所述写入动作中，当对连接于所述第2字线的所述第2、第5及第8存储单元中的任一个执行所述第1写入动作时，最初选择所述第2存储单元，当对连接于所述第3字线的所述第3、第6及第9存储单元中的任一个执行所述第1写入动作时，最初选择所述第6存储单元。
5.一种存储器系统，具备半导体存储装置及控制器，且
所述半导体存储装置具备：
第1存储器单元，包含具有第1至第3存储单元及第1选择晶体管的第1存储器串；
第2存储器单元，包含具有第4至第6存储单元及第2选择晶体管的第2存储器串；
第3存储器单元，包含具有第7至第9存储单元及第3选择晶体管的第3存储器串；
第1字线，连接于所述第1、第4及第7存储单元的栅极；
第2字线，连接于所述第2、第5及第8存储单元的栅极；
第3字线，连接于所述第3、第6及第9存储单元的栅极；
第1至第3选择栅极线，分别连接于所述第1至第3选择晶体管；及
行解码器，连接于所述第1至第3字线及所述第1至第3选择栅极线；且
所述第1至第9存储单元能够分别保存多个比特的数据，
所述多个比特的数据的写入动作包含第1写入动作及第2写入动作，
所述控制器是以如下方式对所述半导体存储装置进行指示，也就是在所述半导体存储装置的写入动作中，当对连接于所述第1字线的所述第1、第4及第7存储单元中的任一个执行所述第2写入动作时，最初选择所述第1存储单元，当对连接于所述第2字线的所述第2、第5及第8存储单元中的任一个执行所述第2写入动作时，最初选择所述第5存储单元，当对连接于所述第3字线的所述第3、第6及第9存储单元中的任一个执行所述第2写入动作时，最初选择所述第9存储单元并写入。
CN201811382313.2A 2018-02-27 2018-11-20 半导体存储装置及存储器系统 Active CN110197689B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2018032989 2018-02-27
JP2018-032989 2018-02-27
JP2018192037A JP2019149220A (ja) 2018-02-27 2018-10-10 半導体記憶装置及びメモリシステム
JP2018-192037 2018-10-10

Publications (2)

Publication Number Publication Date
CN110197689A CN110197689A (zh) 2019-09-03
CN110197689B true CN110197689B (zh) 2023-03-10

Family

ID=67685136

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811382313.2A Active CN110197689B (zh) 2018-02-27 2018-11-20 半导体存储装置及存储器系统

Country Status (2)

Country Link
US (2) US10515700B2 (zh)
CN (1) CN110197689B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021047941A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 メモリシステム及びメモリシステムの制御方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102346652A (zh) * 2010-07-21 2012-02-08 慧荣科技股份有限公司 快闪存储装置与快闪存储装置管理方法
CN103140894A (zh) * 2010-08-17 2013-06-05 技术研究及发展基金公司 在非易失性存储器（nvm）单元中减轻单元间耦合效应

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101653262B1 (ko) * 2010-04-12 2016-09-02 삼성전자주식회사 멀티-비트 메모리의 프로그램 방법 및 그것을 이용한 데이터 저장 시스템
JP2012048791A (ja) 2010-08-27 2012-03-08 Toshiba Corp 多値不揮発性半導体メモリシステム
KR101913291B1 (ko) * 2011-09-09 2018-12-28 삼성전자주식회사 비휘발성 메모리 장치, 그 데이터 판독 방법 및 기록 매체
KR102125376B1 (ko) * 2013-07-01 2020-06-23 삼성전자주식회사 저장 장치 및 그것의 쓰기 방법
WO2016028717A1 (en) * 2014-08-17 2016-02-25 Aplus Flash Technology, Inc Vsl-based vt-compensation and analog program scheme for nand array without csl
JP2016062624A (ja) * 2014-09-17 2016-04-25 株式会社東芝 半導体記憶装置
KR102287760B1 (ko) * 2014-10-29 2021-08-09 삼성전자주식회사 메모리 시스템 및 상기 메모리 시스템의 동작 방법
US11403173B2 (en) * 2015-04-30 2022-08-02 Marvell Israel (M.I.S.L) Ltd. Multiple read and write port memory
US20170185328A1 (en) * 2015-12-29 2017-06-29 Alibaba Group Holding Limited Nand flash storage error mitigation systems and methods
US10593398B2 (en) * 2016-09-13 2020-03-17 Toshiba Memory Corporation Semiconductor storage device including a controller configured to execute a first write and a second write

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102346652A (zh) * 2010-07-21 2012-02-08 慧荣科技股份有限公司 快闪存储装置与快闪存储装置管理方法
CN103140894A (zh) * 2010-08-17 2013-06-05 技术研究及发展基金公司 在非易失性存储器（nvm）单元中减轻单元间耦合效应

Also Published As

Publication number Publication date
US20200090753A1 (en) 2020-03-19
US11183243B2 (en) 2021-11-23
CN110197689A (zh) 2019-09-03
US20190267090A1 (en) 2019-08-29
US10515700B2 (en) 2019-12-24

Similar Documents

Publication Publication Date Title
JP6297201B2 (ja) 半導体記憶装置
US20230282276A1 (en) Semiconductor memory device and memory system
US8228728B1 (en) Programming method for multi-level cell flash for minimizing inter-cell interference
US8194450B2 (en) Methods and control circuitry for programming memory cells
KR101927212B1 (ko) 비휘발성 메모리 장치의 프로그래밍 방법
KR102192910B1 (ko) 반도체 장치, 메모리 시스템 및 이의 동작 방법
US8953379B2 (en) Apparatuses and methods of reprogramming memory cells
US20190294368A1 (en) Nonvolatile memory device controlling partical usage restriction for memory cell array and control method
US20100037007A1 (en) Nonvolatile semiconductor memory device
CN109949839B (zh) 存储器控制器及存储器控制器的操作方法
JP5178838B2 (ja) コントロールゲートライン構造
US20190377641A1 (en) Memory system having storage device and memory controller and operating method thereof
US10366759B2 (en) Memory devices having selectively electrically connected data lines
TWI677880B (zh) 半導體記憶裝置及記憶體系統
CN111341370B (zh) 半导体存储器装置、控制器、存储装置及其操作方法
CN110197689B (zh) 半导体存储装置及存储器系统
US10510417B2 (en) Semiconductor memory device and memory system
US11081183B2 (en) Memory system and control method of memory system for controlling of first and second writing operations
US20240177779A1 (en) Memory device, operating method thereof, and verification result generator
US11594291B2 (en) Semiconductor memory device and method of operating the same
CN115376588A (zh) 存储器设备及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Tokyo

Applicant after: Kaixia Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

Address after: Tokyo

Applicant after: TOSHIBA MEMORY Corp.

Address before: Tokyo

Applicant before: Pangea Co.,Ltd.

CB02 Change of applicant information
TA01 Transfer of patent application right

Effective date of registration: 20220130

Address after: Tokyo

Applicant after: Pangea Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant