TW202209722A - 記憶體裝置及其製造方法 - Google Patents

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Abstract

在一些實施例中，本文中揭露一種記憶體裝置。所述記憶體裝置包括設置於基底之上的底部電極及設置於底部電極之上的頂部電極。底部電極的上表面背對基底。頂部電極的底表面面對基底。資料儲存層排列於底部電極與頂部電極之間。頂部電極的底表面的至少一部分沿著與頂部電極的底表面平行的第一方向不與底部電極的上表面的任何部分交疊。此外，底部電極的上表面的至少一部分沿著第一方向不與頂部電極的底表面的任何部分交疊。

Description

資料儲存元件及其製造方法
許多現代電子裝置包括非揮發性記憶體。非揮發性記憶體是能夠在斷電的情況下儲存資料的電子記憶體。有望成為下一代非揮發性記憶體的一些候選項包括電阻式資料儲存元件，例如電阻式隨機存取記憶體（resistive random-access memory，RRAM）及相變隨機存取記憶體（phase change random-access memory，PCRAM）。電阻式資料儲存元件具有簡單的結構且與互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）邏輯製作製程相容。相較於當前非揮發性記憶體（例如快閃記憶體（flash memory）），電阻式資料儲存元件可提供更快的切換時間及/或更低的功耗。
本揭露提供用於實施本揭露的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於、、、之下（beneath）」、「位於、、、下方（below）」、「下部的（lower）」、「位於、、、上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
電阻式資料儲存元件通常包括底部電極、頂部電極及排列於底部電極與頂部電極之間的電阻記憶層。電阻記憶層具有可切換電阻（例如，低電阻狀態及高電阻狀態），可切換電阻可用於對一個資料位元（即，「1」或「0」）進行編碼。RRAM資料儲存元件包括在正常狀態下絕緣的介電性電阻記憶層。然而，在某些介電材料中，若施加足夠大的初始化電壓，則可能會形成例如氧空缺（oxygen vacancy）等缺陷。該些缺陷可攜帶電荷且可在介電材料內移動，進而引起非零電導率。在初始形成缺陷之後，藉由跨越記憶層施加適當的電壓，記憶層可在導電狀態與實質上絕緣狀態之間切換。
然而，低電阻狀態下的電阻可在各個資料儲存元件間不同。在介電性電阻記憶層中，缺陷可形成延伸穿過介電材料的導電細絲（conductive filament）。若初始化期間施加的電場是均勻的，則不存在用於形成導電細絲的較佳位置，且可在整個介電材料的不同位置處形成多個導電細絲。此可能會導致不同資料儲存元件中電阻的不同變化。此外，由於導電細絲的數目不同，RRAM資料儲存元件的切換電壓亦可不相同。
鑒於前述內容，本申請案的各種實例是有關於一種具有相對於彼此存在位移的底部電極與頂部電極的資料儲存元件。由於底部電極與頂部電極之間的空間偏移，資料儲存元件相對於下伏的接觸件具有不對稱結構。當在電極之間施加電壓時，不對稱結構可引起不均勻的電場。因此，可在一些區中促進導電細絲的形成，且在其他區中阻礙導電細絲的形成。此可使得能夠更佳地控制細絲的數目，且因此可減少不同資料儲存元件之間的效能特性的變化。本申請案的其他實例是有關於一種記憶胞元及一種製造解決相似挑戰的資料儲存元件的方法。
圖1A以剖面側視圖繪示出根據本揭露一些實例的資料儲存元件100。資料儲存元件100包括被配置成儲存資料的資料儲存層102。資料儲存層102可例如包括電阻記憶層，其中資料在電阻記憶層的電阻中進行編碼。資料儲存層102可例如包括相變記憶層或介電性電阻記憶層，如以下所更詳細地闡述。
資料儲存層102排列於底部電極104與頂部電極106之間。底部電極104的上表面接觸資料儲存層102的底表面。頂部電極106的底表面接觸資料儲存層102的上表面。相應的元件可例如進行直接的實體接觸及/或電性接觸。在其他實例中，相應的元件可經由排列於所述元件之間的薄層（例如，在所述元件之間提供電性接觸的薄導電層）進行有效接觸。
底部電極104及/或頂部電極106包含例如以下導電材料或由例如以下導電材料組成：鋁、銅、鎢、氮化鉭、氮化鈦、鉑、銥、釕、銀、金或其組合。底部電極104及/或頂部電極106可電性耦合至其他元件（例如電晶體、接地線、位元線及/或字元線），例如以下參照圖3A、圖3B所述。在一些實例中，頂部電極106的底表面與底部電極104的上表面可實質上平行。頂部電極106的底表面及/或底部電極104的上表面可為實質上平坦的表面。
資料儲存層102、底部電極104及/或頂部電極106可被介電層108環繞或嵌置於介電層108中。介電層108可例如包含以下材料或由以下材料組成：二氧化矽、氮化矽、碳化矽、低介電常數（low-k）介電質或其組合。本文中所使用的低介電常數介電質可例如為介電常數k小於約3.9、3、2或1的介電質。在一些實例中，介電層108可包括兩或更多個層（例如環繞底部電極104的下層及環繞頂部電極106及/或資料儲存層102的上層），例如以下參照圖3A、圖3B所述。在一些實例中，介電層108可為半導體裝置的層間介電（interlayer dielectric，ILD）層、金屬間介電（intermetal dielectric，IMD）層及/或蝕刻停止層的一部分。
頂部電極106的底表面包括沿著與頂部電極106的底表面平行的第一方向不與底部電極104的上表面的任何部分交疊的部分106A。在一些實例中，頂部電極106的底表面亦可包括沿著第一方向與部分104B交疊的部分106B，如圖1A實例中所示，即部分106B沿著與頂部電極106的底表面垂直的方向與部分104B相對。換言之，頂部電極106的底表面可沿著第一方向延伸超出底部電極104的第一側壁104-I，使得頂部電極106的第一側壁106-I相對於底部電極104的第一側壁104-I偏移。在圖1A中，部分106A與部分106B之間的邊界由與底部電極104的第一側壁104-I的延續部分對應的虛線表示。在一些實例中，部分106B可包括頂部電極106的底表面的表面積的不大於60%，在一個實例中包括頂部電極106的底表面的表面積的不大於40%。在一個特定實例中，部分106B可包括頂部電極106的底表面的表面積的近似50%。在一些實例中，部分106B可包括頂部電極106的底表面的表面積的至少10%，在一個實例中包括頂部電極106的底表面的表面積的至少20%。在其他實例中，頂部電極106的底表面可沿著第一方向不與底部電極104的上表面具有任何交疊，例如以下參照圖2A所述。
底部電極104的上表面包括沿著第一方向不與頂部電極106的底表面的任何部分交疊的部分104A。換言之，底部電極104的上表面可沿著第一方向延伸超出頂部電極106的第二側壁106-II，使得底部電極104的第二側壁104-II相對於頂部電極106的第二側壁106-II偏移。在圖1A中，部分104A與部分104B之間的邊界由與頂部電極106的第二側壁106-II的延續部分對應的虛線表示。在一些實例中，部分104B可包括底部電極104的上表面的表面積的不大於60%，在一些實例中包括底部電極104的上表面的表面積的不大於40%。在一個特定實例中，部分104B可包括底部電極104的上表面的表面積的近似50%。在一些實例中，部分104B可包括底部電極104的上表面的表面積的至少10%，在一個實例中包括底部電極104的上表面的表面積的至少20%。
資料儲存層102可排列於頂部電極106的底表面上，例如使得資料儲存層102覆蓋部分106A的至少一部分及部分106B的至少一部分或者與部分106A的至少一部分及部分106B的至少一部分交疊。因此，資料儲存層102亦可覆蓋底部電極104的上表面的部分104B的至少一部分。在一些實例中，資料儲存層102可覆蓋底部電極104的上表面的部分104A的至少一部分或者與底部電極104的上表面的部分104A的至少一部分交疊。在一些實例中，資料儲存層102可覆蓋頂部電極106的整個底表面及/或底部電極104的整個上表面或者與頂部電極106的整個底表面及/或底部電極104的整個上表面交疊。
在一些實例中，資料儲存層102可包括電阻記憶層。除電阻記憶層之外，資料儲存層102可包括其他層（例如，頂部金屬層及/或底部金屬層），例如以下參照圖2D所詳細闡述。電阻記憶層可包含具有可切換電阻的材料或由具有可切換電阻的材料組成。電阻記憶層可例如呈現高電阻狀態及低電阻狀態。因此，電阻記憶體的狀態可用於對一個資料位元進行編碼。在一些實例中，電阻記憶層可為介電性電阻記憶層。介電性電阻記憶層包含具有高電阻狀態及低電阻狀態的介電材料或由具有高電阻狀態及低電阻狀態的介電材料組成，在高電阻狀態中，電阻記憶層是實質上絕緣的，在低電阻狀態中，電阻記憶層是導電的。介電材料可例如包括例如以下氧化物或由例如以下氧化物組成：氧化鉿（例如，HfO2 ）、氧化鋯（例如，ZrO2 ）、氧化鋁（例如，Al2 O3 ）、氧化鉭（例如，Ta2 O5 ）、氧化鈮（例如，Nb2 O5 ）、氧化釩（例如，Va2 O5 ）、氧化鈦（例如，TiO2 ）、氧化鉭鈦、氧化鉿鋁、氧化鉿鉭、氧化鉭鋁或其組合。介電性電阻記憶層的狀態改變可例如由跨越電阻記憶層（例如，在底部電極104與頂部電極106之間）施加的電壓引起。
在圖1B中，示出介電性電阻記憶層處於低電阻狀態的資料儲存元件100。另一方面，圖1A的例示可對應於介電性電阻記憶層處於高電阻狀態的資料儲存元件100。在低電阻狀態中，在介電性電阻記憶層中可能存在例如空缺（例如，氧化物中的氧空缺）等缺陷。缺陷可例如位於導電細絲110中，導電細絲110延伸跨越介電性電阻記憶層的厚度（例如，自頂部電極106延伸至底部電極104或者自資料儲存層102的頂部金屬層延伸至底部金屬層）。可例如藉由跨越介電性電阻記憶層施加初始化電壓來初始地形成細絲110。初始化電壓可例如介於近似1.5伏特與近似3伏特之間。在初始形成之後，可例如藉由重置電壓將細絲110斷開或重置且藉由設定電壓重新形成或設定細絲110，以將資料傳輸至資料儲存層102。設定電壓可小於初始化電壓且可例如介於近似0.5伏特與近似2伏特之間。
當在底部電極104與頂部電極106之間施加電壓時，由於底部電極104與頂部電極106之間的部分交疊，資料儲存層102中的電場可能是不均勻的。在一些實例中，底部電極104的將部分104B連接至側壁104-I的邊緣附近的電場可強於資料儲存層102的距所述邊緣較遠的其他部分中的電場。資料儲存元件100中的頂部電極106與底部電極104的不對稱排列因此可促進導電細絲在底部電極104的邊緣附近的形成，或者更一般而言，可促進對穿過資料儲存層102的導電路徑的位置的控制。在一些實例中，可形成單個導電細絲。此可減少不同資料儲存元件之間的效能特性的變化。不對稱排列可例如達成低電阻狀態下的電阻、設定電壓及/或重置電壓的較小變化。
圖2A至圖2D分別示出根據本揭露一些實例的資料儲存元件200、210、220及230的剖面側視圖。資料儲存元件200、210、220、230相似於圖1A、圖1B所示資料儲存元件100，且亦包括排列於底部電極104與頂部電極106之間的資料儲存層102。資料儲存層102包括介電性電阻記憶層。在圖2A至圖2D中，資料儲存層102被繪示成處於低電阻狀態，其中形成有延伸穿過介電性電阻記憶層的導電細絲110。
在一些實例中，如圖2A中所示，頂部電極106的底表面沿著與頂部電極106的底表面平行的第一方向不與底部電極104的上表面交疊。換言之，不與底部電極104的上表面的任何部分交疊的部分106A可覆蓋頂部電極的整個底表面區域。不與頂部電極106的底表面的任何部分交疊的部分104A可覆蓋底部電極104的整個上表面區域。細絲110可分別在底部電極104與頂部電極106的相對的邊緣之間延伸，如圖2A中所示。
在一些實例中，如圖2A至圖2D中所示，資料儲存層102可環繞頂部電極106的底表面及頂部電極106的側壁的至少一部分。資料儲存層102可例如環繞底表面及側壁106-I、106-II的至少一部分，即資料儲存層102可覆蓋整個底表面且可沿著側壁106-I、106-II的全部或部分延伸。資料儲存層102亦可環繞頂部電極106的對側壁106-I及106-II進行連接的側壁（例如，與圖2A至圖2D的圖式平面平行的側壁）的至少一部分，因此沿著頂部電極所有的側壁環繞頂部電極。在一些實例中，資料儲存層102可具有實質上均勻的厚度。資料儲存層102可例如共形地環繞頂部電極106。
參照圖2B所示資料儲存元件210，資料儲存層102的底表面可包括沿著底部電極104的側壁（例如，側壁104-I）的至少部分延伸的突起102A。因此，資料儲存層102的一部分可延伸至底部電極104的上表面下方介電層108中或介電層108的子層中。底部電極104的位於側壁104-I與上表面之間的邊緣因此可被資料儲存層102環繞。在一些實例中，突起102A可直接接觸側壁104-I。
在一些實例中，底部電極104的至少一個側壁（例如，側壁104-I）是傾斜的（tapered）。傾斜側壁104-I可在底部電極104的面對頂部電極106的底表面的邊緣處與底部電極104的上表面形成銳角α。角α可例如介於近似70度與近似85度之間。在一些實例中，在不受任何理論約束的情況下，銳角α可使得底部電極104的所述邊緣附近的電場更強，且因此可促進細絲110在底部電極的所述邊緣與頂部電極106的底表面之間的形成。
在一些實例中，頂部電極106的至少一個側壁（例如，側壁106-II）是傾斜的。傾斜側壁106-II可在頂部電極106的面對底部電極104的上表面的邊緣處與頂部電極106的底表面形成鈍角β。角β可例如介於近似95度與近似110度之間。在一些實例中，在不受任何理論約束的情況下，鈍角β可使得頂部電極106的所述邊緣附近的電場較弱，且因此可阻礙導電細絲在頂部電極106的所述邊緣與底部電極104的上表面之間的形成。在一些此種實例中，傾斜側壁106-II的斜率的絕對值小於側壁104-I的斜率的絕對值。
在另一些實例中，底部電極104的至少一個側壁（例如，側壁104-I）是傾斜的，且頂部電極106的至少一個側壁（例如，側壁106-II）是傾斜的，如圖2B中所示。另外，在一個實例中，底部電極的所有側壁及頂部電極的所有側壁可為傾斜的。另外地或作為另外一種選擇，頂部電極106的一或多個邊緣及/或資料儲存層102的一或多個邊緣（尤其是頂部電極106的面對底部電極104的上表面的邊緣）可為圓形的，例如以下參照圖10所述。
在一些實例中，頂部電極106的底表面可不為平坦表面。頂部電極106的底表面可例如包括朝底部電極104延伸的突起106C，例如在圖2C所示資料儲存元件220中。突起106C可例如對準部分106A或者為部分106A的一部分，即，可不與底部電極104的上表面的任何部分交疊。細絲110可例如形成於突起106C的邊緣與底部電極104的相對的邊緣之間，例如圖2C中所示。在一些實例中，突起106C可延伸至與底部電極104的上表面實質上對準的深度，如圖2C的實例所示。在其他實例中，突起106C的中心可在第一方向上實質上對準底部電極104的邊緣。底部電極104的上表面與突起106C之間的距離可小於底部電極104的上表面與頂部電極106的底表面的任何其他部分之間的距離。
另外地或作為另外一種選擇，頂部電極106的底表面可例如在部分106B中包括凹槽。在一些實例中，頂部電極106的面對底部電極104的邊緣可相對於頂部電極106的底表面的面對底部電極104的邊緣的一部分凹陷。底部電極104與頂部電極106的面對底部電極104的邊緣之間的距離可小於頂部電極106與底部電極104的面對頂部電極106的邊緣之間的距離。
在一些實例中，例如在圖2D中所示的資料儲存元件230中，資料儲存層102可除電阻記憶層之外還包括其他層。在圖2D所示的實例中，資料儲存層102包括底部金屬層232、電阻記憶層234及頂部金屬層236。電阻記憶層234可例如排列於頂部金屬層236與底部金屬層232之間。頂部金屬層236可例如與頂部電極106的底表面進行直接接觸或有效接觸，且底部金屬層232可例如與底部電極104的上表面進行直接接觸或有效接觸。頂部金屬層236及底部金屬層232中的每一者可例如包含以下材料或由以下材料組成：鉑、釕、氮化鉭、氮化鈦、銥、鎢、鋁、銅、銀、金或其組合。在一些實例中，資料儲存層102可例如在電阻記憶層234與頂部金屬層236及底部金屬層232中的一者之間包括障壁層（未示出）。障壁層可例如包含以下材料或由以下材料組成：鋁（例如，Al2 O3 ）、鉿（例如，HfO2 ）、鋯（例如，ZrO2 ）、鑭、鉭、鈦或其組合。障壁層可具有較電阻記憶層234低的氧濃度，且可具有較頂部金屬層236及/或底部金屬層232高的與氧的反應性。
儘管圖2D所示資料儲存層被示出為除電阻記憶層之外還具有其他層，然而應理解，在一些實施例中，圖1A至圖1B及圖2A至圖2C所示資料儲存層亦可除電阻記憶層之外還具有其他層（例如，電阻記憶層設置於底部金屬層與頂部金屬層之間）。在一些此種實施例（例如，對應於圖1A至圖1B所示資料儲存層）中，底部金屬層、電阻記憶層及頂部金屬層可包括實質上平坦的層，使得電阻記憶層的底部位於底部金屬層的頂部之上且頂部金屬層的底部位於電阻記憶層的頂部之上。在其他此種實施例（例如，對應於圖2A至圖2C所示資料儲存層）中，底部金屬層及頂部金屬層可沿著電阻記憶層的垂直延伸表面及水平延伸表面二者排列。在又一些其他此種實施例（例如，對應於圖2B至圖2C所示資料儲存層）中，底部金屬層、電阻記憶層及頂部金屬層可分別具有自下表面向外延伸的突起，使得底部金屬層、電阻記憶層及頂部金屬層中的一或多者沿著底部電極104的側壁在底部電極104的頂部下方延伸。
圖3A及圖3B示出根據本揭露一些實例的記憶胞元300的示意性例示。圖3A以俯視圖繪示出記憶胞元300，且圖3B繪示出記憶胞元的沿著圖3A中的線A-A的剖面側視圖。
記憶胞元300可包括基底302，基底302可例如為塊狀基底（例如，塊狀矽基底）或絕緣體上矽（silicon-on-insulator）基底。基底302可包括主動區304，在主動區304中排列有包括第一源極/汲極（source/drain，S/D）區304A及第二S/D區304B的電晶體。主動區304及/或基底302可被摻雜成具有第一導電類型，且第一S/D區304A及第二S/D區304B可被摻雜成具有與第一導電類型相反的第二導電類型。在一些實例中，主動區304可為平坦的場效電晶體的平坦結構，例如圖3A中所示。在其他實施例（未示出）中，主動區304可包括用於鰭狀場效電晶體（fin field effect transistor，finFET）的鰭結構。主動區304可被淺溝槽絕緣（shallow trench insulation，STI）區306環繞，淺溝槽絕緣區306可例如包含排列於基底302中的溝槽中的介電材料或由排列於所述溝槽中的介電材料組成。介電材料可例如包括以下材料或由以下材料組成：二氧化矽、氮化矽、低介電常數介電質或其組合。在主動區304上方可設置有一或多個層，例如下部蝕刻停止層或接觸蝕刻停止層（contact etch stop layer，CESL）308及第一介電層310。下部蝕刻停止層308可例如包含以下材料或由以下材料組成：碳化矽、氮化矽、氮化矽碳、氧化矽碳、氮氧化矽、二氧化矽、低介電常數介電質或其組合。介電層310可例如包含以下材料或由以下材料組成：二氧化矽、氮化矽、低介電常數介電質或其組合。
在第一S/D區304A與第二S/D區304B之間在主動區304中的電晶體的通道區的頂部上排列有閘極結構312。閘極結構312可例如為包括閘極介電質及閘極電極的閘極堆疊。閘極介電質可例如包含以下材料或由以下材料組成：二氧化矽、高介電常數介電材料（例如，氧化鉿、氧化鋯、氧化鑭、氧化鈦、氧化釔或鈦酸鍶）、氧化鋁（例如，Al2 O3 ）或其組合。閘極電極可例如包含以下材料或由以下材料組成：經摻雜的多晶矽或金屬（例如鋁、銅、鎢）或其組合。閘極結構312可被介電間隔件314環繞，介電間隔件314可例如包含以下材料或由以下材料組成：氧化矽、氮化矽、碳化矽或其組合。在閘極結構312上方可設置有中間蝕刻停止層（簡稱為MESL）316，其中中間蝕刻停止層316可包含以下材料或由以下材料組成：碳化矽、氮化矽、氮化碳矽、氧化碳矽、氮氧化矽、氧化矽、低介電常數介電質或其組合。
記憶胞元300更包括位於第一介電層310中的第一中段製程（middle-end-of-the-line，MEOL）結構318。第一MEOL結構318可例如包含以下材料或由以下材料組成：鋁、銅、鎢、氮化鉭、氮化鈦、鉑、銥、釕或其組合。第一MEOL結構318電性耦合至電晶體的第一S/D區304A。第一MEOL結構318可例如延伸穿過CESL 308、第一介電層310及MESL 316。記憶胞元300亦包括位於第一介電層310上方的第二介電層322中的第一通孔320。第一通孔320可例如包含以下材料或由以下材料組成：鋁、銅、鎢、氮化鉭、氮化鈦、鉑、銥、釕或其組合。第二介電層322可例如設置於MESL 316的頂部上。第二介電層322可例如包含以下材料或由以下材料組成：二氧化矽、氮化矽、低介電常數介電質或其組合。
第一MEOL結構318及第一通孔320分別形成包括資料儲存層326的資料儲存元件324的底部電極及頂部電極，資料儲存層326設置於第一MEOL結構318的頂表面與第一通孔320的底表面之間。藉由使用第一MEOL結構作為底部電極，可藉由相對小的節距形成相鄰的記憶體裝置且可達成高密度陣列。在一些實例中，資料儲存元件324可相似於上述資料儲存元件100、200、210、220及230中的一或多者。因此，資料儲存層326可相似於資料儲存層102且可例如包括電阻記憶層（例如，介電性電阻記憶層），如上所述。在一些實例中，例如與資料儲存元件210及220相似，資料儲存層326可延伸至MESL 316中。在一些實例中，例如與資料儲存元件220相似，第一通孔320的底表面可包括朝第一MEOL結構318的頂表面延伸的突起（未示出）。另外地或作為另外一種選擇，第一MEOL結構318的至少一個側壁及/或第一通孔320的至少一個側壁可為傾斜的，例如以上參照圖2B所述。
第一MEOL結構318的頂表面沿著第一方向自第一邊緣318-I延伸至第二邊緣318-II。在一些實例中，第一方向可平行於電晶體的自第二S/D區304B延伸至第一S/D區304A的通道，所述通道可例如對準圖3A所示實例中的線A-A。在其他實例中，第一方向可例如垂直於電晶體的通道。第一通孔320的底表面沿著第一方向自第三邊緣320-I延伸至第四邊緣320-II。第四邊緣320-II在第一方向上相對於第二邊緣318-II偏移。資料儲存元件324可因此相對於與第一方向垂直的平面不對稱。在一些實例中，第一通孔320的底表面的至少一部分可在第一方向上延伸超出第二邊緣318-II，如圖3A的實例中所示。在一些實例中，第四邊緣320-II可在第一方向上相對於第二邊緣318-II偏移，使得第一通孔320的底表面跨越第一邊緣318-I或第二邊緣318-II。
在一些實例中，第三邊緣320-I可在第一方向上相對於第一邊緣318-I偏移。第一MEOL結構318的頂表面的至少一部分可因此在與第一方向相反的方向上延伸超出第三邊緣320-I，如圖3A的實例中所示。在一些實例中，第三邊緣320-I可偏移超出第二邊緣318-II，即與資料儲存元件200相似，第一通孔320的底表面可不與第一MEOL結構318的頂表面具有任何交疊。
在一些實施例中，包括第一內連配線的源極線SL耦合至第二S/D區304B，包括第二內連配線的字元線WL耦合至閘極結構312，且包括第三內連配線的位元線BL耦合至第一通孔320。藉由選擇性地向位元線BL、源極線SL及/或字元線WL施加偏壓電壓，可自資料儲存層326讀出資料及/或將資料寫入至資料儲存層326。舉例而言，可向字元線WL施加偏壓電壓以在閘極結構312下方形成導電通道，且因此使得由源極線SL及位元線BL施加的電壓能夠跨越資料儲存層326形成電位差。
在一些實施例中，為了自資料儲存層326讀取資料，源極線SL及位元線BL可向第一MEOL結構318（例如，下部電極）及第一通孔320（例如，上部電極）施加第一組偏壓條件。第一組偏壓條件使得電流穿過資料儲存層326，此表示由資料儲存層326儲存的資料狀態。為了將低電阻狀態寫入於資料儲存層326內，源極線SL及位元線BL可向第一MEOL結構318（例如，下部電極）及第一通孔320（例如，上部電極）施加第二組偏壓條件。第二組偏壓條件可形成電場，所述電場將氧自資料儲存層326驅動至第一通孔320（例如，上部電極），進而跨越資料儲存層326形成氧空缺的導電細絲。作為另外一種選擇，為了將高電阻狀態寫入於資料儲存層326內，源極線SL及位元線BL可向第一MEOL結構318（例如，下部電極）及第一通孔320（例如，上部電極）施加第三組偏壓條件。第三組偏壓條件可形成電場，所述電場藉由將氧自第一通孔320（例如，上部電極）驅動至資料儲存層326來斷開導電細絲。
當在第一MEOL結構318與第一通孔320之間施加電壓時，由於第二邊緣318-II與第四邊緣320-II之間的空間偏置，資料儲存層326中的電場可為不均勻的。在一些實例中，第一MEOL結構318的第二邊緣318-II附近的電場可強於資料儲存層326的距邊緣318-II較遠的其他部分中的電場。資料儲存元件324中的第一MEOL結構318與第一通孔320的不對稱排列可因此促進導電細絲在第二邊緣318-II附近的形成及對導電細絲的空間控制。在一些實例中，可形成單個導電細絲。此可減少不同記憶胞元之間的效能特性的變化。不對稱排列可例如達成低電阻狀態下的電阻、設定電壓及/或重置電壓的較小變化。
在一些實例中，記憶胞元300可更包括位於第一介電層310中的第二MEOL結構328。第二MEOL結構328可例如包含以下材料或由以下材料組成：鋁、銅、鎢、氮化鉭、氮化鈦、鉑、銥、釕或其組合。第二MEOL結構328電性耦合至第二S/D區304B。與第一MEOL結構318相似，第二MEOL結構328可例如延伸穿過CESL 308、第一介電層310及MESL 316。
在一些實例中，記憶胞元300亦可包括位於第二介電層322中的第二通孔330，其中第二通孔330電性耦合至第二MEOL結構328。第二通孔330可例如在第二S/D區304B與位元線BL之間提供電性連接，以用於自記憶胞元300讀出資料及/或將資料寫入至記憶胞元300。第二通孔330的底表面的中心可沿著至少第一方向對準第二MEOL結構328的頂表面的中心，即第二MEOL結構328及第二通孔330可相對於與第一方向垂直的平面形成對稱結構，如圖3A及圖3B的實例中所示。
在一些實例中，記憶胞元300可更包括電性耦合至閘極結構312的第三通孔或閘極通孔332。閘極通孔332可例如延伸穿過介電間隔件314及/或第二介電層322。閘極通孔332可例如在閘極結構312與字元線WL之間提供電性連接，以用於對記憶胞元300進行定址。閘極通孔332可例如被排列成使得閘極通孔332不與主動區304具有任何交疊，即在圖3A中的俯視圖中位於主動區304之外。在一些實施例中，閘極通孔332可具有與第一MEOL結構318及第二MEOL結構328的頂表面實質上對準的頂表面。
在一些實例中，第二通孔330可在與第一方向垂直的第二方向上相對於第一通孔320偏移。針對此的實例在圖4A及圖4B中繪示出，圖4A及圖4B分別以俯視圖示出記憶胞元400及410。記憶胞元400、410可相似於上述記憶胞元300。在一些實例中，第一方向可平行於電晶體的通道，所述通道可例如對準圖4A、圖4B中的線A-A。在一些實例中，第二通孔330可偏移成使得第二通孔330沿著第二方向不與第一通孔320具有任何交疊，如圖4A及圖4B的實例中所示。此可為第一通孔320與第二通孔330之間的疊置裕度創造空間，如記憶胞元400中所示。在其他實例中，閘極通孔332可排列於第一通孔320與第二通孔330之間，如圖4B中所示。
圖5示出根據本揭露一些實例的製造資料儲存元件的方法500的流程圖。儘管本文中所示出及/或闡述的此方法及其他方法被示出為一系列步驟或事件，然而應理解，本揭露並非僅限於所示次序或步驟。因此，在一些實例中，可以與所示次序不同的次序施行所述步驟及/或可同時施行所述步驟。此外，在一些實例中，可將所示步驟或事件細分成多個步驟或事件，所述多個步驟或事件可分次單獨施行或與其他步驟或子步驟同時施行。在一些實例中，可省略一些所示步驟或事件，且可包括其他未示出的步驟或事件。
在下文中，使用具有資料儲存元件324的記憶胞元300作為實例來闡述方法500。在圖6A至圖6F中示出處於各種製造階段的工件300A的剖面側視圖。然而，方法500並非僅限於此實例，且應理解，亦可使用方法500製造其他資料儲存元件及/或包括資料儲存元件的記憶胞元，例如，本文中所述的資料儲存元件100、200、210、220及230及/或記憶胞元400、410、900及1000。
方法500包括：在步驟502中，在第一導電結構上方提供具有介電層的基底。在此實例中，第一導電結構可對應於第一MEOL結構318，因此在下文中第一導電結構以第一MEOL結構318為例。在此實例中，第一導電結構（諸如第一MEOL結構318）上方的介電層可對應於第二介電層322，因此在下文中介電層亦被稱為介電層322。在其他實例中，第一導電結構及介電層可分別對應於資料儲存元件100、200、210、220及230中的一者的底部電極104及介電層108。第一導電結構（諸如第一MEOL結構318）可例如由以下材料組成或包含以下材料：鋁、銅、鎢、氮化鉭、氮化鈦、鉑、銥、釕或其組合。第二介電層322可例如包含以下材料或由以下材料組成：二氧化矽、氮化矽、低介電常數介電質或其組合。
介電層322覆蓋第一導電結構（諸如第一MEOL結構318），如圖6A中所示。介電層322可例如用作保護第一導電結構（諸如第一MEOL結構318）的鈍化層。另外，工件300A可包括如圖6A中所示的另一些元件，例如具有第一S/D區304A及第二S/D區304B的主動區304、STI區306、層308、310、316中的一或多者、閘極結構312、介電間隔件314及/或可與第二MEOL結構328對應的第三導電結構。在一些實例中，圖6A至圖6F中的使用與圖3B中相同的參考符號標記的元件可對應於記憶胞元300的相應的元件。對此參照以上說明。
在一些實例中，方法500可包括：在步驟504中，在介電層322中形成開口604，開口604暴露出第三導電結構（諸如第二MEOL結構328）的上表面或頂表面的至少一部分。此可例如包括在介電層322上沉積第一罩幕層602並將第一罩幕層602圖案化，且使用第一罩幕層602作為罩幕執行第一蝕刻，如圖6B中所示。第一罩幕層602可例如包含以下材料或由以下材料組成：光阻及/或硬罩幕材料，例如氮氧化矽、氮化矽或二氧化矽。第一蝕刻可例如為單向蝕刻或垂直蝕刻。第一蝕刻可移除介電層322的暴露部分。在一些實例中，可在第三導電結構（諸如第二MEOL結構328）及/或中間蝕刻停止層316的上表面處停止第一蝕刻。開口604的中心可對準第三導電結構（諸如第二MEOL結構328）的上表面的中心，如圖6B中所示。
在一些實例中，方法500可包括：在步驟506中，在開口604中形成導電結構（例如，第二通孔330）。如圖6C中所示，此可包括例如藉由原子層沉積（atomic layer deposition）、化學氣相沉積（chemical vapor deposition）、電漿氣相沉積（plasma vapor deposition）、旋轉塗佈（spin coating）或其組合在開口604內及介電層322上沉積導電層606。導電層606可例如包含以下材料或由以下材料組成：鋁、銅、鎢、氮化鉭、氮化鈦、鉑、銥、釕或其組合。在一些實例中，此亦可包括移除導電層606的位於開口604之外的部分，如圖6D中所示。可例如藉由平坦化來移除導電層606的位於開口604之外的部分，平坦化可例如包括化學機械研磨（chemical-mechanical polishing）。
方法500更包括：在步驟508中，在介電層322中形成位移開口610，在此實例中，位移開口610暴露出第一導電結構（諸如第一MEOL結構318）的上表面或頂表面的一部分。位移開口610的中心在與第一導電結構（諸如第一MEOL結構318）的上表面平行的第一方向上相對於第一導電結構（諸如第一MEOL結構318）的上表面的中心存在位移。在一些實例中，暴露部分可包括第一導電結構（諸如第一MEOL結構318）的上表面的表面積的不大於65%，在一個實例中包括第一導電結構（諸如第一MEOL結構318）的上表面的表面積的不大於45%。在一些實例中，暴露部分可包括第一導電結構（諸如第一MEOL結構318）的上表面的表面積的至少5%，在一個實例中包括第一導電結構（諸如第一MEOL結構318）的上表面的表面積的至少15%。形成位移開口610可例如包括在介電層322上沉積第二罩幕層608並將第二罩幕層608圖案化，且使用第二罩幕層608作為罩幕執行第二蝕刻，如圖6E中所示。第二罩幕層可例如包含以下材料或由以下材料組成：光阻及/或硬罩幕材料，例如氮氧化矽、氮化矽或二氧化矽。第二蝕刻可例如為單向蝕刻或垂直蝕刻。第二蝕刻可移除介電層322的暴露部分。
在一些實例中，可在第一導電結構（諸如第一MEOL結構318）的上表面處停止第二蝕刻。在其他實施例中，第二蝕刻可延伸至第一導電結構（諸如第一MEOL結構318）的上表面下方。在一些實施例中，第二蝕刻可對未被介電層322覆蓋的第二第一導電結構（諸如第一MEOL結構318）進行蝕刻，以降低第二第一導電結構（諸如第一MEOL結構318）的對位移開口610進行界定的一部分的高度。在此種實施例中，第二蝕刻使第一導電結構（諸如第一MEOL結構318）具有階梯狀結構，所述階梯狀結構包括對位移開口610進行界定且凹陷於第一導電結構（諸如第一MEOL結構318）的頂表面（被介電層322覆蓋）下方的上表面。在一些實例中，位移開口610的側壁可為傾斜的。傾斜側壁可與位移開口610的底壁形成鈍角（例如，介於近似95度與近似110度之間的角），例如以形成與圖2B所示資料儲存元件210相似的資料儲存元件。在一些實例中，位移開口610的底部邊緣可例如藉由選擇適當的蝕刻化學物質及/或位移開口610的寬度而為圓形的，例如以下參照圖10所述。
在一些實例中，第一導電結構（諸如第一MEOL結構318）可排列於下文中的介電層或蝕刻停止層316中。因此，位移開口610可暴露出蝕刻停止層316的與第一導電結構（諸如第一MEOL結構318）相鄰的上表面的一部分。在一些實例中，可在蝕刻停止層316的上表面處停止第二蝕刻。在其他實例中，第二蝕刻可包括至少部分地移除中間蝕刻停止層316的暴露部分的過蝕刻。因此，如圖6E中所示，位移開口610可在第一導電結構（諸如第一MEOL結構318）的上表面下方延伸至蝕刻停止層316中，例如以形成與上述資料儲存元件210相似的資料儲存元件。
在步驟510中，在位移開口610中形成資料儲存層612。資料儲存層612可例如包括電阻記憶層，例如以上參照圖1A、圖1B闡述的介電性電阻記憶層。電阻記憶層可例如包含例如以下氧化物或由例如以下氧化物組成：氧化鉿（例如，HfO2 ）、氧化鋯（例如，ZrO2 ）、氧化鋁（例如，Al2 O3 ）、氧化鉭（例如，Ta2 O5 ）、氧化鈮（例如，Nb2 O5 ）、氧化釩（例如，Va2 O5 ）、氧化鈦（例如，TiO2 ）、氧化鉭鈦、氧化鉿鋁、氧化鉿鉭、氧化鉭鋁或其組合。資料儲存層612亦可包括附加層（例如，底部金屬層、頂部金屬層及/或障壁層），如以上參照圖2D所詳細闡述。可例如藉由原子層沉積、化學氣相沉積、電漿氣相沉積、旋轉塗佈或其組合來形成資料儲存層612。資料儲存層612可共形地沉積於開口的底壁及側壁上，即使得資料儲存層612具有實質上均勻的厚度。在一些實例中，資料儲存層612亦可沉積於介電層322的頂表面之上，如圖6F中所示。
方法500亦包括：在步驟512中，在位移開口610中於資料儲存層612上方形成第二導電結構。第二導電結構可例如為記憶胞元300的第一通孔320，因此在下文中第二導電結構亦被稱為第二導電結構（諸如第一通孔320）。可例如藉由例如原子層沉積、化學氣相沉積、電漿氣相沉積、旋轉塗佈或其組合在資料儲存層612上沉積導電層614來形成第二導電結構（諸如第一通孔320）。導電層614可例如包含以下材料或由以下材料組成：鋁、銅、鎢、氮化鉭、氮化鈦、鉑、銥、釕或其組合。在一些實例中，方法500亦可包括例如藉由平坦化移除資料儲存層612及/或導電層614的位於位移開口610之外的部分，進而得到圖3A、圖3B中所示的記憶胞元300。
在一些實例中，第二導電結構（諸如第一通孔320）可被形成為使得第二導電結構（諸如第一通孔320）的側壁在第一方向上相對於第一導電結構（諸如第一MEOL結構318）的側壁存在位移。為此，可相應地調整位移開口610的中心相對於第一導電結構（諸如第一MEOL結構318）的上表面的中心的位移及/或資料儲存層612的厚度。第一導電結構（諸如第一MEOL結構318）的相應的邊緣與第二導電結構（諸如第一通孔320）的相應的邊緣可因此相對於彼此存在位移，例如圖3A、圖3B中所示。例如與上述資料儲存元件100相似，第二導電結構（諸如第一通孔320）的底表面的至少一部分可沿著第一方向不與第一導電結構（諸如第一MEOL結構318）的上表面的任何部分交疊。
可基於將形成的資料儲存元件的期望結構來調整資料儲存層612的厚度（例如，藉由相應地調整沉積或生長時間）。在一些實例中，可將資料儲存層612的厚度選擇成使得第二導電結構（諸如第一通孔320）的底表面與第一導電結構（諸如第一MEOL結構318）的上表面不具有交疊，此與圖2A所示資料儲存元件200相似。在一些實例中，位移開口610可延伸至蝕刻停止層316中，且可將資料儲存層612的厚度選擇成足夠大，使得資料儲存層612在位移開口610的位於蝕刻停止層316中的部分的底壁及側壁上合併成連續突起，此與圖2B所示資料儲存元件210相似。位移開口610中的資料儲存層612的上表面或頂表面可因此為實質上平的，且隨後可在資料儲存層612上形成第二導電結構（諸如第一通孔320）。在其他實例中，可將資料儲存層612的厚度選擇成足夠小，使得資料儲存層612的頂表面包括用於形成第二導電結構（諸如第一通孔320）的突起的凹槽，所述突起朝第一導電結構（諸如第一MEOL結構318）延伸，此與圖2C所示資料儲存元件220相似。
圖7示出根據本揭露一些實例的製造資料儲存元件的方法700的流程圖。在下文中，使用圖9所示記憶胞元900（見下文）作為實例來闡述方法700。在圖8A至圖8F中示出處於各種製造階段的工件900A的剖面側視圖。然而，方法700並非僅限於此實例，且應理解，亦可使用方法700製造其他資料儲存元件及/或包括資料儲存元件的記憶胞元，例如，本文中闡述的資料儲存元件100、200、210、220及230及/或記憶胞元300、400、410及1000。
方法700包括：在步驟702中，提供具有第一導電結構的基底。在此實例中，第一導電結構可對應於第一MEOL結構318，因此在下文中第一導電結構以第一MEOL結構318為例。在其他實例中，第一導電結構可對應於資料儲存元件100、200、210、220及230中的一者的底部電極104。第一導電結構（諸如第一MEOL結構318）可例如由以下材料組成或包含以下材料：鋁、銅、鎢、氮化鉭、氮化鈦、鉑、銥、釕或其組合。
在一些實例中，工件900A可包括如圖8A中所示的另一些元件，例如具有第一S/D區304A及第二S/D區304B的主動區304、STI區306、層308、310、316中的一或多者、閘極結構312、介電間隔件314及/或可與第二MEOL結構328對應的第三導電結構（諸如第二MEOL結構328）。在一些實例中，圖8A至圖8F中的使用與圖3B中相同的參考符號標記的元件可對應於記憶胞元300的相應的元件。對此參照以上說明。
在步驟704中，在基底上方沉積資料儲存層612及導電層614。例如與以上針對方法500的步驟510所述相似，可在第一導電結構的上表面上方形成資料儲存層612。可以實質上均勻的厚度沉積資料儲存層612。在一些實例中，可在中間蝕刻停止層316之上沉積資料儲存層612，例如圖8B中所示。在一些實例中，在步驟702中提供的第一導電結構（諸如第一MEOL結構318）可被保護層（例如，鈍化層）覆蓋。步驟704可包括在形成資料儲存層612之前，至少部分地移除保護層以暴露出第一導電結構（諸如第一MEOL結構318）的上表面的一部分。例如與以上針對方法500的步驟512所述相似，在形成資料儲存層612之後，在資料儲存層612上方形成導電層614。可以實質上均勻的厚度沉積資料儲存層612。導電層614的厚度可大於資料儲存層612的厚度，例如導電層614的厚度介於資料儲存層612的厚度的兩倍與十倍之間。在一些實例中，可在資料儲存層612的整個上表面之上沉積導電層614，例如圖8B中所示。
隨後，在步驟706中，將資料儲存層612及導電層614圖案化以形成包括圖案化資料儲存層326及第二導電結構的位移結構。第二導電結構可例如為記憶胞元900的第一通孔320，因此在下文中第二導電結構亦被稱為第二導電結構（諸如第一通孔320）。步驟706可例如包括在導電層614上沉積罩幕層802並將罩幕層802圖案化，且使用罩幕層802作為罩幕執行第一蝕刻，如圖8B及圖8C中所示。罩幕層802可例如包含以下材料或由以下材料組成：光阻及/或硬罩幕材料，例如氮氧化矽、氮化矽或二氧化矽。第一蝕刻可例如為單向蝕刻或垂直蝕刻。第一蝕刻可移除層612、614的暴露部分。在一些實例中，可在第一導電結構（諸如第一MEOL結構318）及/或中間蝕刻停止層316的上表面處停止第一蝕刻。資料儲存層326的中心及第二導電結構（諸如第一通孔320）的中心在與第一導電結構（諸如第一MEOL結構318）的上表面平行的第一方向上相對於第一導電結構（諸如第一MEOL結構318）的上表面的中心存在位移，如圖8C中所示。在一些實施例中，第一蝕刻可使圖案化資料儲存層326及第一通孔320具有傾斜側壁，此使圖案化資料儲存層326及第一通孔320隨著距基底302的距離增大而變得更窄。
在一些實例中，執行第一蝕刻可包括對第二導電結構（諸如第一通孔320）的側壁及/或資料儲存層326的側壁執行側向過蝕刻，例如以形成如圖2B所示的實例中的傾斜側壁。在一些實例中，可使用單獨的蝕刻製程及/或罩幕層分別將資料儲存層612及導電層614圖案化。在一個實例中，在沉積資料儲存層612之後且在沉積導電層614之前，執行附加的蝕刻製程以在資料儲存層612中形成凹槽（未示出）。隨後，在執行如上所述的第一蝕刻之前，在資料儲存層612上方沉積導電層614，例如使得資料儲存層326環繞第二導電結構（諸如第一通孔320）的底表面及側壁，如圖3B的實例中所示。
方法700可更包括：在步驟708中，在第一導電結構（諸如第一MEOL結構318）上方及/或中間蝕刻停止層316上方形成介電層，如圖8D中所示。第一導電結構（諸如第一MEOL結構318）上方的介電層可對應於記憶胞元900的第二介電層322，且因此在下文中亦被稱為介電層322。第二介電層322可例如包含以下材料或由以下材料組成：二氧化矽、氮化矽、低介電常數介電質或其組合。可例如藉由原子層沉積、化學氣相沉積、電漿氣相沉積、旋轉塗佈或其組合來形成介電層322。步驟708可更包括例如藉由化學機械研磨來將介電層322平坦化，例如以移除介電層322的位於第二導電結構（諸如第一通孔320）上方的部分，使得介電層322的上表面與第二導電結構322的上表面實質上齊平，如圖8D中所示。
隨後，在步驟710中，在一些實例中，可例如按照以上針對方法500的步驟504所述般在介電層322中形成開口604。此尤其可包括在介電層322上沉積第一罩幕層602並將第一罩幕層602圖案化，且使用第一罩幕層602作為罩幕執行第二蝕刻，如圖8E中所示。
在一些實例中，方法700亦可包括：在步驟712中，在開口604中形成導電結構（例如，第二通孔330）。如圖8F中所示，例如與方法500的步驟506相似，此可包括在介電層322上沉積導電層606。在一些實例中，此亦可包括例如藉由化學機械研磨移除導電層606的位於開口604之外的部分，進而得出圖9中所示的記憶胞元900。
圖9以剖面側視圖示出根據本揭露一些實例的記憶胞元900的示意性例示。記憶胞元900相似於圖3A、圖3B所示記憶胞元300。因此，圖9中使用與圖3B中相同的參考符號標記的元件可相似於或可對應於記憶胞元300的相應的元件。對此參照以上說明。在俯視圖中，記憶胞元900亦可相似於記憶胞元300，即圖9可對應於記憶胞元900的沿著圖3A中的線A-A的剖面側視圖。
在資料儲存元件324的設計上，記憶胞元900與記憶胞元300不相同。在圖9所示的實例中，記憶胞元900的資料儲存元件324相似於圖1所示資料儲存元件100。資料儲存層326被第一通孔320完全覆蓋。在一些實施例中，資料儲存層326可為設置於第一導電結構或第一MEOL結構318的頂表面與第二導電結構或第一通孔320的底表面之間的實質上平坦的結構。第一通孔320的側壁及資料儲存層326的側壁被第二介電層322環繞，例如使得側壁直接接觸第二介電層322。在其他實施例（未示出）中，資料儲存層326可包括沿著第一MEOL結構318的側壁及頂表面延伸的階梯狀結構。在此種實施例中，資料儲存層326可具有直接位於MESL 316之上的第一上表面及直接位於第一MEOL結構318之上的第二上表面。
圖10以剖面側視圖繪示出根據本揭露一些實例的記憶胞元1000的示意性例示。記憶胞元1000亦相似於圖3A、圖3B所示記憶胞元300，但在資料儲存元件324的設計上記憶胞元1000與記憶胞元300不相同。在圖10所示的實例中，第一通孔320及資料儲存層326設置於第一MEOL結構318之上。在一些實施例中，資料儲存層326沿著第一MEOL結構318的側壁延伸。在一些附加實施例（未示出）中，資料儲存層326可進一步在MEOL結構318的第一上表面之上延伸，所述第一上表面凹陷於MEOL結構318的頂表面下方。例如與圖2B所示資料儲存元件210相似，第一通孔320及資料儲存層326具有傾斜側壁。另外，第一通孔320的底表面的邊緣及/或資料儲存層326的底表面的邊緣是圓形或錐形的，尤其是垂直於第一方向延伸的邊緣，如圖10中所示。在一些實例中，在不受任何理論約束的情況下，使第一通孔320的面對第一MEOL結構318的底部邊緣變圓可使得邊緣附近的電場較弱，且因此可阻礙導電細絲在第一通孔320的邊緣與第一MEOL結構318的頂表面之間的形成。在一些實例中，第一通孔320的底部邊緣的曲率半徑可例如介於1奈米與100奈米之間，在一個實例中介於5奈米與20奈米之間。
儘管本揭露是關於電阻式隨機存取記憶體（RRAM）裝置進行闡述，然而應理解，本揭露並非僅限於RRAM裝置。反之，本揭露亦可應用於其他類型的記憶體裝置。舉例而言，本揭露可應用於鐵電式隨機存取記憶體（ferroelectric random access memory，FeRAM）、磁性隨機存取記憶體（magneto random access memory，MRAM）、相變隨機存取記憶體（phase change random access memory，PCRAM）及/或類似記憶體。
一些實例是有關於一種記憶體裝置。所述記憶體裝置包括：底部電極，設置於基底之上，所述底部電極的上表面背對所述基底；頂部電極，位於所述底部電極之上，所述頂部電極具有面對所述基底的底表面；資料儲存層，排列於所述底部電極與所述頂部電極之間，所述頂部電極的所述底表面的至少一部分沿著與所述頂部電極的所述底表面平行的第一方向不與所述底部電極的所述上表面的任何部分交疊；且所述底部電極的所述上表面的至少一部分沿著所述第一方向不與所述頂部電極的所述底表面的任何部分交疊。在一些實施例中，所述頂部電極的所述底表面的表面積的不大於60%沿著所述第一方向與所述底部電極的所述上表面的一部分交疊。在一些實施例中，所述頂部電極的所述底表面沿著所述第一方向不與所述底部電極的所述上表面交疊。在一些實施例中，所述資料儲存層環繞所述頂部電極的所述底表面及側壁。在一些實施例中，所述資料儲存層的底表面包括沿著所述底部電極的側壁延伸的突起。在一些實施例中，所述頂部電極的所述底表面包括朝所述底部電極延伸的突起。在一些實施例中，所述資料儲存層包括介電性電阻記憶層。在一些實施例中，所述底部電極在所述底部電極的面對所述頂部電極的所述底表面的邊緣處包括傾斜側壁，所述傾斜側壁與所述底部電極的所述上表面形成銳角；且所述頂部電極在所述頂部電極的面對所述底部電極的所述上表面的邊緣處包括傾斜側壁，所述傾斜側壁與所述頂部電極的所述底表面形成鈍角。
一些實例是有關於一種記憶體裝置。所述記憶體裝置包括：電晶體，具有第一源極/汲極（S/D）區及第二S/D區；第一導電結構，位於第一介電層中，所述第一導電結構電性耦合至所述電晶體的所述第一S/D區；第二導電結構，位於第二介電層中；以及資料儲存層，設置於所述第一導電結構的頂表面與所述第二導電結構的底表面之間；所述第一導電結構的所述頂表面沿著第一方向自第一邊緣延伸至第二邊緣；所述第二導電結構的所述底表面沿著所述第一方向自第三邊緣延伸至第四邊緣；且所述第四邊緣在所述第一方向上相對於所述第二邊緣偏移，使得所述第二導電結構的所述底表面跨越所述第二邊緣。在一些實施例中，所述第三邊緣在所述第一方向上相對於所述第一邊緣偏移。在一些實施例中，所述記憶體裝置更包括：MEOL結構（又可稱第二MEOL結構），位於所述第一介電層中，所述MEOL結構電性耦合至所述電晶體的第二S/D區；以及第一通孔，位於所述第二介電層中，所述MEOL結構的底表面的中心實質上對準所述第一通孔的頂表面的中心。在一些實施例中，所述第一方向平行於所述電晶體的自所述第二S/D區延伸至所述第一S/D區的通道；且所述第一通孔在與所述第一方向垂直的第二方向上相對於所述第二導電結構偏移。在一些實施例中，所述記憶體裝置更包括：閘極結構，在所述第一S/D區與所述第二S/D區之間位於所述電晶體上方；以及第二通孔，電性耦合至所述閘極結構，所述第二通孔在所述第二方向上排列於所述第二導電結構與所述第一通孔之間。
一些實施例是有關於一種製造記憶體裝置的方法。所述方法包括：在基底之上形成第一導電結構；在所述第一導電結構的上表面的暴露部分上方形成資料儲存層，所述資料儲存層的中心在與所述第一導電結構的所述上表面平行的第一方向上相對於所述第一導電結構的所述上表面的中心存在位移；以及在所述資料儲存層上方形成第二導電結構。在一些實施例中，所述方法更包括：在所述第一導電結構上方形成介電層；以及在所述介電層中形成開口，所述開口暴露出所述第一導電結構的所述上表面的所述暴露部分，所述開口的中心在所述第一方向上相對於所述第一導電結構的所述上表面的所述中心存在位移，且所述資料儲存層及所述第二導電結構形成於所述開口中。在一些實施例中，所述第一導電結構排列於蝕刻停止層中，且所述開口暴露出所述蝕刻停止層的上表面。在一些實施例中，所述開口在所述第一導電結構的所述上表面下方延伸至所述蝕刻停止層中。在一些實施例中，所述資料儲存層共形地沉積於所述開口的底壁及側壁上。在一些實施例中，所述第二導電結構的底表面沿著所述第一方向不與所述第一導電結構的所述上表面交疊。在一些實施例中，所述第二導電結構的側壁在所述第一方向上相對於所述第一導電結構的側壁存在位移。
應理解，在此書面說明中以及在以下申請專利範圍中，用語「第一」、「第二」、「第三」等僅是為易於說明而使用的通用辨識符，以區分一個圖或一系列圖的不同元件。就其本身而言，該些用語並不意味著該些元件的任何時間次序或結構上的接近，且不旨在闡述不同的示出實例及/或未示出的實例中的對應的元件。舉例而言，結合第一圖闡述的「第一介電層」可能未必對應於結合另一圖闡述的「第一介電層」，且可能未必對應於未示出的實例中的「第一介電層」。
以上概述了若干實例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實例相同的目的及/或達成與本文中所介紹的實例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
100,200,210,220,230,324:資料儲存元件 102,326:資料儲存層 102A,106C:突起 104:底部電極 104A,104B,106A,106B:部分 104-I,104-II,106-I,106-II:側壁 106:頂部電極 108:介電層 110:細絲 232:底部金屬層 234:電阻記憶層 236:頂部金屬層 300,400,410,900,1000:記憶胞元 300A,900A:工件 302:基底 304:主動區 304A:第一源極/汲極（S/D）區 304B:第二S/D區 306:淺溝槽絕緣（STI）區 308,310,316,612,614:層 312:閘極結構 314:介電間隔件 318:第一中段製程（MEOL）結構 318-I:第一邊緣 318-II:第二邊緣 320:第一通孔 320-I:第三邊緣 320-II:第四邊緣 322:介電層 328:第二MEOL結構 330:第二通孔 332:閘極通孔 500,700:方法 502,504,506,508,510,512,702,704,706,708,710,712:步驟 602:第一罩幕層 604:開口 606:導電層 608:第二罩幕層 610:位移開口 802:罩幕層 A-A:線 BL:位元線 SL:源極線 WL:字元線 α,β:角
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。各圖示出以下示意性例示 圖1A：根據本揭露一些實例的具有資料儲存層的資料儲存元件的剖面側視圖。 圖1B：處於低電阻狀態的圖1A所示資料儲存元件的剖面側視圖。 圖2A至圖2D：根據本揭露一些實例的具有介電性電阻資料儲存層的資料儲存元件的剖面側視圖。 圖3A：根據本揭露一些實例的記憶胞元的俯視圖。 圖3B：圖3A所示記憶胞元的剖面側視圖。 圖4A至圖4B：根據本揭露一些實例的具有偏移通孔的記憶胞元的俯視圖。 圖5：根據本揭露一些實例的製造資料儲存元件的方法的流程圖。 圖6A至圖6F：圖5所示方法的一系列示例性製造步驟的剖面側視圖。 圖7：根據本揭露一些實例的製造資料儲存元件的方法的流程圖。 圖8A至圖8F：圖7所示方法的一系列示例性製造步驟的剖面側視圖。 圖9：根據本揭露一些實例的記憶胞元的剖面側視圖。 圖10：根據本揭露一些實例的具有第一通孔以及資料儲存層的記憶胞元的剖面側視圖，所述資料儲存層具有圓形邊緣。
100:資料儲存元件
102:資料儲存層
104:底部電極
104A、104B、106A、106B:部分
104-I、104-II、106-I、106-II:側壁
106:頂部電極
108:介電層

Claims (20)

  1. 一種記憶體裝置，包括： 底部電極，設置於基底之上，其中所述底部電極的上表面背對所述基底； 頂部電極，位於所述底部電極之上，其中所述頂部電極具有面對所述基底的底表面； 資料儲存層，排列於所述底部電極與所述頂部電極之間，其中所述頂部電極的所述底表面的至少一部分沿著與所述頂部電極的所述底表面平行的第一方向不與所述底部電極的所述上表面的任何部分交疊；且 其中所述底部電極的所述上表面的至少一部分沿著所述第一方向不與所述頂部電極的所述底表面的任何部分交疊。
  2. 如請求項1所述的記憶體裝置，其中所述頂部電極的所述底表面的表面積的不大於60%沿著所述第一方向與所述底部電極的所述上表面的一部分交疊。
  3. 如請求項2所述的記憶體裝置，其中所述頂部電極的所述底表面沿著所述第一方向不與所述底部電極的所述上表面交疊。
  4. 如請求項1所述的記憶體裝置，其中所述資料儲存層環繞所述頂部電極的所述底表面及側壁。
  5. 如請求項1所述的記憶體裝置，其中所述資料儲存層的底表面包括沿著所述底部電極的側壁延伸的突起。
  6. 如請求項1所述的記憶體裝置，其中所述頂部電極的所述底表面包括朝所述底部電極延伸的突起。
  7. 如請求項1所述的記憶體裝置，其中所述資料儲存層包括介電性電阻記憶層。
  8. 如請求項1所述的記憶體裝置，其中 所述底部電極在所述底部電極的面對所述頂部電極的所述底表面的邊緣處包括傾斜側壁，所述底部電極的所述傾斜側壁與所述底部電極的所述上表面形成銳角；且 所述頂部電極在所述頂部電極的面對所述底部電極的所述上表面的邊緣處包括傾斜側壁，所述頂部電極的所述傾斜側壁與所述頂部電極的所述底表面形成鈍角。
  9. 一種記憶體裝置，包括： 電晶體，包括第一源極/汲極區及第二源極/汲極區； 第一導電結構，位於第一介電層中，所述第一導電結構電性耦合至所述電晶體的所述第一源極/汲極區； 第二導電結構，位於第二介電層中；以及 資料儲存層，設置於所述第一導電結構的頂表面與所述第二導電結構的底表面之間； 其中： 所述第一導電結構的所述頂表面沿著第一方向自第一邊緣延伸至第二邊緣； 所述第二導電結構的所述底表面沿著所述第一方向自第三邊緣延伸至第四邊緣；且 所述第四邊緣在所述第一方向上相對於所述第二邊緣偏移，使得所述第二導電結構的所述底表面跨越所述第二邊緣。
  10. 如請求項9所述的記憶體裝置，其中所述第三邊緣在所述第一方向上相對於所述第一邊緣偏移。
  11. 如請求項9所述的記憶體裝置，更包括 中段製程結構，位於所述第一介電層中，所述中段製程結構電性耦合至所述電晶體的所述第二源極/汲極區；以及 第一通孔，位於所述第二介電層中，其中所述中段製程結構的底表面的中心實質上對準所述第一通孔的頂表面的中心。
  12. 如請求項11所述的記憶體裝置，其中 所述第一方向平行於所述電晶體的自所述第二源極/汲極區延伸至所述第一源極/汲極區的通道；且 所述第一通孔在與所述第一方向垂直的第二方向上相對於所述第二導電結構偏移。
  13. 如請求項12所述的記憶體裝置，更包括 閘極結構，在所述第一源極/汲極區與所述第二源極/汲極區之間位於所述電晶體上方；以及 第二通孔，電性耦合至所述閘極結構，其中所述第二通孔在所述第二方向上排列於所述第二導電結構與所述第一通孔之間。
  14. 一種製造記憶體裝置的方法，所述方法包括： 在基底之上形成第一導電結構； 在所述第一導電結構的上表面的暴露部分上方形成資料儲存層，其中所述資料儲存層的中心在與所述第一導電結構的所述上表面平行的第一方向上相對於所述第一導電結構的所述上表面的中心存在位移；以及 在所述資料儲存層上方形成第二導電結構。
  15. 如請求項14所述的方法，更包括： 在所述第一導電結構上方形成介電層；以及 在所述介電層中形成開口，所述開口暴露出所述第一導電結構的所述上表面的所述暴露部分，其中所述開口的中心在所述第一方向上相對於所述第一導電結構的所述上表面的所述中心存在位移，且其中所述資料儲存層及所述第二導電結構形成於所述開口中。
  16. 如請求項15所述的方法，其中所述第一導電結構排列於蝕刻停止層中，且所述開口暴露出所述蝕刻停止層的上表面。
  17. 如請求項16所述的方法，其中所述開口在所述第一導電結構的所述上表面下方延伸至所述蝕刻停止層中。
  18. 如請求項15所述的方法，其中所述資料儲存層共形地沉積於所述開口的底壁及側壁上。
  19. 如請求項14所述的方法，其中所述第二導電結構的底表面沿著所述第一方向不與所述第一導電結構的所述上表面交疊。
  20. 如請求項14所述的方法，其中所述第二導電結構的側壁在所述第一方向上相對於所述第一導電結構的側壁存在位移。
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