TW202207434A - 頂峰阻障裝置及突觸元件 - Google Patents

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Abstract

一種頂峰阻障記憶體及選擇器裝置可包括第一電極、具有第一介電常數的第一自整流穿隧層、及具有第二介電常數的主動阻障層以及具有第三介電常數的另一自整流穿隧層。第一自整流層可在第一電極與主動層之間。第二介電常數可大於第一介電常數至少1.5倍。裝置亦可包括第二電極，其中主動的阻障層在第一自整流穿隧層與第二電極之間。

Description

頂峰阻障裝置及突觸元件
本申請案主張於2020年4月24日提交的標題為「CRESTED BARRIER DEVICE AND SYNAPTIC ELEMENT」的美國專利申請案第16/857,589號的優先權，此申請案的全部內容藉由引用的方式併入本文中。
本揭示大體係關於可以在神經網路中使用的記憶體及選擇器裝置。更具體而言，本揭示描述了一種頂峰阻障記憶體及選擇器裝置。
現代電子神經網路包括數位及/或類比電路系統，該電路系統藉由生物神經網路得到啟示並且尋求接近生物神經網路，該等生物神經網路由自然發現的神經系統使用。如同其自然對應物，電子神經網路試圖學習及執行各種任務並且辨識輸入刺激，而不使用任務專用規則來進行預程式化。此學習過程可使用表示可操作地接近生物系統中神經元的行為的人工神經元的連接節點的集合來完成。神經元之間的連接可接近生物突觸的行為以在一或多個人工神經元之間發送信號。神經元與突觸連接的多個連續層可以鏈接在一起以將複雜的任務分解成遞增的階段。由此，可以教示電子神經網路以與生物神經網路隨時間學習及增長相同的方式執行新任務。
在一些實施例中，一種頂峰阻障裝置及選擇器裝置可包括第一電極、具有第一介電常數的第一穿隧層、及具有第二介電常數的主動層。第一穿隧層可在第一電極與主動層之間，並且第二介電常數可大於第一介電常數至少1.5倍。裝置亦可包括具有第三介電常數的第二穿隧層。第二穿隧層可在主動層與第二電極之間，並且第二介電常數可大於第三介電常數至少1.5倍。裝置可進一步包括第二電極，其中主動層可在第一穿隧層與第二電極之間。
在一些實施例中，一種製造頂峰阻障記憶體及選擇器裝置的方法可包括：沉積第一電極；在第一電極的頂部上沉積第一穿隧層，其中第一穿隧層具有第一介電常數；以及包含在第一穿隧層的頂部上沉積主動層。主動層可包括第二介電常數，第一穿隧層可在第一電極與主動層之間，並且第二介電常數可大於第一介電常數至少1.5倍。方法亦可包括沉積第二電極，其中主動層在第一穿隧層與第二電極之間。
在任何實施例中，以下特徵中的任一者及/或全部可以任何組合且不作限制地包括在內。裝置可進一步包括在第一穿隧層與主動層之間的第三穿隧層。第二介電常數可在大約30與大約60之間。第二介電常數可係大約40。第一介電常數可在大約8與大約17之間。第一介電常數可係大約4。裝置可額外包括到神經網路中的複數個其他頂峰阻障記憶體及選擇器裝置的一或多個連接。裝置可模型化突觸的行為。裝置中在第一穿隧層與主動層之間不存在阻障層。第二介電常數可大於第一介電常數至少2.5倍。製造裝置亦可包括在主動層的頂部上沉積第二穿隧層，其中第二穿隧層具有第三介電常數，第二電極可在第二穿隧層的頂部上沉積，並且第二介電常數可大於第三介電常數至少1.5倍。第一穿隧層可包括氧化鈷。主動層可包括氧化鈦。主動層可包括氧化鉿。第一穿隧層可包括具有相及晶格結構的氧化鈦，使得第二介電常數小於10。第一電極可包括第一材料並且第二電極可包括與第一材料不同的第二材料。與第一電極相關聯的功函數可小於與第二電極相關聯的功函數。第一電極可包括亞硝酸鈦並且第二電極可包括鉑。裝置的穿隧距離可係當施加0 V時的頂峰阻障記憶體及選擇器裝置的長度。
第1圖示出根據一些實施例的神經網路100的一部分的圖。神經網路100包括複數個輸入102。輸入可對應於生物系統中的輸入，諸如表示神經纖維的軸突或傳導電氣脈衝並且充當神經系統中的傳輸線的神經元的細長突起。例如，複數個輸入102可表示與用於在周圍環境中編碼所接收的光並且發送表示所接收的光的電氣訊號的相應光感受器相聯繫的軸突。電氣訊號可以經縮放以表示所接收訊號的量值或強度。例如，複數個輸入102可產生與所接收的光訊號的強度成比例的電氣訊號。應當注意，光感受器及圖像辨識的使用僅僅藉由舉例提供而非意欲為限制性的。其他類型的生物及電氣神經網路可用於接收及處理任何類型的輸入。
在複數個輸入102處接收輸入訊號之後，複數個輸入102中的每一者可將脈衝106發送到一或多個神經元104。神經網路100將輸入102與神經元104之間的此等通路示出為複數個突觸110。在生物神經系統中，突觸係允許神經元或神經細胞將電氣或化學訊號傳遞到另一神經元的結構。在神經網路100中，生物突觸可使用傳遞由輸入102與神經元104之間的突觸權重放大/衰減的訊號的突觸110來模型化，該等突觸權重表示由輸入102接收的訊號的量值。亦可對突觸110進行加權。例如，複數個輸入102中的單個輸入可接收在輸入信號發送到不同神經元104時由突觸不同地加權的輸入訊號。突觸110的加權係允許神經網路「學習」辨識具體輸入模式並且執行具體輸出任務的加權。當在神經網路中對突觸110進行模型化時，其等可由能夠接收複數個順序輸入脈衝並且產生對應輸出的半導體裝置表示。例如，每個輸入脈衝可導致突觸輸出在邏輯0與邏輯1水平之間逐漸增加。
突觸110可將輸入102連接到一或多個神經元104。此等連接可在輸入102與神經元104之間形成一對多拓撲。神經網路中的神經元104可在生物神經元之後模型化，該等生物神經元係與連接突觸之間的其他單元通訊的電氣可激發單元。在接收到足夠數量的輸入脈衝之後，神經元104可「發射」或轉變到激發態。狀態可與來自大腦的感覺回應（例如，觸覺、聲音、光等）及/或運動控制相關聯。為了接近生物神經元的行為，神經網路100中的神經元102可使用能夠從一或多個突觸110接收複數個輸入脈衝的任何裝置來實現，並且在接收到閾值數量的輸入脈衝之後，導致神經元104的輸出108在邏輯0與邏輯1狀態之間切換。
第1圖示出了神經網路100的顯著簡化的視圖，以便清楚地描述各個網路部件。實踐中，神經網路100亦可包括在輸入102與輸出108之間的一或多個隱藏層神經元及突觸。此等隱藏或中間層允許產生最終輸出108的任務被分解成子步驟，每個子步驟可由突觸及神經元的對應隱藏層表示。例如，神經網路100可經配置為在兩種不同類型的圖像之間進行區分，從而當辨識第一類型的圖像時導致發射輸出108a，並且當辨識第二類型的圖像時導致發射輸出108b。神經元及突觸的第一隱藏層可辨識圖像內的邊緣。神經元及突觸的第二隱藏層可辨識由圖像內的邊緣轉發的形狀。最後，輸出階段中的神經元104可組合辨識的形狀以在第一及第二圖像類型之間進行區分。由此，神經網路100在電氣部件及連接方面可比第1圖中容易瞭解的要複雜得多。由於可能伴隨複雜的現代神經網路的大小、複雜性、速度要求、及/或路由困難性，非常需要能夠以可仍然允許在單個技術節點上的許多裝置的有效佈局及製造的方式來表示生物神經元及突觸的電路元件。
神經網路僅表示可利用下文詳細描述的裝置的許多應用中的一者。應當理解，神經網路的實例不意欲為限制性的，而是僅僅提供了可受益於此等裝置的低功率特性的操作環境的一個實例。
第2圖示出根據一些實施例的實現神經網路的電路網路200。由電路網路200表示的神經網路可與第1圖中的神經網路100類似。如第1圖的情況，第2圖係簡單神經網路的簡化視圖，其中為了清楚地描述可以用於表示神經元及突觸的各種電路部件，可能已經省去了許多連接及/或隱藏層。電路網路200包括可對應於第1圖的輸入102的複數個輸入206。輸入可經由表示突觸202的裝置連接到表示神經元204的複數個裝置。
許多不同的裝置可用於表示電路網路200中的突觸。在一些實施例中，突觸202可使用可以接收複數個輸入脈衝並且將比例輸出提供到神經元204的半導體裝置來實現。此外，神經元204亦可由離散的電路裝置表示。然而，與隨著到達激發脈衝而逐漸改變其電導的突觸202相反，神經元204可經配置為從突觸202接收複數個脈衝並且在已經接收到閾值數量的脈衝之後發射。輸入206與輸出神經元204之間的電路連接的基本網路可使用電晶體的隱藏層及/或表示如上文描述的神經元及突觸的隱藏層的其他雙終端電阻裝置來擴充。當實現電路網路200時，由此使用可以實現突觸的類比行為及神經元的數位行為的半導體裝置可能係有益的。
在一些實施例中，許多不同類型的裝置可用於實現神經網路的基本部件。例如，一些實施例可使用被稱為鐵電場效電晶體(ferroelectric field-effect transistor; FeFET)的特定類型的電晶體。FeFET係即使當移除功率時也可以維持其邏輯狀態的邏輯電晶體。FeFET類似於傳統的金屬氧化物矽酸鹽(metal oxide silicate; MOS)電晶體，不同之處在於邏輯閘極介電質用鐵電材料替換，該鐵電材料係「記住」或儲存其已經暴露的電場的介電質。在FeFET中，持久偶極子可在閘極介電質自身內形成，藉此將FeFET的閾值電壓分離為可以表示二進制邏輯狀態的兩個穩定狀態。其他實施例可使用鐵電FinFET裝置。
在本文描述的實施例中，突觸可由獨立的雙終端記憶體元件表示。當使用記憶體裝置來模型化突觸時，可將電路網路200視為非揮發性記憶體陣列的形式。表示突觸202的每個記憶體元件可佈置成矩形柵格圖案。在一些實施例中，柵格圖案可係三維的，使得多個柵格位於彼此的上方及下方，如在交叉點記憶體陣列中。每個記憶體元件可經配置為接收施加的電壓，並且基於施加的電壓的極性，表示突觸202的記憶體元件可改變記憶體元件中材料的物理狀態以表示保存的邏輯狀態，諸如邏輯1及邏輯0。當不再施加電壓時，記憶體元件202可保存藉由施加的電壓引起的邏輯狀態，並且因此可作為非揮發性記憶體元件操作。
為了將讀取/寫入所需的電壓施加到記憶體元件，可從複數個輸入206的水平線接收訊號。此等水平線可充當傳統記憶體陣列中的字線。位元線可在垂直方向上運行並且連接到輸出神經元204。由此，在字線的單個輸入與位元線的單個輸入之間施加電壓可導致跨表示突觸202的記憶體元件中的單個記憶體元件施加電壓。此製程可以用於選擇讀取及/或寫入操作的單個突觸202。
第2圖示出單個突觸202b的詳細視圖。此突觸202b圖示耦合到選擇器裝置210及記憶體裝置212的字線214及位元線216。為了最小化穿過電路網路200的洩漏電流，並且為了隔離在相同字線/位元線上連接的記憶體元件，突觸202c可各自包括選擇器裝置210。選擇器裝置210可在記憶體裝置212與字線216之間實現。選擇器裝置210可用於減少穿過獨立記憶體元件（亦即，突觸202b）洩漏的電流及整個陣列的洩漏與功率耗散，以及防止在被動尋址突觸以存取相同位元線/字線上的單元/突觸時的干擾（除非選擇期望的記憶體元件/突觸並且突觸202b接收高於選擇器閾值的足夠電壓）。由此，當向字線214及位元線216施加電壓時，存取突觸202b，同時突觸202a及突觸202c中的選擇器裝置可防止其相關聯的記憶體裝置受共享位元線216上的電壓影響。儘管未在第2圖中明確圖示，亦可使用三終端選擇裝置，諸如電晶體，以形成1T-1C單元。
許多不同的技術可用於實現記憶體裝置212，諸如相變記憶體(phase-change memory; PCM)、氧化物電阻隨機存取記憶體(oxide-resistive random-access memory; oxRRAM)或導電橋接記憶體(conductive-bridging memory; CBRAM)等。本文描述的實施例可使用被稱為電阻式隨機存取記憶體(resistive random-access memory; ReRAM)的特定類型的記憶體裝置。ReRAM係一種非揮發性隨機存取電腦記憶體，該記憶體藉由改變跨介電固態材料的電阻來操作。大體上，絲狀ReRAM裝置在氧化物層中產生氧離子/空位對。此等氧化物離子/空位可以隨後傳導電流，同時氧離子可以在電場下漂移。氧原子穿過氧化物中的此等空位的運動類似於電子及電洞在傳統半導體裝置中的運動。向ReRAM裝置施加電壓產生此等氧化物空位以降低裝置的電阻。當移除電壓時，氧化物空位可保留在適當位置，並且由此儲存ReRAM裝置的電導水平的非揮發性狀態。
一些特定的ReRAM裝置可被稱為主體ReRAM裝置。主體ReRAM裝置可藉由將物質（空位、離子等）從裝置的一側移動到另一側來改變電導狀態。主體ReRAM裝置可用於模擬如上文描述的神經網路中的特定類型的突觸行為。特別地，主體切換ReRAM裝置可呈現對接收的輸入脈衝的類比回應。當由裝置接收更多輸入脈衝時，行動物質可逐漸開始從裝置的一個部分移動到ReRAM裝置的另一部分，並且因此裝置的電阻將逐漸減小。藉由向ReRAM裝置逐漸施加電壓脈衝，ReRAM裝置的電導率可取決於施加的電壓脈衝的極性、頻率、及持續時間來以類比方式調制。當以此方式使用時，ReRAM裝置可提供用於模擬電路網路200中的突觸行為的非常緊湊的電路佔地面積。
第3A圖示出根据一些實施例的可在神經網路或其他電阻式記憶體電路中使用的兩個電極之間的記憶體裝置300的主動層。記憶體裝置300的主動層可表示主體切換記憶體裝置，該裝置藉由在一對電極之間施加電壓以移動在兩個電極之間沉積的主動層中的行動物質來操作。頂部電極304及底部電極可使用任何類型的金屬或其他導體形成。術語「頂部」及「底部」可在兩個電極之間互換，並且此等術語僅僅用於在兩個電極之間進行區分，而不必暗指順序或位置。當跨底部電極302及頂部電極304施加電壓時，缺陷、離子及其他行動物質可在主動層306中移動以調制由底部電極302與頂部電極304之間的電子及電洞見到的能量阻障。阻障可以係透明的並且允許電流流過記憶體300的主動層。例如，當記憶體裝置300的主動層處於第3B圖描繪的在中間具有行動/帶電物質的能態時，由電子及電洞見到的阻障可相對較高。因此，阻障透明度及穿隧電流可相對較低並且具有高電阻值。這可表示邏輯0。當記憶體300的主動層包括已漂移到一個電極界面的離子（或任何其他行動物質）時，阻障如第4B圖所示移位，並且高阻障透明度及高穿隧電流導致提供低電阻值。這可表示邏輯1。
第3B圖示出根據一些實施例的能帶圖310，其示出在記憶體300的主動層的整個距離中所需的能階。繪製能帶圖310以相對於第3A圖中的記憶體裝置300的主動層縮放。例如，在能帶圖310的中心的峰312可對應於記憶體裝置300的主動層306的中心。類似地，能帶圖310的非電極部分開始/結束，使得能帶圖310的非零部分位於底部電極312與頂部電極304之間。
記憶體300的主動層可包括主動層306中的複數個離子（或任何其他帶電荷的行動物質，諸如氧空位）308。主動層306可使用具有高離子行動性(transitional metal oxide; TMO)—或摻雜有併入主晶格中的其他材料—具有相對高的介電常數及相對高缺陷及離子行動性的任何過渡金屬氧化物形成。例如，一些實施例可使用氧化鈦及摻雜的氧化鈦作為主動層306。離子308可包括駐留在主動層306中的氧化鈦的晶格之間的負氧離子或帶正電荷的氧空位。在沒有跨頂部電極304上的底部電極302施加電壓的情況下，離子或任何其他行動物質308可駐留在主動層306的中心附近或在主動層306的任何其他位置處。行動物質308的位置藉由能帶圖310中隨著接近離子308而增加，隨後隨著能帶圖310從底部電極302移動到頂部電極304而減少的峰312示出。在一些實施例中，行動物質308的位置可與記憶體主動層300的邏輯0相關聯。
能帶圖310的各個區域的能階可根據真空水平356來表徵。電極302、304中的每一者可藉由功函數350、354表徵，該功函數定義遞送到電子以將電子離子化到真空水平的能量。電極302、304與真空水平356之間的功函數差可以表示兩個電極之間的功函數差。類似地，主動層306的能階可藉由電子親合力352表徵，該電子親合力定義在主動層306的導帶與真空水平356之間的能量差。
第4A圖示出根据一些實施例的在具有施加的電壓404的兩個電極之間的記憶體裝置400的主動層。電壓404可跨底部電極302及頂部電極304施加。在電壓404的影響下，主動層306中的離子（或任何其他帶電荷的行動物質）可朝向頂部電極304移動。隨著離子308朝向頂部電極304移動，穿隧阻障可改變其在主動層306中的透明度（亦即，增加穿隧概率），並且記憶體400的主動層的狀態可與邏輯1相關聯。
第4B圖示出根據一些實施例的回應於施加的電壓404而產生的能帶圖410。記憶體400的主動層的主動層306中的離子（或任何其他帶電荷的行動物質）308的位置的移位可反映在能帶圖410的峰312向右移位中。再者，此移位可藉由跨記憶體400的主動層施加電壓404導致。然而，儘管離子308的行動性在施加電壓404期間相對較高，但當移除電壓時，離子308的行動性顯著降低。這導致離子308的位置保持在頂部電極304附近而非立即漂移回到主動層306的中心。這導致穿隧阻障410的能帶圖的移位，該移位即使在已經移除電壓404之後仍然存在。
第5A圖示出根據一些實施例的組合記憶體及選擇器裝置500，其中電流-電壓圖表在第5圖中論述。此裝置500包括底部電極502及頂部電極510。不是如上文描述的簡單地包括單個主動區域，此裝置500包括緊鄰底部電極502的非晶矽層504。非晶矽可描述矽的非晶形式。不形成均勻的單晶或多晶結構，非晶矽可形成分子的連續隨機網路。緊鄰非晶矽層504，可沉積二氧化矽(SiO2 )的阻障層506。在二氧化矽層506與頂部電極510之間，可沉積氧化鈦(TiOx )的主動層508。主動層508可包括如上文的裝置中描述的離子507。
主動層508可在大約6 nm與大約13 nm厚之間。例如，主動層508的寬度可係6 nm、8 nm、9 nm、10 nm、11 nm、12 nm、13 nm、及/或類似者。非晶矽層504及二氧化矽層506的組合寬度可在大約1 nm與大約5 nm之間。例如，組合寬度可在大約1 nm至2 nm、2 nm至3 nm、3 nm至4 nm、4 nm至5 nm之間、及/或類似者。非晶矽層504可充當選擇器裝置，二氧化矽層506可充當阻障層，並且氧化鈦層508可充當主動層。這產生具有阻障的組合的選擇器及記憶體裝置（亦即，自整流記憶體裝置）。
第5B圖示出根據一些實施例的用於組合記憶體及選擇器裝置500的能帶圖520。與由二氧化矽層506形成的大得多的能量阻障524相比，可歸因於非晶矽層504的能量阻障522相對較小。此阻障524允許裝置充當選擇器，而在主動層508中形成的離子及細絲允許裝置充當記憶體。能帶圖520示出電極502、510的功函數550、558。能帶圖520亦示出非晶矽層504的電子親合力552、二氧化矽層506的電子親合力554、及主動層508的電子親合力556。
第6圖示出根據一些實施例的具有離散的阻障層及分離的主動層與選擇器的記憶體單元的電壓/電流圖表600。圖表600示出穿過先前技術記憶體裝置的洩漏電流如何隨著小的電壓增加而快速增加。回顧上文，小電壓可跨神經網路中的選擇器/記憶體元件組合施加。如第6圖中示出，小於一伏特的小增加可導致電流606增加的量值大於105 A。返回到第4B圖，此洩漏電流可部分由至少兩個因素導致。首先，在頂部電極304與主動層306之間的阻障僅過小。能量差足夠小，使得電子可以太容易跨過阻障並且穿過主動層306傳導。此外，在能帶圖410的峰312與頂部電極304之間的距離亦過小。在沒有修改的此類型選擇器裝置中，此等因素導致洩漏電流過高。本文描述的實施例藉由引入將洩漏電流的上升移位到圖表600中的右側的新的裝置特性、設計、材料及製造製程來解決此問題及其他問題。這允許將小電壓施加到裝置而不會將洩漏電流顯著增加到第6圖所示的水平。
上文描述的記憶體裝置的額外問題係導致離子從主動層中的一個位置移動到另一個位置所需的電壓水平為大約4 V或更高，如由圖表600中的電壓608示出。本文描述的實施例亦將移動裝置中的離子所需的峰值電壓608向左移位（例如，到較低電壓），因此壓縮圖表600中示出的順時針及逆時針電壓路徑。這允許裝置以較低電壓水平完全操作，因此減小記憶體陣列或神經網路作為整體所需的功率。儘管與以上附圖中描述的裝置相比改進了效能，此裝置500仍然具有阻止其在神經網路中最佳使用的多個缺陷。具體地，裝置500不呈現高度選擇性。電流增加仍然過於突然並且隨著跨裝置施加少量電壓而變大，這導致當裝置500周圍的裝置在神經網路中啟動時，大的洩漏電流。此外，如第6圖中示出，電流路徑的較高電壓仍然係大約4 V，這對於許多未來的低功率記憶體設計而言可能過高。 頂峰阻障裝置
為了解決此等及其他問題，一些實施例可將阻障層506及主動層508組合為同時充當阻障層及主動層的單個層。第7A圖示出包含主動區域708、頂部電極702、及底部電極704的基本非揮發性記憶體裝置的能帶圖。如上文描述，作為在主動層708中儲存狀態的方式，移動離子調制傳導及價帶偏移以及介電質透明度（亦即，穿隧概率）。當跨裝置施加電壓時，離子（或任何其他行動物質）從主動區域中的一個位置移動或漂移到另一位置。離子（或任何其他行動物質）的位置可藉由到主動層內的期望位置的外部電壓來精確地決定，用於精確地調諧電導。繼而，裝置中的電導水平可用於將一或多個邏輯水平儲存為記憶體。第7B圖示出根據一些實施例的具有高電子親合力（例如，高於4 eV）的介電穿隧裝置。此層可具有一親合力，該親合力高於具有較低介電常數的主動層。介電裝置包括穿隧層720，該穿隧層包含具有高電子親合力及相對低的介電常數的低帶隙材料。一些實施例可使用諸如氧化鈷(Co3 O4 )的材料。
第7C圖示出根據一些實施例的用於形成頂峰阻障裝置的主動層708及兩個高親合力、相對低介電常數的穿隧層722、724的組合。此組合裝置包括在頂部電極702與主動層708之間的穿隧自整流層722。組合裝置亦包括在底部電極704與主動層708之間的穿隧層724。注意到，穿隧層722及穿隧層724的能帶實質上小於主動層708的能帶。穿隧層722、724中的氧化鈷替代第5A圖中示出的裝置中的非晶矽自整流層，並且主動層708在二氧化矽的阻障層的位置延伸。相比之下，穿隧層722、724提供與主動層708的能帶相比實質上較小的能帶。此等兩個能帶之間的差異形成穿隧阻障，該穿隧阻障防止電子在頂部電極702與底部電極704之間穿隧，而不施加足夠的電壓。一些實施例亦可包括在穿隧層722與主動層708之間或在主動層708與穿隧層724之間的額外高親合力層（亦即，具有與主動層相比較高的親合力）。此等額外層的帶隙能量可落在穿隧層722、724與主動層708的帶隙能量之間。
例如，當電子730進入穿隧自整流層722的導帶時，其將由主動層708的相對大的能帶及厚度終止。此能帶形成阻障，電子730必須在阻障上方行進以便到達底部電極704。主動層708的能帶可藉由施加足以在主動層708的能帶上提升電子730的能量的電壓來克服。與自整流穿隧層722中的電子730的能量相比，給定主動層708的能帶的量值的情況下，穿過主動層708的阻障的穿隧不太可能。基本上，穿隧層722、724與主動層708的能帶水平之間的此差異充當阻障以替代在先前裝置中發現的大的二氧化矽阻障。此外，穿隧層722、724的介電常數可顯著低於如下文描述的主動層708的介電常數。導帶偏移之間的差異可係至少0.7 eV（穿隧自整流層的電子親合力可較高），而價帶偏移可相對較小或甚至為負。例如，當從主動層穿隧到穿隧氧化物時，電洞可見到阻障。因此，穿隧層的價帶可在能量上相較於主動區域的價帶更低。
檢查第7C圖的能帶揭示了由此裝置提供的多個不同優點。首先，在沒有施加電壓的情況下，在頂部電極702及/或底部電極704處的電子的穿隧距離733對應於穿隧層722、主動層708、及穿隧層724的寬度。不存在其中能帶向上或向下偏斜以留下電子可用的小穿隧距離的區域。第二，裝置係相當對稱的。這允許在頂部電極702及底部電極704處為電子提供大的穿隧距離。這亦允許在任一方向上施加電壓，從而使裝置本身係雙向的。第三，上文在第5A圖中描述的裝置具有相對較大的具低介電常數的二氧化矽阻障層，其分擔緩衝電壓降的最大部分。此大的阻障需要大電壓來克服分壓器，以便電子穿過裝置傳導。如第6圖中示出，裝置中的完全傳導需要大約4 V至5 V的電壓。然而，藉由依賴於在穿隧自整流層722、724的能帶與主動層708的能帶之間的差異來形成阻障，可降低此電壓。例如，電子在主動層708的能帶上移動所需的操作電壓可小得多，諸如大約2 V至2.5 V，而非大約4 V至5 V。這將操作頂峰阻障記憶體/選擇器裝置所需的功率降低多達50%。給定資料儲存的指數增長，此功率降低係特別重要的。目前，吾人可用能量供應的大約7%用於為社交媒體、搜尋引擎、及其他線上資料儲存服務使用的資料儲存中心供電。將工作電壓降低50%可以顯著降低全世界資料儲存中心的總功率需求。
與第5A圖的裝置相比，可以理解頂峰阻障裝置的操作電壓的下降。在第5A圖中，二氧化矽阻障層具有相對較低的介電常數，但具有相當高的帶隙能量524。這需要較大的電壓降來在電子甚至遇到主動層508之前克服非晶矽層504及二氧化矽層506。藉由移除較大阻障層506及替代地允許主動層708與穿隧層722、724相比充當阻障，在到達主動層708之前所需的總電壓降可實質上減小。
一種表徵第7C圖中的頂峰阻障裝置的方式係藉由不同層中的每一者的相對介電常數。在一些實施例中，主動層708的介電常數可係穿隧層722、724的介電常數的倍數。例如，在使用第7C圖的氧化鈷、氧化鈦、氧化鈷裝置的情況下，穿隧層722、724的介電常數將通常在大約13與大約17之間變化。相比之下，主動層708的介電常數將在大約30與大約60之間變化。因此，主動層708的介電常數可比自整流層722、724的介電常數大至少大約1.5或1.7倍。在一些實施例中，主動層708的介電常數可係在大約大1.5與2.0倍之間，大約大2.0與2.5倍之間、大約大2.5與3.0倍之間、大約大3.0與4.0倍之間、大約大4.0與5.0倍之間、大約大5.0與6.0倍之間、大約大6.0與7.0倍之間、大約大7.0與8.0倍之間、大約大8.0與9.0倍之間、大約大9.0與10.0倍之間、及/或大於大接近10倍的任何值。此等範圍中的每一者為裝置的電氣特性提供了具體益處。
除了藉由介電常數的差異來表徵與穿隧層722、724相比的主動層708之外，一些實施例亦可藉由比較主動層708與穿隧層722、724之間的相對電子親合力來表徵主動層708。例如，對於TiOx的主動層，電子親合力將大約3.4 eV至4.0 eV。相比之下，在穿隧層722、724中使用的Co3 O4 可具有大約4.8 eV至5.5 eV的電子親合力。大體上，穿隧層722、724的電子親合力可大於主動層的電子親合力。在一些實施例中，穿隧層722、724的電子親合力可大於4.8 eV，而主動層708的電子親合力可小於大約4.0 eV。一些實施例亦可藉由用其他材料（諸如C、Cr、Mo、W、C、N、Nb、Ta,、Zr、Hf、S、Se、P、及/或類似者）摻雜主動層TiOx 來調諧各個能帶的電子親合力及對準。
在另一實施例中，穿隧層722、724可用非晶矽或MnO3 或CrO3 或V2 O5 、WO3 、NiO、Cr2 O3 、SnS2 、或任何其他高親合力、小帶隙的氧化物而非氧化鈷替代。此外，藉由使用不同材料進行合金化，新的穿隧阻障可以如下文描述進行設計。在此等實施例中，穿隧層722、724的介電常數可降低至大約4。如上文描述，使用氧化鈦的主動層708的介電常數係大約30至大約60。在此實施例中，主動層708的介電常數可在大於穿隧層722、724的介電常數大約7倍與15倍之間。
在另一實施例中，氧化鈦可用作穿隧層722、724。然而，可使用不同形式的氧化鈦晶格，使得穿隧層722、724的介電常數係大約25。氧化鈦的晶格可以各種形式出現，這取決於其相及其生長方式。取決於晶格及相，不同形式的氧化鈦的介電常數可在12至100範圍變化。在此實施例中，氧化鈦具有低得多的介電常數並且不充當主動層。替代地，摻雜的氧化鉿可用作主動層708的材料，該材料具有大約40的介電常數。在此等實施例中，主動層708的介電常數可大於主動層的介電常數大約1.5與大約2.5倍之間，這繼而可以甚至使操作電壓降低更多。
在一些實施例中，TiOx 可用作主動層，並且合金化不同材料可用於產生穿隧層。合金化可包括不同氧化物的直接化學組合。幾種高親合力氧化物的組合可用於產生穿隧層，同時保持第7C圖中示出的頂峰阻障形狀。
儘管第7C圖示出穿隧層722、724直接鄰近主動層708，但這僅藉由舉例方式提供而不意欲為限制性的。在其他實施例中，在穿隧層722、724與主動層708之間可存在額外層。
在一些實施例中，可使用用於頂部電極及底部電極的不同材料，使得在兩個電極之間存在功函數差。金屬電極的功函數類似於或高於裝置中的穿隧層及其他層的電子親合力。換言之，金屬電極的功函數對應於電子脫離材料及離子化到真空能量水平所需的能量的量。
例如，頂部電極702可藉由沉積鉑層來構造。不使用鉑層用於底部電極704，可使用具有不同功函數的不同材料形成底部電極704。在此實例中，底部電極704可藉由沉積亞硝酸鈦層構造，亞硝酸鈦層具有與由鉑製成的頂部電極702的功函數相比較小的功函數。這在兩個功函數之間產生差異，該差異可藉由移位能帶圖800中的其他層的能帶來平衡。例如，若底部電極704的功函數係4.6 eV，並且頂部電極706的功函數係5.6 eV，且穿隧層722、724及主動層708的長度係大約10 nm，此功函數差將在裝置上產生1.0 MV/cm的電場。因為裝置的自然狀態將趨於將兩個電極的電勢拉到相同水平（例如，0 V），能帶圖的剩餘部分可趨於彎曲以產生此平衡。此功函數差可用於調諧第12圖中描述的波瓣的位置以適應任何設計規則。這亦可用於調諧裝置的讀取電壓及開/關比並且調諧裝置的自整流（及洩漏）。
在頂部電極702與底部電極704之間產生功函數差以多種方式影響頂峰阻障裝置的操作。首先，這在裝置900上引起電場，以便在兩個電極702、704處維持0 V。此引起的電場可能需要在裝置開始傳導之前向裝置施加額外電壓。施加的電壓可能需要在傳導開始之前首先克服引起的電場。因此，在記憶體陣列或神經網路中通常見到的低電壓水平下，裝置將不會開始傳導第6圖中示出的相對高水平的洩漏電流，直到例如在裝置上施加大於1 V。這將發生洩漏電流的電壓水平移位為高於在選擇附近裝置時在神經網路中附帶見到的電壓水平。這顯著降低了在神經網路及記憶體陣列中經歷的洩漏電流。
除了引起電場之外，在底部電極704與頂部電極702之間的功函數差亦可導致主動層中的離子710移動到主動層708的一側。洩漏電流的量值至少部分取決於離子710的位置。引起的電場在裝置中產生內部偏壓，該內部偏壓延遲離子710朝向相對電極的移動。此延遲保持洩漏電流為低的，直到施加較高電壓。在一些實施例中，可以在頂部與底部電極之間使用至少0.2 eV的功函數差。在其他實施例中，功函數差可係大約0.2 eV至0.5 eV、大約0.3 eV至0.6 eV等等。大於0.6 eV的差異可能損失記憶體保留，因為所產生的場可能足夠強，使得即使在施加0 V時，離子也可被完全推向裝置的另一側。
第8圖至第11圖示出隨著最初將電壓施加到裝置的不同狀態的能帶圖的曲線。第8A圖示出類似於第6圖的電壓及電流圖。針對此實施例而言，主動層可具有大約40的介電常數。主動層的帶隙能量可在2.6與3.4 eV之間，並且主動層的電子親合力可係大約3.2 eV至4.3 eV或更高。底部電極的功函數可係大約5至5.6 eV，並且頂部電極的功函數可係大約4.8至5.4 eV。主動層的摻雜可係大約1 e20 cm-3 （例如，在TiOx 中摻雜的氧離子）以調節層中存在的氧的量。主動層的寬度係大約10 nm，並且自整流層的每一者的寬度係大約1.5 nm。
在此等圖中，頂峰阻障裝置的優點係明顯的。首先，當完全傳導時，裝置的操作電壓降低到大約2.6 V。此外，與其他裝置相比，小於0.5 V的洩漏電流係非常小的。當最初向裝置施加電壓時，裝置開始在第8圖的圖表800中的位置810處傳導。第8B圖示出當施加大約0 V時的裝置的能帶圖。注意到，能帶圖本身形成為使得兩個電極回應於在兩個電極之間的功函數差而處於如上文描述的平衡電壓。藉助於將不同材料用於頂部電極及底部電極，可產生功函數差。與第7C圖中的能帶圖相比，自整流層722、724的能帶804、806均向上偏斜，而主動層708的能帶800改變形狀以維持頂部電極與底部電極之間的平衡。此時，跨裝置的穿隧長度802仍然非常大。這防止發生大部分洩漏電流，直到施加更多電壓。
隨著裝置開始傳導，離子（或任何其他行動物質）將根據所施加電壓的方向而移動到一側。第9A圖示出當在位置910處已經向裝置施加電壓時的電壓及電流圖。在此階段，電流開始以顯著水平流過裝置。第9B圖示出當已經施加大約1 V時的裝置的能帶圖。注意到，穿隧長度902顯著變小，從而導致更多電流流過裝置。亦注意到，施加的電壓使能帶圖偏斜，使得在頂部電極與底部碘鍵之間存在能量差。
第10A圖示出當裝置完全傳導時的電壓及電流圖。在位置1010處，已經向裝置施加大約2.6 V，並且作為回應，已經最大化穿過裝置的電流流動。第10B圖示出在電壓及電流圖上的位置1010處的裝置的能帶圖。注意到，穿隧長度1002實質上小於其他水平處，從而導致增加的電流量流過此水平處的裝置。亦注意到，能帶圖繼續基於施加的電壓偏斜，從而導致在頂部電極與底部電極之間的較大能量差。
第11A圖示出隨著電流及電壓開始在裝置中減小的電壓及電流圖1100。注意到，裝置的逆時針(CCW)行為使得在相同水平處的電流之間存在差異，這取決於裝置是接通還是斷開。這提供了對裝置的選擇性水平，並且與其他裝置相比，在頂峰阻障裝置中的此差異更大，從而導致較高的選擇性。在相同的施加電壓下CCW迴路中的路徑之間的差異可基於穿隧層及主動層的相對厚度來調諧。第11B圖示出隨著從裝置移除電壓的能帶圖。穿隧長度1102到達其要跨裝置顯著增加的點。隨著電壓降低，電壓及電流圖1100圖示了當從位置1110移除少量電壓時突然減小的電流。在電壓降低到低於大約1 V之後，裝置的此快速斷開導致較小的洩漏電流。
第11A圖亦示出裝置的順時針(CW)及CCW特性。如上文描述，裝置大致對稱。當跨裝置施加負電壓時，電流/電壓的CW路徑可遵循在電壓及電流圖1100的左半部分上。例如，降低的電壓可遵循CW路徑1128，直到裝置在另一方向上完全傳導，並且隨後當從裝置移除電壓時，遵循CW路徑1130。若再次向裝置施加正電壓，則電壓及電流將遵循CCW路徑1122，直到裝置完全傳導，隨後當從裝置移除電壓時，遵循CCW路徑1124。可能僅在最初向裝置施加電壓且離子大致駐留在主動層的中間時遵循路徑1120。針對跨裝置的相反方向施加的負電壓導致在圖表的左側上的CW路徑而言，可反轉第8B圖、第9B圖、第10B圖、及第11B圖中的能帶圖以大致圖示相反方向上的相同行為。
上文描述的實例跨裝置施加單個電壓以示出裝置的行為。然而，當替代恆定電壓或除了恆定電壓之外向裝置施加電壓脈衝時，此等實施例亦完全起作用。圍繞第11A圖中示出的各種CW及CCW電壓及電流通路的進展當向裝置提供獨立電壓脈衝時亦適用。例如，可施加足以將裝置的狀態從第8A圖中的位置810移動到第9A圖中的位置910的第一電壓脈衝。裝置的狀態可保持在位置910中，直到向裝置提供一或多個脈衝的第二集合以移動到第10A圖中的位置1010。多個脈衝可在記憶體陣列或神經網路中提供以模型化神經元及突觸的行為，從而使此頂峰阻障裝置成為用於此類應用的理想的自整流及自限制記憶體元件。
第12圖示出根據一些實施例的頂峰阻障裝置的選擇性可如何藉由增加兩個電極之間的功函數差來調節的圖表1200。作為本揭示的一部分，已經發現增加兩個電極之間的功函數差將增加電流/電壓圖中的「波瓣」之一的大小。例如，當頂部電極的功函數大於底部電極的功函數時，由施加到裝置的正電壓引起的波瓣1202的大小增加。此外，由施加到裝置的負電壓引起的波瓣1204的大小減小，從而變得較窄。由此，功函數差可用於調諧電流/電壓回應的每一側所期望的選擇性的量。此外，一些實施例可在底部電極上產生與頂部電極相比更大的功函數。在此等實施例中，由負電壓引起的波瓣1204將變得更大，且由正電壓引起的波瓣1202將變得更小且更窄。
更多選擇性使頂峰阻障裝置對於大型陣列係理想的，並且增加波瓣及開/關比使其對於多狀態記憶體實現方式係理想的。當波瓣1202足夠大時，多個狀態1206可容易地在波瓣1202中區分。而不是簡單地為傳統二進制記憶體提供二進制0/1狀態集。一些實施例可包括在波瓣1202的兩端處的0/1狀態之間的複數個狀態1206。如上文描述，因為裝置回應於獨立電壓脈衝，故可將預定的電壓水平施加到裝置以在期望的中間狀態1206之一處產生電流回應。
第13圖示出根據一些實施例的用於製造頂峰阻障裝置的製程的流程圖1300。方法可包括形成第一電極(1302)。第一電極可具有與稍後將形成的頂部電極的功函數相比相對較低的功函數。第一電極可具有在大約4.9 eV與5.3 eV之間的功函數。例如，第一電極的功函數可在大約4.9至5.0 eV之間、大約5.0至5.1 eV之間、大約5.1至5.2 eV之間、大約5.2至5.3 eV之間、大約4.4至4.6 eV之間、大約4.5至4.7 eV之間、大約4.6至4.8 eV之間、大約4.7至4.9 eV之間、大約4.8至5.0 eV之間、大約4.9至5.1 eV之間、大約5.0至5.2 eV之間、大約5.1至5.3 eV之間、大約4.4至 4.7 eV之間、大約4.5至4.8 eV之間、大約4.6至4.9 eV之間、大約4.7至5.0 eV之間、大約4.8至5.1 eV之間、大約4.9至5.2 eV之間、大約5.0至5.3 eV之間、及/或此等大致範圍的任何組合。增加第一電極的功函數可增加裝置的導通狀態傳導率。第一電極可使用鉑、及/或任何其他高功函數導電材料（諸如，IrO、RuO、W、Ir、及/或類似者）的層沉積。
方法亦可包括形成第一穿隧層(1304)。第一穿隧層可在第一電極的頂部上形成。在一些實施例中，在第一電極與第一自整流層之間可能不包括中間層。第一自整流層可作為氧化鈷（諸如Co3 O4 ）的層沉積。一些實施例亦可使用非晶矽或任何其他高親合力氧化物的層。一些實施例可替代地使用氧化鈦層。可使用具有相及/或晶格的氧化鈦的層，該相及/或晶格產生與下文描述的主動層相比相對較低的介電常數。
方法亦可包括形成主動層(1306)。主動層可在第一穿隧層的頂部上形成，並且可使用形成主動層的任何已知製程形成。在一些實施例中，在第一穿隧層與主動層之間可能不形成中間層。具體地，一些實施例在主動層與第一自整流層之間不包括阻障層或二氧化矽層。主動層可由氧化鈦、TaOx /T2 O5 氧化物或BiFeO3 形成，並且可使用沉積製程形成，諸如原子層沉積(atomic layer deposition; ALD)、化學氣相沉積(chemical vapor deposition; CVD)、及/或類似者。主動層可形成為具有上文在本揭示中描述的特性中的任一者。例如，主動層可控制其摻雜以至少產生最小介電常數。摻雜可藉由控制將鈦及/或氧添加到沉積蒸汽的功率來控制。主動層可形成為具有大於第一自整流層至少1.5倍的介電常數。在一些實施例中，主動層可由氧化鉿形成。主動層可經配置為具有提供一介電常數的相及晶格結構，該介電常數高於如上文描述的第一自整流層的介電常數。上文揭示了在此等介電常數之間的額外比較。
方法亦可包括形成第二穿隧層(1308)。第二穿隧層可在主動層的頂部上形成。在一些實施例中，在主動層與第二穿隧層之間可能不包括中間層。第二穿隧層可沉積為氧化鈷層，諸如Co3 O4 。一些實施例亦可使用非晶矽或任何其他高親合力氧化物的層。一些實施例可替代地使用氧化鈦層。可使用具有相及/或晶格結構的氧化鈦層，該相及/或晶格結構產生與上文描述的主動層相比相對較低的介電常數。可隨後添加具有與如上文描述的第一或底部電極相比較高的功函數的第二電極或頂部電極(1310)。
第14圖示出根據一些實施例的使用頂峰阻障裝置用於記憶體單元的多層記憶體柵格。頂峰阻障裝置1416可使用Co3 O4 /TiOX /Co3 O4 的層實現。例如，此等材料中的每一者的圓柱層可在第一電極1414周圍分層，從而穿過連接到裝置的外部上的平面電極1410的裝置的中心。在第14圖的細節水平下未明確圖示頂峰阻障裝置1416的內層，然而清楚其等可實現為第一電極1414周圍的同心圓柱體。
裝置的底部亦可形成存取電晶體1418。閘極1404、汲極1406、及源極1408可使用內部電極1414周圍的材料的同心圓柱體形成。複數個頂峰阻障裝置1416及存取電晶體1418對可組合以形成多層記憶體柵格1400。平面電極1410與頂峰阻障裝置1416相交的柵格的每一層可包括Co3 O4 /TiOX /Co3 O4 或如上文描述的類似材料的同心層。選擇線1422可連接到每個裝置對的存取電晶體1418的閘極1404，並且位元線1420可連接到每個裝置對的存取電晶體1418的源極1408。記憶體柵格1400的每一層的金屬平面電極1410可與包含Co3 O4 /TiOX /Co3 O4 或如上文描述的其他類似材料的層的獨立頂峰阻障裝置1416相交以充當記憶體元件。
在以上描述中，出於解釋的目的，闡述了數個具體細節以便提供對各個實施例的透徹理解。然而，對於熟習此項技術者將顯而易見的是，實施例可在沒有一些此等具體細節的情況下實踐。在其他情況中，以方塊圖的形式圖示熟知的結構及裝置。
以上描述僅提供示例性實施例，並且不意欲限制本揭示的範疇、適用性、或配置。相反，示例實施例的以上描述將向熟習此項技術者提供用於實現示例實施例的賦能描述。應當理解，在不脫離如隨附申請專利範圍中闡述的各個實施例的精神及範疇的情況下，可以對元件的功能及佈置進行各種改變。
在以上描述中給定具體細節以提供對本揭示的透徹理解。然而，一般技藝人士將理解，實施例可在沒有此等具體細節的情況下實踐。例如，電路、系統、網路、製程、及其他部件可能已經以方塊圖的形式圖示為部件，以免以不必要的細節混淆實施例。在其他情況中，可能已經圖示了熟知的電路、製程、演算法、結構、及技術而沒有不必要的細節，以避免混淆實施例。
此外，注意到，已經將獨立實施例描述為一製程，該製程被描繪為流程圖(flowchart)、流程圖(flow diagram)、資料流程圖、結構圖、或方塊圖。儘管流程圖可能已經將操作描述為順序製程，許多操作可以並行或同時執行。此外，可重新排列操作的順序。製程在其操作完成時終止，但可以具有未包括在附圖中的額外步驟。製程可對應於方法、函數、程序、子常式、子程式等等。當製程對應於函數時，其終止可以對應於函數返回調用函數或主函數。
在以上說明書中，參考具體實施例描述了態樣的各個實施例，但熟習此項技術者將認識到，本發明不限於此。可獨立或聯合地使用上文描述的實施例的各個特徵及態樣。此外，在不脫離本說明書的更廣泛精神及範疇的情況下，可以在本文描述的環境及應用之外的任何數量的環境及應用中利用實施例。說明書及附圖由此被認為係說明性而非限制性的。
100:神經網路 102:輸入 108a:輸出 108b:輸出 110:突觸 200:電路網路 202a:突觸 202b:突觸 202c:突觸 204:神經元 206:輸入 210:選擇器裝置 212:記憶體裝置 214:字線 216:位元線 300:記憶體裝置 302:底部電極 304:頂部電極 306:主動層 308:離子 310:能帶圖 312:峰 350:功函數 352:真空水平 354:功函數 356:真空水平 400:記憶體裝置 404:電壓 410:能帶圖 500:裝置 502:底部電極 504:非晶矽層 506:阻障層 507:離子 508:主動層 510:頂部電極 520:能帶圖 522:能量阻障 524:能量阻障 550:功函數 552:電子親合力 554:電子親合力 556:電子親合力 558:功函數 600:圖表 606:電流 608:電壓 702:頂部電極 704:底部電極 708:主動層 710:離子 720:穿隧層 722:穿隧層 724:穿隧層 730:電子 733:穿隧距離 800:能帶圖 802:穿隧長度 804:能帶 806:能帶 810:位置 900:裝置 902:穿隧長度 910:位置 1002:穿隧長度 1010:位置 1100:電壓及電流圖 1102:穿隧長度 1110:電壓及電流圖 1120:路徑 1122:CCW路徑 1124:CCW路徑 1128:CW路徑 1130:CW路徑 1200:圖表 1202:波瓣 1204:波瓣 1206:狀態 1300:流程圖 1400:記憶體柵格 1404:閘極 1406:汲極 1408:源極 1410:金屬平面電極 1414:第一電極 1416:頂峰阻障裝置 1418:存取電晶體 1420:位元線 1422:選擇線
對各個實施例的性質及優點的進一步理解可藉由參考說明書的剩餘部分及附圖來實現，其中相同元件符號在若干附圖中用於指類似部件。在一些情況中，子標籤與元件符號相關聯以指示多個類似部件中的一者。當參考元件符號時，沒有說明書。
第1圖示出根據一些實施例的神經網路的一部分的圖。
第2圖示出根據一些實施例的實現神經網路的電路網路。
第3A圖示出根據一些實施例的可在神經網路或其他電阻式記憶體電路中使用的記憶體裝置的主動區域。
第3B圖示出根據一些實施例的能帶圖，其示出在記憶體裝置的整個距離中所需的能量水平。
第4A圖示出根據一些實施例的具有施加的電壓的記憶體裝置。
第4B圖示出根據一些實施例的回應於施加的電壓產生的記憶體單元的能帶圖。
第5A圖示出根據一些實施例的組合記憶體及選擇器裝置。
第5B圖示出根據一些實施例的用於組合記憶體及選擇器裝置600的能帶圖。
第6圖示出根據一些實施例的具有離散阻障層及分離的主動層及選擇器的記憶體單元的電壓/電流圖表。
第7A圖示出包含主動區域、頂部電極、及底部電極的基本非揮發性記憶體裝置的能帶圖。
第7B圖示出根據一些實施例的自整流穿隧裝置或選擇器。
第7C圖示出根據一些實施例的用於形成頂峰阻障裝置的主動層及兩個自整流穿隧層的組合。
第8A圖示出與第6圖類似的電壓及電流圖。
第8B圖示出當施加大約0 V時的裝置的能帶圖。
第9A圖示出當已經向一位置處的裝置施加電壓時的電壓及電流圖。
第9B示出當已經施加大約1 V時的裝置的能帶圖。
第10A圖示出當裝置完全傳導時的電壓及電流圖。
第10B圖示出在電壓及電流圖上的位置處的裝置的能帶圖。
第11A圖示出隨著電流及電壓在裝置中開始減小的電壓及電流圖。
第11B示出隨著從裝置移除電壓的能帶圖。
第12示出根據一些實施例的頂峰阻障裝置的選擇性可如何藉由增加兩個電極之間的功函數差來調節的圖表。
第13圖示出根據一些實施例的用於製造頂峰阻障裝置的製程的流程圖。
第14圖示出根據一些實施例的使用頂峰阻障裝置用於記憶體單元的多層記憶體柵格。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
702:頂部電極
704:底部電極
708:主動層
722:穿隧層
724:穿隧層
730:電子
733:穿隧距離

Claims (20)

  1. 一種頂峰阻障記憶體及選擇器裝置，包含： 一第一電極； 一第一穿隧層，包含一第一介電常數； 一主動層，包含一第二介電常數，其中： 該第一穿隧層在該第一電極與該主動層之間；以及 該第二介電常數大於該第一介電常數至少1.5倍； 一第二穿隧層，包含一第三介電常數，其中： 該第二穿隧層在該主動層與該第二電極之間；以及 該第二介電常數大於該第三介電常數至少1.5倍；以及 一第二電極，其中該主動層在該第一穿隧層與該第二電極之間。
  2. 如請求項1所述的裝置，進一步包含在該第一穿隧層與該主動層之間的一第三穿隧層。
  3. 如請求項1所述的裝置，其中該第二介電常數在大約30與大約60之間。
  4. 如請求項1所述的裝置，其中該第二介電常數係大約40。
  5. 如請求項1所述的裝置，其中該第一介電常數在大約8與大約17之間。
  6. 如請求項1所述的裝置，其中該第一介電常數係大約4。
  7. 如請求項1所述的裝置，進一步包含到一神經網路中的複數個其他頂峰阻障記憶體及選擇器裝置的一或多個連接。
  8. 如請求項7所述的裝置，其中該裝置模型化一突觸的該行為。
  9. 如請求項1所述的裝置，其中在該第一穿隧層與該主動層之間不存在阻障層。
  10. 如請求項1所述的裝置，其中該第二介電常數大於該第一介電常數至少2.5倍。
  11. 一種製造一頂峰阻障記憶體及選擇器裝置的方法，該方法包含以下步驟： 沉積一第一電極； 在該第一電極的頂部上沉積一第一穿隧層，其中該第一穿隧層包含一第一介電常數； 沉積包含在該第一穿隧層的頂部上的一主動層，其中： 該主動層包含一第二介電常數； 該第一穿隧層在該第一電極與該主動層之間；以及 該第二介電常數大於該第一介電常數至少1.5倍；以及 沉積一第二電極，其中該主動層在該第一穿隧層與該第二電極之間。
  12. 如請求項11所述的方法，進一步包含以下步驟： 在該主動層的頂部上沉積一第二穿隧層，其中該第二穿隧層包含一第三介電常數，該第二電極在該第二穿隧層的頂部上沉積，並且該第二介電常數大於該第三介電常數至少1.5倍。
  13. 如請求項11所述的方法，其中該第一穿隧層包含氧化鈷。
  14. 如請求項11所述的方法，其中該主動層包含氧化鈦。
  15. 如請求項11所述的方法，其中該主動層包含氧化鉿。
  16. 如請求項11所述的方法，其中該第一穿隧層包含氧化鈦，具有一相及晶格結構使得該第二介電常數小於10。
  17. 如請求項11所述的方法，其中該第一電極包含一第一材料並且該第二電極包含與該第一材料不同的一第二材料。
  18. 如請求項17所述的方法，其中與第一電極相關聯的一功函數小於與該第二電極相關聯的一功函數。
  19. 若請求項17所述的方法，其中該第一電極包含氮化鈦並且該第二電極包含鉑。
  20. 如請求項11所述的方法，一穿隧距離包含當施加0 V時該頂峰阻障記憶體及選擇器裝置的一長度。
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