TW202147455A - 半導體裝置及半導體裝置的製造方法 - Google Patents

半導體裝置及半導體裝置的製造方法 Download PDF

Info

Publication number
TW202147455A
TW202147455A TW110103060A TW110103060A TW202147455A TW 202147455 A TW202147455 A TW 202147455A TW 110103060 A TW110103060 A TW 110103060A TW 110103060 A TW110103060 A TW 110103060A TW 202147455 A TW202147455 A TW 202147455A
Authority
TW
Taiwan
Prior art keywords
semiconductor
semiconductor device
layer
film
aforementioned
Prior art date
Application number
TW110103060A
Other languages
English (en)
Inventor
大島孝仁
Original Assignee
日商Ｆｌｏｓｆｉａ股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商Ｆｌｏｓｆｉａ股份有限公司 filed Critical 日商Ｆｌｏｓｆｉａ股份有限公司
Publication of TW202147455A publication Critical patent/TW202147455A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02642—Mask materials other than SiO2 or SiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/448—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for generating reactive gas streams, e.g. by evaporation or sublimation of precursor materials
    • C23C16/4486—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for generating reactive gas streams, e.g. by evaporation or sublimation of precursor materials by producing an aerosol and subsequent evaporation of the droplets or particles
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/04—Pattern deposit, e.g. by using masks
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/16—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02483—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/46—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
    • H01L23/473—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids by flowing liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Dispersion Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Noodles (AREA)
  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本發明之半導體裝置包含：半導體膜，含有肖特基接合區域與歐姆接合區域；肖特基電極，配置於前述半導體膜之前述肖特基接合區域上；及歐姆電極，配置於前述歐姆接合區域上，其中前述半導體膜的肖特基接合區域之差排密度小於前述半導體膜的歐姆接合區域之差排密度。

Description

半導體裝置及半導體裝置的製造方法
本發明係關於可用於功率元件等的半導體裝置。又，本發明係關於半導體裝置的製造方法。
使用能隙大之氧化鎵(Ga2 O3 )的半導體裝置，作為可實現高耐壓、低損失及高耐熱的次世代開關元件而受到矚目，期待將其應用於反向器等電力用半導體裝置。而且因為寬能隙而亦被期待廣泛地應用來作為LED或感測器等受發光裝置。特別是，在氧化鎵中具有剛玉結構的α-Ga2 O3 等，依據非專利文獻1，藉由分別使用銦或鋁或是其組合以進行混晶，可以進行能隙控制，其作為InAlGaO系半導體而構成極具魅力的材料系統。此處InAlGaO系半導體表示InX AlY GaZ O3 (0≤X≤2，0≤Y≤2，0≤Z≤2，X+Y+Z=1.5～2.5)，可將其視為內含氧化鎵的同一材料系統。
然而，氧化鎵其最穩定相為β-gallia結構，因此若不使用特殊的成膜法，則難以形成屬於準穩定相之剛玉結構的結晶膜，例如在異質磊晶成長等之中結晶成長條件亦有許多的限制，因此具有差排密度變高的傾向。又，不限於剛玉結構的結晶膜，在提升成膜速率及結晶品質、抑制裂縫及異常成長、抑制雙晶、因翹曲導致基板破裂等之中仍存在許多課題。在這樣的狀況下，目前針對具有剛玉結構的結晶性半導體的成膜進行了一些研究。
專利文獻1中記載了使用鎵或銦的溴化物或碘化物並藉由霧化CVD法來製造氧化物結晶薄膜的方法。專利文獻2～4中記載了在具有剛玉型結晶結構的底層基板上積層具有剛玉型結晶結構的半導體層與具有剛玉型結晶結構的絕緣膜所形成的多層結構體。又如專利文獻5～7亦研究使用ELO基板及孔洞形成並藉由霧化CVD進行成膜。 專利文獻8中記載了至少使用鎵原料與氧原料並藉由氫化物氣相磊晶(HVPE，hydride vapor phase epitaxy)來形成具有剛玉結構的氧化鎵。又，專利文獻10及11中記載了使用PSS基板進行ELO結晶成長而得到表面積為9μm2 以上、差排（dislocation）密度為5×106 cm-2 的結晶膜。然而，氧化鎵在散熱性方面具有課題，為了消除散熱性的課題，例如必須使氧化鎵膜的厚度薄至30μm以下，但具有研磨步驟繁雜而導致成本變高這樣的問題，又原本就具有電介質膜與半導體層的密合性不佳這樣的問題。又，在作為縱向型元件之情況的串聯電阻中亦未充分滿足。因此，為了作為功率元件而充分發揮氧化鎵的性能，期望得到結晶品質更優良的氧化鎵膜，而期待這樣的結晶膜。 另外，專利文獻1～11皆係與本案申請人等所提出之專利或專利申請案相關的公報，目前亦正在進行研究。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利第5397794號 [專利文獻2]日本專利第5342224號 [專利文獻3]日本專利第5399775號 [專利文獻4]日本專利公開第2014-72533號 [專利文獻5]日本專利公開第2016-100592號 [專利文獻6]日本專利公開第2016-98166號 [專利文獻7]日本專利公開第2016-100593號 [專利文獻8]日本專利公開第2016-155714號 [專利文獻9]國際專利公開第2014/050793號 [專利文獻10]美國專利公開第2019/0057865號 [專利文獻11]日本專利公開第2019-034883號 [非專利文件]
[非專利文獻1]金子健太郎，「剛玉結構氧化鎵系混晶薄膜的成長和​​物性」，京都大學博士論文，平成25年3月。
[發明所欲解決之課題]
作為本發明之半導體裝置的態樣之一，目的在於減少半導體的差排密度。根據本發明之半導體裝置的實施態樣，目的在於提供一種包含下述半導體膜的半導體裝置：該半導體膜中，肖特基接合區域之差排密度小於前述半導體膜之歐姆接合區域之差排密度。 [解決課題之手段]
本案發明人為了至少達成上述目的而詳細研究，結果得到下述見解：藉由在特定條件下實施磊晶側向延長成長(ELO，Epitaxial　lateral　overgrowth)，可得到半導體膜的肖特基接合區域之差排密度小於前述半導體膜的歐姆接合區域之差排密度的半導體裝置，並且發現這樣的半導體裝置其半導體特性優良而有助於解決上述以往的問題。詳細內容與實施型態一起進行說明。
又，本案發明人在得到上述見解後，經過反覆研究而完成本發明。
亦即，本發明係關於以下的發明。 [1]　一種半導體裝置，包含：半導體膜，含有肖特基接合區域與歐姆接合區域；肖特基電極，配置於前述半導體膜之前述肖特基接合區域上；及歐姆電極，配置於前述歐姆接合區域上，其中前述半導體膜的肖特基接合區域之差排密度小於前述半導體膜的歐姆接合區域之差排密度。 [2]　 如前述[1]之半導體裝置，其中前述半導體膜包含具有前述肖特基接合區域的第1半導體層與具有前述歐姆接合區域的第2半導體層。 [3]　 如前述[2]之半導體裝置，其中前述第2半導體層為n+型半導體層。 [4]　 如前述[2]或[3]之半導體裝置，其中前述第1半導體層為n-型半導體層。 [5]　 如前述[2]至[4]中任一項之半導體裝置，其中前述第1半導體層至少具有1個溝槽。 [6]　 如前述[1]至[5]中任一項之半導體裝置，其中前述半導體膜包含橫向成長區域。 [7]　 如前述[1]至[6]中任一項之半導體裝置，其中前述半導體膜的厚度為1μm以上。 [8]　 如前述[2]至[7]中任一項之半導體裝置，其中前述第2半導體層具有剛玉結構。 [9]　 如前述[2]至[8]中任一項之半導體裝置，其中前述第2半導體層至少含鎵。 [10]　 如前述[2]至[9]中任一項之半導體裝置，其中前述第1半導體層至少含鎵。 [11]　 如前述[2]至[10]中任一項之半導體裝置，其中前述第1半導體層含有p型的半導體區域。 [12]　 如前述[1]至[11]中任一項之半導體裝置，其為功率元件。 [13]　 如前述[1]至[12]中任一項之半導體裝置，其為肖特基能障二極體(SBD)。 [14]　 如前述[1]至[12]中任一項之半導體裝置，其為接面能障二極體(JBD)。 [15]　一種半導體系統，具備半導體裝置，前述半導體裝置為如前述[1]至[14]中任一項之半導體裝置。 [16]　一種半導體裝置的製造方法，包含：在結晶基板上以前述結晶基板c軸方向為長邊方向而配置遮罩的步驟；及在配置有前述遮罩的結晶性基板上使半導體膜結晶成長的步驟。 [17]　一種半導體裝置的製造方法，包含：在形成於結晶基板上的結晶層上以c軸方向為長邊方向而配置遮罩的步驟；及在配置有前述遮罩的結晶層上使半導體膜結晶成長的步驟。 [18]　 如前述[16]或[17]之製造方法，其中前述遮罩包含電極材料。 [19]　   如前述[16]或[17]之製造方法，其中前述遮罩包含電介質材料。 [20]　 如前述[16]至[19]中任一項之製造方法，其包含：在前述結晶性之基體的a軸方向上使差排收束的步驟。 [21]　 如前述[16]至[20]中任一項之製造方法，其包含：至少去除前述結晶基板的步驟。 [22]　 如前述[16]至[20]中任一項之製造方法，其包含：至少去除前述結晶基板與前述遮罩的步驟。 [23]　 如前述[17]至[20]中任一項之製造方法，其包含：至少去除前述結晶基板與前述結晶層的步驟。 [24]　 如前述[17]之製造方法，其中前述結晶層係由霧化CVD法形成於前述結晶基板上。 [發明之效果]
本發明之半導體裝置的一實施態樣的半導體裝置中，作為本發明之半導體裝置的一實施態樣，半導體膜的肖特基接合區域之差排密度小於前述半導體膜的歐姆接合區域之差排密度，其半導體特性優良。詳細內容與實施型態一起進行說明。
作為本發明之半導體裝置的一實施態樣，半導體裝置包含：半導體膜，含有肖特基接合區域與歐姆接合區域；肖特基電極，配置於前述半導體膜之前述肖特基接合區域上；及歐姆電極，配置於前述歐姆接合區域上；該半導體裝置的特徵為：前述半導體膜的肖特基接合區域之差排密度小於前述半導體膜的歐姆接合區域之差排密度。根據本發明的實施態樣，因為可選擇性減少形成肖特基接合之區域的差排，因此可得到半導體特性優良的半導體裝置。此處，前述肖特基接合區域，例如係指在前述半導體膜之中，和前述半導體膜與前述肖特基電極的界面距離100nm以內的區域。又，前述歐姆接合區域，例如係指在前述半導體膜之中，和前述半導體膜與前述歐姆電極的界面的距離100nm以內的區域。本發明的實施態樣中，前述半導體膜較佳係具有與前述肖特基電極之間形成肖特基接合的第1半導體層以及與前述歐姆電極之間形成歐姆接合的第2半導體層。又，本發明的實施態樣中，較佳係前述第1半導體層的差排密度小於前述第2半導體層的差排密度。
又，作為一實施態樣，半導體裝置至少含有電極與半導體膜，其特徵為：前述半導體膜具有含c軸的結晶結構，前述電極在前述c軸方向上延伸。此處，「前述電極在c軸方向上延伸」係指前述電極的長邊方向與前述半導體膜的c軸方向平行，包含角度範圍相對c軸方向在5°以內的方向。另外，前述電極的形狀並未特別限定，電極形狀係配置成在2個方向以上具有長度的情況中，長邊方向意指較長的方向。
作為本發明之半導體裝置的製造方法的一實施態樣，前述製造方法包含：在以m面為主面的結晶性基體的前述m面上以前述結晶性基體的c軸方向為長邊方向而配置遮罩的步驟；及在前述結晶性基體的m面上使半導體膜結晶成長的步驟。另外，根據本發明的實施態樣，可由電極材料形成前述遮罩。因為從結晶性基體進行ELO成長而成的半導體層係以在遮罩上延伸的方式所形成，因此在將遮罩用於電極的情況中，電極與半導體層的界面附近的結晶性變得良好。又，將遮罩用於電極的情況中，可得到經過ELO成長的半導體層與電極的接合狀態良好的半導體裝置。
作為本發明之半導體裝置的製造方法的一實施態樣，前述製造方法包含在具有ELO遮罩的結晶基板上進行橫向成長而形成由結晶膜所構成之半導體層的步驟，其特徵為：使用前述ELO遮罩作為電極或閘極絕緣膜。又，根據另一實施態樣，亦可以含Si且導電氣小於電極的材料來形成遮罩。根據一實施態樣，遮罩亦可包含電介質材料，又亦可為以電介質材料所構成的遮罩。遮罩在半導體裝置之中亦可作為電介質膜使用。本案發明人得到下述見解：藉由在特定條件下實施ELO，可輕易得到電介質膜與半導體層之界面的接合狀態良好且通道層的結晶性亦良好而半導體特性優良的半導體裝置。
作為本發明之半導體裝置的另一實施態樣，半導體裝置至少包含電介質膜與半導體膜，其特徵為：前述半導體膜具有包含c軸的結晶結構，前述電介質膜在前述c軸方向上延伸。此處，「前述電介質膜在c軸方向上延伸」，係指前述電介質膜的長邊方向與前述半導體膜之前述c軸方向平行，包含角度範圍相對c軸方向在5°以內的方向。
再者，作為本發明之半導體裝置的製造方法的一實施態樣，製造方法包含在配置有遮罩的結晶性基體上形成包含橫向成長區域之半導體層的步驟。作為一實施態樣，亦可在將包含電極材料的遮罩配置於結晶性基體上並用於ELO成長後，將遮罩作為半導體裝置的電極。
又，作為本發明的另一實施態樣，可在配置包含電介質材料的遮罩並用於ELO成長後，作為半導體裝置的閘極絕緣膜。另外，「前述電介質膜在c軸方向上延伸」係如上所述，意指前述電介質膜的長邊方向與前述半導體膜的c軸方向平行，包含角度範圍相對c軸方向在5°以內的方向。可為前述電介質膜整體的長邊方向皆與前述c軸方向平行，亦可為前述電介質膜的一部分在前述c軸方向上延伸。又，「c軸方向」在本實施態樣係指與c面垂直的方向。作為前述包含c軸的結晶結構，可列舉例如：剛玉結構等。藉由成為這種結構，本發明中，電介質膜與半導體層之界面的接合狀態良好，通道層的結晶性亦為良好，而可得到半導體特性優良的半導體裝置。又，作為本發明的一實施態樣，前述半導體層較佳係包含橫向成長區域。本發明的實施態樣中，前述半導體層包含第1半導體區域與第2半導體區域，前述第1半導體區域與前述電介質膜接合，前述第2半導體區域較佳係含有比前述第1半導體區域更多的差排。又，前述半導體層的厚度為1μm以上亦較佳。又，前述半導體層具有剛玉結構亦較佳。又，前述半導體層至少含鎵亦較佳。又，前述電介質膜為閘極絕緣膜亦較佳。又，作為本發明的一實施態樣，半導體裝置至少包含電介質膜、第1半導體層與第2半導體層，其中前述第1半導體層具有包含c軸的結晶結構，前述電介質膜在前述c軸方向上延伸亦較佳。又，較佳係前述第1半導體層包含第1半導體區域與第2半導體區域，前述第2半導體層包含第1半導體區域與第2半導體區域，前述第1半導體層的第1半導體區域與前述電介質膜接合，前述第1半導體層中前述第1半導體區域的差排較佳係比前述第2半導體區域更少。作為上述較佳的半導體裝置的例子，可列舉：圖11或圖12所示的半導體裝置。根據這樣的半導體裝置，可形成品質更優良的通道層，而可發揮更優良的半導體特性。另外，更具體而言，圖11係顯示MOSFET之主要部分的圖，圖11的MOSFET至少具備：基板11、閘電極14、閘極絕緣膜15、通道層18、n-型半導體層18a及n+型半導體層18b。本發明中，藉由使用前述電介質膜作為閘極絕緣膜，可較佳地將通道層作為無差排層，而可發揮更優良的半導體特性。又，圖12係顯示SBD之主要部分的圖，圖12的SBD至少具備基板11、電極(肖特基電極)14、半絕緣體層16及n-型半導體層18a。本發明中，藉由在ELO遮罩中使用前述肖特基電極材料而作為肖特基電極，不僅使肖特基接合良好，更可較佳地將肖特基界面附近的例如漂移層(drift layer)作為無差排層，而可發揮更優良的半導體特性。
前述電介質膜(電介質材料)並未特別限定，亦可為習知的電介質膜。前述電介質膜的相對介電係數等亦未特別限定，但相對介電係數較佳為5以下。「相對介電係數」係膜的介電係數與真空的介電係數的比。作為電介質膜的例子，可列舉：氧化膜、磷酸化物膜、及氮化膜等，本發明中，前述電介質膜較佳為含Si的膜。作為前述含Si的膜，可舉出氧化矽系的膜作為較佳的例子。作為前述氧化矽系膜，可列舉例如：SiO2 膜、添加磷的SiO2 (PSG)膜、添加硼的SiO2 膜、添加磷-硼的SiO2 膜(BPSG膜)、SiOC膜、及SiOF膜等。作為前述電介質膜的形成手段，並未特別限定，可列舉例如：CVD法、大氣壓CVD法、電漿CVD法、霧化CVD法、熱氧化法等。本發明中，前述電介質膜的形成手段較佳為霧化CVD法或大氣壓CVD法。又，前述電介質膜的膜厚亦未特別限定，前述絕緣體膜的至少一部分的膜厚較佳為1μm以上。根據本發明，即使是將這種厚的電介質膜積層於前述半導體層上的情況，亦可更佳地得到未因為半導體層內的應力集中導致結晶缺陷的膜。 又，前述閘極絕緣膜只要不妨礙本發明之目的則未特別限定，亦可為習知的閘極絕緣膜。作為前述閘極絕緣膜，可列舉例如：SiO2 、Si3 N4 、Al2 O3 、GaO、AlGaO、InAlGaO、AlInZnGaO4 、AlN、Hf2 O3 、SiN、SiON、MgO、GdO、至少含磷的氧化膜等氧化膜作為較佳的例子。前述閘極絕緣膜的形成手段可為習知的手段，作為這種習知的形成手段，可列舉例如：乾式法及濕式法等。作為乾式法，可列舉例如：濺鍍、真空蒸鍍、CVD、PLD等習知手段。作為濕式法，可列舉例如：網版印刷或模塗布等塗布手段。
前述半導體層(以下亦僅稱為「氧化物半導體膜」、「半導體膜」、「結晶膜」)較佳係具有剛玉結構的氧化物。又，本發明中，前述氧化物較佳係含有選自周期表第9族(例如鈷、銠或銥等)及第13族(例如鋁、鎵或銦等)中的1種或2種以上的金屬，更佳為含有選自鋁、銦、鎵及銥的至少1種金屬，再佳為至少含有鎵或銥，最佳為至少含鎵。本發明中，前述氧化物半導體膜的主面為m面，可進一步抑制氧等的擴散，再者可使電特性更優良，因此更佳。又，前述氧化物半導體膜亦可具有偏離角。又，本發明中，前述氧化物較佳為α-Ga2 O3 或其混晶。另外，「主成分」係指以原子比計，相對半導體層的總成分較佳包含50%以上的前述氧化物，更佳為70%以上，再佳為90%以上，亦可為100%。又，前述半導體層的厚度並未特別限定，可為1μm以下，亦可為1μm以上，但本發明中較佳為1μm以上，更佳為10μm以上。前述半導體膜的表面積並未特別限定，可為1mm2 以上，亦可為1mm2 以下，但較佳為10mm2 ～300cm2 ，更佳為100mm2 ～100cm2 。又，前述半導體膜較佳為單晶膜，亦可為多晶膜或含有多晶的結晶膜。根據本發明的製造方法之一實施態樣，在結晶性基體上形成n+型半導體層，在前述n+型半導體層上形成例如使摻雜物濃度低於n+型半導體層的n-型半導體層，而可形成至少包含第1半導體層與第2半導體層的半導體膜。又，根據本發明的實施態樣，因為可使差排的成長方向收束，因此在半導體膜中可進一步提高與半導體裝置之特性(尤其是肖特基特性)尤其大幅相關之區域的結晶性。
前述半導體層較佳係含有摻雜物。前述摻雜物並未特別限定，亦可為習知者。作為前述摻雜物，可列舉例如：錫、鍺、矽、鈦、鋯、釩或鈮等n型摻雜物，或鎂、鈣、鋅等p型摻雜物等。本發明中，前述半導體層較佳為包含n型摻雜物，更佳為n型氧化物半導體層。又，本發明中，前述n型摻雜物較佳為Sn、Ge或Si。摻雜物的含量在前述半導體層的組成中較佳為0.00001原子%以上，更佳為0.00001原子%～20原子%，最佳為0.00001原子%～10原子%。更具體而言，摻雜物的濃度通常可為約1×1016 /cm3 ～1×1022 /cm3 ，又，亦可使摻雜物的濃度為例如約1×1017 /cm3 以下的低濃度。又，根據本發明的一態樣，亦可以約1×1020 /cm3 以上的高濃度含有摻雜物。又，前述半導體層的固定電荷的濃度亦未特別限定，作為本發明之半導體裝置的一態樣，在1×1017 /cm3 以下可藉由前述半導體層良好地形成耗盡層，因而較佳。
前述半導體層亦可使用習知的手段形成。作為前述半導體層的形成手段，可列舉例如：CVD法、MOCVD法、MOVPE法、霧化CVD法、霧化/磊晶法、MBE法、HVPE法、脈衝成長法或ALD法等。
以下使用HVPE法形成前述半導體層(以下亦稱為「結晶成長層」或「結晶膜」)，以說明前述半導體裝置的製造方法之一例。
作為前述HVPE法的一實施型態，例如，使用圖2所示的HVPE裝置，將含金屬的金屬源氣體化而作為含金屬之原料氣體，然後將前述含金屬之原料氣體與含氧之原料氣體供給至反應室內的結晶性基體上而進行成膜時，於表面使用例如包含由前述電介質膜所構成之ELO遮罩的結晶性基體，將反應性氣體供給至前述結晶性基體上，在前述反應性氣體的流通下進行前述成膜。根據本發明的一實施態樣，結晶性基體較佳為結晶性基板。又，根據本發明的另一實施態樣，結晶性基體亦可以包含結晶性基板與配置於結晶性基板上的結晶層。
(金屬源) 前述金屬源只要是含金屬且可氣化者則未特別限定，可為金屬單質，亦可為金屬化合物。作為前述金屬，可列舉例如：選自鎵、鋁、銦、鐵、鉻、釩、鈦、銠、鎳、鈷及銥等中的1種或2種以上的金屬等。本發明中，前述金屬較佳為選自鎵、鋁及銦的1種或2種以上的金屬，更佳為鎵，前述金屬源最佳為鎵單質。又，前述金屬源可為氣體，亦可為液體，亦可為固體，但本發明中，例如使用鎵作為前述金屬的情況中，前述金屬源較佳為液體。
前述氣體化的手段只要不妨礙本發明之目的則未特別限定，可為習知的手段。本發明中，前述氣體化的手段較佳係藉由使前述金屬源鹵化來進行。用於前述鹵化的鹵化劑，只要可將前述金屬源鹵化則未特別限定，亦可為習知的鹵化劑。作為前述鹵化劑，可列舉例如：鹵素或鹵化氫等。作為前述鹵素，可列舉例如：氟、氯、溴或碘等。又，作為前述鹵化氫，可列舉例如：氟化氫、氯化氫、溴化氫、碘化氫等。本發明中，前述鹵化較佳係使用鹵化氫，更佳係使用氯化氫。本發明中，較佳係以下述方法進行前述氣體化：對於前述金屬源供給鹵素或鹵化氫作為鹵化劑，使前述金屬源與鹵素或鹵化氫在鹵化金屬之氣化溫度以上反應而形成鹵化金屬。前述鹵化反應溫度並未特別限定，本發明中，例如前述金屬源的金屬為鎵、前述鹵化劑為HCl的情況中，較佳為900℃以下，更佳為700℃以下，最佳為400℃～700℃。前述含金屬之原料氣體，只要是包含前述金屬源之金屬的氣體則未特別限定。作為前述含金屬之原料氣體，可列舉例如：前述金屬的鹵化物(氟化物、氯化物、溴化物、碘化物等)等。
本發明的實施型態中，將包含金屬的金屬源氣體化以作為含金屬之原料氣體後，將前述含金屬之原料氣體與前述含氧之原料氣體供給至前述反應室內的結晶性基體上。又，本發明的實施態樣中，將反應性氣體供給至前述基板上。作為前述含氧之原料氣體，可列舉例如：O2 氣體、CO2 氣體、NO氣體、NO2 氣體、N2 O氣體、H2 O氣體或O3 氣體等。本發明中，前述含氧之原料氣體較佳為選自由O2 、H2 O及N2 O所構成之群組的1種或2種以上的氣體，更佳為含O2 。另外，作為一實施型態，前述含氧之原料氣體亦可含CO2 。前述反應性氣體通常是與含金屬之原料氣體及含氧之原料氣體不同的反應性的氣體，並不包含非活性氣體。前述反應性氣體並未特別限定，可列舉例如蝕刻氣體等。前述蝕刻氣體只要不妨礙本發明之目的則未特別限定，亦可為習知的蝕刻氣體。本發明中，前述反應性氣體較佳為鹵素氣體(例如氟氣體、氯氣體、溴氣體或碘氣體等)、鹵化氫氣體(例如氫氟酸氣體、鹽酸氣體、溴化氫氣體、碘化氫氣體等)、氫氣或此等2種以上的混合氣體等，更佳為包含鹵化氫氣體，最佳為包含氯化氫。另外，前述含金屬之原料氣體、前述含氧之原料氣體及前述反應性氣體亦可含有載氣。作為前述載氣，可列舉例如：氮或氬等非活性氣體等。又，前述含金屬之原料氣體的分壓並未特別限定，本發明中較佳為0.5Pa～1kPa，更佳為5Pa～0.5kPa。前述含氧之原料氣體的分壓並未特別限定，本發明中較佳為前述含金屬之原料氣體的分壓的0.5倍～100倍，更佳為1倍～20倍。前述反應性氣體的分壓並未特別限定，本發明的實施型態中較佳為前述含金屬之原料氣體的分壓的0.1倍～5倍，更佳為0.2倍～3倍。
本發明的實施型態中，進一步將含摻雜物之原料氣體供給至前述基板亦較佳。前述含摻雜物之原料氣體只要含有摻雜物則未特別限定。前述摻雜物亦未特別限定，本發明中，前述摻雜物較佳為包含選自鍺、矽、鈦、鋯、釩、鈮及錫中的1種或2種以上的元素，更佳為包含鍺、矽或錫，最佳為包含鍺。藉由如此使用含摻雜物之原料氣體，可輕易控制所得之膜的導電率。前述含摻雜物之原料氣體，較佳係以化合物(例如鹵化物、氧化物等)的型態含有前述摻雜物，更佳係以鹵化物的型態含有前述摻雜物。前述含摻雜物之原料氣體的分壓並未特別限定，本發明中較佳為前述含金屬之原料氣體的分壓的1×10-7 倍～0.1倍，更佳為2.5×10-6 倍～7.5×10-2 倍。另外，本發明中較佳係將前述含摻雜物之原料氣體與前述反應性氣體一起供給至前述結晶性基體上。
(結晶基板) 作為本發明的一實施態樣，前述結晶性基體較佳為結晶基板。前述結晶基板，只要是包含結晶物作為主成分的基板則未特別限定，亦可為習知的基板。可為絕緣體基板，亦可為導電氣基板，亦可為半導體基板。可為單晶基板，亦可為多晶基板。作為前述結晶基板，可列舉例如：包含具有剛玉結構的結晶物以作為主成分的基板等。另外，前述「主成分」係指以基板中的組成比計，含有50%以上的前述結晶物，較佳為含有70%以上，更佳為含有90%以上。
作為前述包含具有剛玉結構之結晶物作為主成分的基板，可列舉例如：藍寶石基板、α型氧化鎵基板等。
本發明的實施型態中，前述結晶基板較佳為藍寶石基板。作為前述藍寶石基板，可列舉例如：m面藍寶石基板、a面藍寶石基板等。本發明中，前述藍寶石基板較佳為m面藍寶石基板。又，前述藍寶石基板亦可具有偏離角。前述偏離角並未特別限定，較佳為0°～15°。另外，前述結晶基板的厚度並未特別限定，較佳為50～2000μm，更佳為200～800μm。又，前述結晶基板的面積並未特別限定，較佳為15cm2 以上，更佳為100cm2 以上。
又，本發明之半導體裝置的實施型態之中，前述結晶性基體較佳係包含例如前述電極所構成之遮罩(亦稱為ELO遮罩)。前述ELO遮罩的構成材料並未特別限定，但較佳為電極材料。又，作為前述構成材料，較佳係具有導電氣而分別用作歐姆電極及肖特基電極。前述電極材料可為習知的金屬。作為前述金屬，較佳可列舉例如：選自周期表第4族～第11族的至少1種金屬等。作為周期表第4族的金屬，可列舉例如：鈦(Ti)、鋯(Zr)、鉿(Hf)等。作為周期表第5族的金屬，可列舉例如：釩(V)、鈮(Nb)、鉭(Ta)等。作為周期表第6族的金屬，可列舉例如：鉻(Cr)、鉬(Mo)及鎢(W)等。作為周期表第7族的金屬，可列舉例如：錳(Mn)、鎝(Tc)、錸(Re)等。作為周期表第8族的金屬，可列舉例如：鐵(Fe)、釕(Ru)、鋨(Os)等。作為周期表第9族的金屬，可列舉例如：鈷(Co)、銠(Rh)、銥(Ir)等。作為周期表第10族的金屬，可列舉例如：鎳(Ni)、鈀(Pd)、鉑(Pt)等。作為周期表第11族的金屬，可列舉例如：銅(Cu)、銀(Ag)、金(Au)等。前述各金屬層的層厚並未特別限定，較佳為0.1nm～10μm，更佳為5nm～500nm，最佳為10nm～200nm。前述電極形成手段並未特別限定，亦可為習知的手段。作為前述形成手段，具體而言，可列舉例如：乾式法或濕式法等。作為乾式法，可列舉例如：濺鍍、真空蒸鍍、CVD等。作為濕式法，可列舉例如：網版印刷或模塗布等。
又，本發明的實施型態之中，前述結晶性基體較佳係含有例如由前述電介質膜(例如閘極絕緣膜)所構成之ELO遮罩。另外，此情況中，前述ELO遮罩通常含有閘電極。作為前述閘電極的電極材料，可列舉下述電極材料等。藉由以前述ELO遮罩被覆前述閘電極，可輕易得到具有結晶品質更高之通道層的半導體裝置，特別是MOSFET。前述ELO遮罩的構成材料並未特別限定，可為習知的遮罩材料。可為絕緣體材料，亦可為導電體材料，亦可為半導體材料。又，前述構成材料可為非晶，亦可為單晶，亦可為多晶。作為構成前述凸部的材料，可列舉例如：Si、Ge、Ti、Zr、Hf、Ta、Sn等的氧化物、氮化物或碳化物、碳、鑽石、金屬、此等的混合物等。更具體而言，可列舉：包含SiO2 、SiN或多晶矽作為主成分的含Si化合物，熔點比前述結晶性氧化物半導體之結晶成長溫度更高的金屬(例如鉑、金、銀、鈀、銠、銥、釕等貴金屬等)等。另外，前述構成材料的含量在凸部中以組成比計較佳為50%以上，更佳為70%以上，最佳為90%以上。
作為前述ELO遮罩的形成手段，可為習知的手段，可列舉例如：光微影、電子束微影、雷射圖案化、後續的蝕刻(例如乾式蝕刻或濕式蝕刻等)等習知的圖案化加工手段等。又，前述圖案形狀之間距的間隔並未特別限定，本發明的實施態樣中較佳為100μm以下，更佳為0.5μm～50μm，最佳為0.5μm～10μm。
以下，使用圖式說明本發明中較佳使用的結晶成長用基板(結晶基板)的一實施態樣例。
圖3係顯示本發明中較佳使用的結晶基板之結晶成長面上所設置的由前述ELO遮罩所構成之凸部的一態樣。圖3中包含前述ELO遮罩的結晶基板，係由結晶基板1與結晶成長面1a上的凸狀遮罩2a所形成。遮罩2a相對於結晶成長面1a為條紋狀，在c軸方向上延伸。結晶基板1的結晶成長面1a上周期性地排列配置有條紋狀的凸部2a。另外，凸部2a例如由SiO2 等含矽化合物所構成，可使用光微影等習知手段。又，另一實施態樣中，亦可配置金屬層2作為ELO遮罩。
前述凸部的寬度、高度及間隔等並未特別限定，本發明中分別為例如約10nm～約1mm的範圍內，較佳為約10nm～約300μm，更佳為約10nm～約10μm。
本發明的實施型態中，例如圖15-a所示，結晶性基體110亦可包含結晶基板1與配置於前述結晶基板1上的結晶層3(例如包含應力緩和層等的緩衝層)。又，本發明的實施型態中，前述結晶基板1中於結晶基板表面的至少一部分上配置有前述緩衝層3。又，將前述ELO遮罩2配置於前述緩衝層3的至少一部分上。又，作為另一實施態樣，前述結晶性基體亦可具有於結晶基板的至少一部分上配置ELO遮罩並從前述結晶基板磊晶成長而成的緩衝層。前述緩衝層的形成手段並未特別限定，可為習知的手段。作為前述形成手段，可列舉例如：噴霧法、霧化CVD法、HVPE法、MBE法、MOCVD法、濺鍍法等。以下更詳細說明以霧化CVD法形成前述緩衝層的較佳態樣。
前述緩衝層，可較佳地藉由下述步驟形成：使用例如圖4所示的霧化CVD裝置使原料溶液霧化或液滴化(霧化步驟)、再使用載氣將所得之霧化液滴運送至前述基板(運送步驟)、然後使前述霧化液滴在前述基板表面的一部分或全部上進行熱反應(緩衝層形成步驟)。另外，本發明中亦可相同地形成前述結晶成長層。
(霧化步驟) 霧化步驟係將前述原料溶液霧化而得到前述霧化液滴。前述原料溶液的霧化手段，只要可使前述原料溶液霧化則未特別限定，可為習知的手段，本發明之前述實施型態中較佳為使用超音波的霧化手段。使用超音波所得之霧化液滴，較佳係初速為零而飄浮在空中，例如並非係以噴霧的方式吹附，而是能夠飄浮於空間中而作為氣體運送的霧氣，因此不會因為衝撞的能量而造成損傷，因而極佳。前述霧化液滴的液滴尺寸並未特別限定，可為數mm左右的液滴，但較佳為50μm以下，更佳為0.1～10μm。
(原料溶液) 前述原料溶液只要是可霧化並且可藉由霧化CVD得到前述緩衝層的溶液，則並未特別限定。作為前述原料溶液，可列舉例如：霧化用金屬的有機金屬錯合物(例如乙醯丙酮錯合物等)或鹵化物(例如氟化物、氯化物、溴化物或碘化物等)的水溶液等。前述霧化用金屬並未特別限定，作為這樣的霧化用金屬，可列舉例如：選自鋁、鎵、銦、鐵、鉻、釩、鈦、銠、鎳、鈷及銥等中的1種或2種以上的金屬等。本發明中，前述霧化用金屬較佳係至少包含鎵、銦或鋁，更佳係至少包含鎵。原料溶液中的霧化用金屬的含量只要不妨礙本發明之目的則未特別限定，較佳為0.001莫耳%～50莫耳%，更佳為0.01莫耳%～50莫耳%。
又，原料溶液中較佳係含有摻雜物。藉由使原料溶液含有摻雜物，可不進行離子注入等而在不破壞結晶結構的情況下輕易控制緩衝層的導電氣。本發明中，前述摻雜物較佳為錫、鍺或矽，更佳為錫，或鍺，最佳為錫。前述摻雜物的濃度通常可為約1×1016 /cm3 ～1×1022 /cm3 ，又，亦可使摻雜物的濃度為例如約1×1017 /cm3 以下的低濃度，亦可以約1×1020 /cm3 以上的高濃度含有摻雜物。
原料溶液的溶劑並未特別限定，可為水等無機溶劑，亦可為醇等有機溶劑，亦可為無機溶劑與有機溶劑的混合溶劑。本發明中，前述溶劑較佳為含水，更佳為水或水與醇的混合溶劑，最佳為水。作為前述水，更具體而言，可列舉例如：純水、超純水、自來水、井水、礦泉水、礦水、溫泉水、湧泉水、淡水、海水等，本發明中較佳為超純水。
(運送步驟) 運送步驟中，以載氣載持而將前述霧化液滴運送至成膜室內。前述載氣只要不妨礙本發明之目的則未特別限定，可列舉例如：氧、臭氧、氮及氬等非活性氣體、或是氫氣或合成氣體等還原氣體作為較佳的例子。又，載氣的種類可為1種，亦可為2種以上，亦可進一步將降低流量的稀釋氣體(例如10倍稀釋氣體等)等作為第2載氣使用。又，載氣的供給處可不僅為1處而為2處以上。載氣的流量並未特別限定，較佳為0.01～20L/分鐘，更佳為1～10L/分鐘。稀釋氣體的情況中，稀釋氣體的流量較佳為0.001～2L/分鐘，更佳為0.1～1L/分鐘。
(緩衝層形成步驟) 緩衝層形成步驟中，藉由在成膜室內使前述霧化液滴熱反應，可在結晶基板上形成前述緩衝層。熱反應只要是以熱使前述霧化液滴反應即可，反應條件等只要不妨礙本發明之目的，則亦未特別限定。本步驟中，通常係以溶劑的蒸發溫度以上的溫度進行前述熱反應，較佳為不過高的溫度(例如1000℃)以下，更佳為650℃以下，最佳為400℃～650℃。又，熱反應只要不妨礙本發明之目的，則可在真空下、非氧環境下、還原氣體環境下及氧環境下的任一環境下進行，又可在大氣壓下、加壓下及減壓下的任一條件下進行，本發明中較佳係在大氣壓下進行。另外，緩衝層的厚度可藉由調整形成時間來設定。
如上所述形成緩衝層後，在該緩衝層上藉由上述方法配置遮罩層而形成前述結晶成長層，藉此可進一步減少前述結晶成長層中的傾斜(tilt)等缺陷，而可使膜的品質更為優良。
又，前述緩衝層並未特別限定，本發明中較佳係包含金屬氧化物以作為主成分。作為前述金屬氧化物，可列舉例如：包含選自鋁、鎵、銦、鐵、鉻、釩、鈦、銠、鎳、鈷及銥等中的1種或2種以上之金屬的金屬氧化物等。本發明中，前述金屬氧化物較佳係含有選自銦、鋁及鎵的1種或2種以上的元素，更佳為至少含有銦或/及鎵，最佳為至少含鎵。作為本發明的成膜方法的一實施型態，緩衝層包含金屬氧化物作為主成分，緩衝層所含的金屬氧化物亦可含有鎵與比鎵更少量的鋁。藉由使用包含比鎵更少量之鋁的緩衝層，不僅可良好地進行結晶成長，再者亦可實現良好的高溫成長。又，作為本發明之成膜方法的實施型態之一，緩衝層亦可包含超晶格結構。藉由使用包含超晶格結構的緩衝層，不僅可實現良好的結晶成長，亦可更輕易地抑制結晶成長時的翹曲等。另外，此處作為「主成分」，係指以原子比計，相對於前述緩衝層的所有成分，較佳為包含50%以上的前述金屬氧化物，更佳為包含70%以上，再佳為包含90%以上，並且意指亦可為100%。前述結晶性氧化物半導體的結晶結構並未特別限定，本發明中較佳為剛玉結構。又，前述第1橫向結晶成長層與前述緩衝層只要不妨礙本發明之目的，則各自彼此的主成分可相同亦可不同，但本發明中較佳為相同。
本發明的前述實施型態中，將含金屬之原料氣體、含氧之原料氣體、反應性氣體及因應預期的含摻雜物之原料氣體供給至亦可設有前述緩衝層的前述基板上，而在反應性氣體的流通下進行成膜。本發明中，前述成膜較佳係在經加熱的基板上進行。前述成膜溫度只要不妨礙本發明之目的則未特別限定，較佳為900℃以下，更佳為700℃以下，最佳為400℃～700℃。又，前述成膜只要不妨礙本發明之目的，則可在真空下、非真空下、還原氣體環境下、非活性氣體環境下及氧化氣體環境下的任一環境下進行，又亦可在常壓下、大氣壓下、加壓下及減壓下的任一條件下進行，但本發明之前述實施型態中較佳係在常壓下或大氣壓下進行。另外，膜厚可藉由調整成膜時間來設定。
前述結晶成長層通常含有結晶性金屬氧化物作為主成分。作為前述結晶性金屬氧化物，可列舉例如：包含選自鋁、鎵、銦、鐵、鉻、釩、鈦、銠、鎳、鈷及銥等中的1種或2種以上之金屬的金屬氧化物等。本發明中，前述結晶性金屬氧化物較佳為含有選自銦、鋁及鎵中的1種或2種以上的元素，更佳為至少含有銦或/及鎵，最佳為含有結晶性氧化鎵或其混晶。另外，本發明的實施型態中的結晶成長層中，「主成分」係指以原子比計，相對於前述第1橫向結晶成長層的所有成分，較佳為含有50%以上的前述結晶性金屬氧化物，更佳為含有70%以上，再佳為含有90%以上，並且意指亦可為100%。本發明的實施型態中，可使用包含剛玉結構的基板作為前述基板，藉由進行前述成膜，可得到具有剛玉結構的結晶成長膜。前述結晶性金屬氧化物可為單晶，亦可為多晶，但本發明的實施型態中較佳為單晶。又，前述第1橫向結晶成長層之厚度的上限並未特別限定，例如為100μm，前述結晶成長層之厚度的下限亦未特別限定，較佳為1μm，更佳為10μm，最佳為20μm。本發明中，前述第1橫向結晶成長層的厚度較佳為3μm～100μm，更佳為10μm～100μm，最佳為20μm～100μm。
以下使用圖式詳細說明本發明之半導體裝置的實施態樣中的較佳製造方法。
作為本發明之半導體裝置的製造方法的一實施態樣，如圖1(a)～(c)所記載，較佳係使用藍寶石基板作為結晶性基體。本發明的實施態樣中，作為前述藍寶石基板，較佳係使用以m面或a面作為主面的藍寶石基板。又，作為本發明的一實施態樣，較佳係將結晶性基體的m面作為結晶成長面，在前述m面上以c軸方向為長邊方向而形成ELO遮罩。圖1(a)係顯示藍寶石基板1。如圖1(b)所示，在藍寶石基板1的結晶成長面上形成ELO遮罩5。ELO遮罩5係以c軸方向為長邊方向進行配置而相對結晶成長面具有條紋狀。使用圖1(b)的結晶成長用基板，形成結晶成長層，得到圖1(c)的積層結構體。積層結構體(c)，例如係在表面具有作為電極之ELO遮罩5的藍寶石基板1上形成有結晶成長層8，與電極接觸之界面附近的區域例如成為無差排區域，而呈現優良的半導體特性。本發明的一實施態樣之中，在將前述遮罩5用於結晶成長層8的形成後，可作為半導體裝置的電極(例如歐姆電極)。
又，作為本發明的製造方法的另一實施態樣，使用圖15-a～圖16-b進行說明。結晶性基體110具有結晶基板1與配置於前述結晶基板上的結晶層3。藉由在表面具有結晶層3及遮罩層(ELO遮罩)2的結晶基板1上使第1結晶成長層120進行結晶成長，得到如圖15-a所示的積層結構體。此處，例如使用m面藍寶石基板作為前述結晶基板1，使用α-Ga2 O3 作為前述結晶層3(緩衝層)。再者，在結晶性基體110的上表面(結晶成長面，此處為緩衝層的上表面)上，例如以既定間隔配置以c軸方向為長邊方向的遮罩層2，而形成第1結晶成長層120。若以上述條件使結晶成長，則差排從結晶性基體的上表面在m軸方向上延伸，使在圖15-a中的m軸方向上開始延伸的差排往a軸方向彎曲而可使差排逐漸收束。結晶因為係在遮罩層2上橫向成長，因此結晶成長區域120B的差排密度低於結晶成長區域120A的差排密度。接著，藉由研磨等使第1結晶成長層120的上表面120a為平坦面。藉此去除在a軸方向上收束的差排密度高的結晶成長區域120A之一部分。接著，如圖15-b所示，在第1結晶成長層120的平坦上表面120a上持續進行結晶成長，形成第2結晶成長層130，得到圖15-b的積層結構體。位於遮罩層2上的第1結晶成長層120的結晶區域120B係包含ELO成長而差排密度低的良好結晶區域，又在固定方向上收束而差排密度高的區域已被去除，因此可得到在第1結晶成長層120上形成差排密度比第1結晶成長層120更低之第2結晶成長層130的結晶膜。可使位於前述遮罩層2上方的第2成長層130的結晶成長區域130B的差排密度低於位於前述遮罩層2上的第1成長層120之結晶成長區域120B的差排密度。
在形成必要的結晶成長層後，例如圖16-a所示，可將結晶性基體110去除。結晶性基體，如上所述，可為結晶基板，亦可包含結晶基板與配置於前述結晶基板上的結晶層(亦可為多層)。根據本發明之製造方法的實施態樣，至少去除結晶基板。又，根據實施態樣，亦可去除結晶基板與配置於前述結晶基板上的結晶層。再者，根據遮罩層2的材料，若無需包含於所完成之半導體裝置中，則如圖17-a所示，不僅結晶性基體，亦可將遮罩去取。又，如圖16-a所示，例如在XVIb-XVIb線切割第1結晶成長層與第2結晶層，可從大面積形成的結晶膜得到多個包含於半導體裝置的含有半導體膜與配置於半導體膜上之電極的積層結構體。另外，亦可以下述方法得到多個前述積層結構體：以大面積形成再進行縱向或橫向切割、或是形成各別所需之面積的結晶膜而不進行用以分離的切割。
作為一實施態樣，如上所述，在配置了遮罩層2的結晶性基體11上，例如使n+型α-Ga2 O3 層進行結晶成長以作為第1結晶成長層120。將在第1結晶成長層120的上表面收束的差排去除而使其平坦後，使摻雜物濃度比形成第1結晶成長層120時更低，使n-型α-Ga2 O3 層進行結晶成長，而形成第2結晶成長層130。例如，若將包含電極材料的遮罩2作為歐姆電極，如圖16-b所示，可得到包含具有歐姆接合區域的半導體膜與配置於歐姆接合區域上之歐姆電極的積層結構體。前述半導體膜包含n-型α-Ga2 O3 層作為第1半導體層13，包含n+型α-Ga2 O3 層作為第2半導體層12。亦可將與前述第2半導體層12接觸而配置的遮罩作為歐姆電極，並在前述第1半導體層13上例如使用習知的電極形成方法形成肖特基電極。藉由如此形成電極，可提高電極與半導體膜的密合性，而可得到如圖13所示的半導體裝置100。
如圖13所示之半導體裝置100，例如為SBD，其包含：半導體膜123，具有肖特基接合區域13B與歐姆接合區域12B；肖特基電極32，配置於前述半導體膜123之前述肖特基接合區域13B上；及歐姆電極35，配置於前述歐姆接合區域12B上。根據本發明之半導體裝置的實施態樣，前述半導體膜123的肖特基接合區域13B的差排密度小於前述半導體膜123的歐姆接合區域12B的差排密度，而可將結晶性良好的區域作為肖特基接合區域。此處，前述肖特基接合區域13B，係指例如在前述半導體膜123之中，和前述半導體膜123與前述肖特基電極32的界面距離100nm以內的區域。又，前述歐姆接合區域13B，係指例如在前述半導體膜123之中，和前述半導體膜123與前述歐姆電極35的界面距離100nm以內的區域。本發明的實施態樣中，前述半導體膜123較佳係具有與前述肖特基電極32之間形成肖特基接合的第1半導體層13、及與前述歐姆電極35之間形成歐姆接合的第2半導體層12。又，本發明的實施態樣中，較佳係前述第1半導體層13的差排密度小於前述第2半導體層12的差排密度。
圖14所示之半導體裝置200，例如為JBS，其包含：半導體膜123，具有肖特基接合區域13B與歐姆接合區域12B；肖特基電極32，配置於前述半導體膜123之前述肖特基接合區域13B上；及歐姆電極2，配置於前述歐姆接合區域12B上。例如，藉由上述半導體裝置的製造方法得到如圖16-b或圖17-b所示之積層結構體之後，在第1半導體層13的肖特基接合區域形成多個溝槽36，可在前述溝槽36內埋設p型半導體區域33而形成JBS的一實施態樣。例如可藉由蝕刻而選擇性蝕刻第1半導體層13來形成前述溝槽36，亦可藉由霧化CVD法的蝕刻來進行。亦可例如使用霧化CVD法在前述溝槽內形成p型半導體區域。又，作為JBS的另一實施態樣，可在前述溝槽36內形成電介質層，並在前述溝槽內隔著電介質層埋設半導體區域。根據本發明之半導體裝置的製造方法的實施態樣，可將結晶性良好的區域作為肖特基接合區域。又，根據本實施態樣，可在前述肖特基接合區域中配置埋設於多個溝槽的p型半導體區域，而可得到半導體特性良好的半導體裝置。
如上所述，本發明之半導體裝置的實施態樣中，ELO遮罩亦可包含電極材料。藉由使用前述的ELO遮罩，可輕易得到具有品質更優良之漂移層及肖特基界面等的半導體裝置，尤其可輕易得到SBD。另外，作為前述電極材料，可列舉例如：金屬或2種以上之前述金屬的合金、氧化錫、氧化鋅、氧化錸、氧化銦、氧化銦錫(ITO)、氧化鋅銦(IZO)等金屬氧化物導電膜、聚苯胺、聚噻吩或聚吡咯等有機導電氣化合物或此等的混合物等，本發明中較佳為金屬。作為前述金屬，較佳可列舉例如：選自周期表第4族～第10族中的至少1種金屬等。作為周期表第4族的金屬，可列舉例如：鈦(Ti)、鋯(Zr)、鉿(Hf)等。作為周期表第5族的金屬，可列舉例如：釩(V)、鈮(Nb)、鉭(Ta)等。作為周期表第6族的金屬，可列舉例如：鉻(Cr)、鉬(Mo)及鎢(W)等。作為周期表第7族的金屬，可列舉例如：錳(Mn)、鎝(Tc)、錸(Re)等。作為周期表第8族的金屬，可列舉例如：鐵(Fe)、釕(Ru)、鋨(Os)等。作為周期表第9族的金屬，可列舉例如：鈷(Co)、銠(Rh)、銥(Ir)等。作為周期表第10族的金屬，可列舉例如：鎳(Ni)、鈀(Pd)、鉑(Pt)等。電極的形成方法並未特別限定，可考量與前述材料的適性，從下述方法中適當選擇而形成於前述結晶性基體上：印刷方式、噴霧法、塗布方式等濕式方式、真空蒸鍍法、濺鍍法、離子植入法等物理方式、CVD、電漿CVD法等化學方法等。
又，本發明的另一實施態樣中，前述ELO遮罩較佳係包含閘電極。藉由以作為閘極絕緣膜的前述ELO遮罩被覆前述閘電極，可輕易得到優良的半導體裝置，特別是MOSFET。 前述積層結構體，尤其可較佳地用於至少含有電極與半導體層的半導體裝置，對於功率元件尤其有用。作為前述半導體裝置，可列舉：SBD、MOSFET、MIS或HEMT等電晶體或TFT、利用半導體‐金屬接合的肖特基能障二極體、與其他P層組合的PN或PIN二極體、受發光元件。
本發明的實施態樣中的半導體裝置，除了上述事項以外，可進一步根據一般方法藉由接合構件接合於引線框架、電路基板或散熱基板等而較佳地作為半導體裝置使用，尤其適合作為功率模組、反向器或轉換器使用，可更佳地用於例如使用了電源裝置的半導體系統等。與引線框架、電路基板或散熱基板接合的前述半導體裝置的較佳例顯示於圖8。圖8的半導體裝置中，半導體元件500的兩面分別藉由焊錫501與引線框架、電路基板或散熱基板502接合。藉由如此構成，可作為散熱性優良的半導體裝置。另外，本發明中較佳係以樹脂將焊接等接合構件的周圍密封。
前述電源裝置可藉由一般方法連接於配線圖案等，而從前述半導體裝置製得前述電源裝置，或是製得包含前述半導體裝置的前述電源裝置。圖5中，使用多個前述電源裝置171、172與控制電路173構成電源系統170。前述電源系統，如圖6所示，可將電子電路181與電源系統182組合而用於系統裝置180。另外，電源裝置的電源電路圖的一例顯示於圖7。圖7係顯示功率電路與控制電路所構成的電源裝置的電源電路，藉由反向器192(由MOSFET A～D所構成)以高頻切換DC電壓而轉換成AC後，以變壓器193實施絕緣及變壓，以整流MOSFET194(A～B’)進行整流後，以DCL195(平滑用線圈L1、L2)與電容器進行平滑，並輸出直流電壓。此時藉由電壓比較器197將輸出電壓與基準電壓比較，以PWM控制電路196控制反向器192及整流MOSFET194，以成為預期的輸出電壓。
本發明中前述半導體裝置較佳為功率卡，且包含冷卻器及絕緣構件，更佳為在前述半導體層的兩側分別至少隔著前述絕緣構件設置前述冷卻器，最佳為在前述半導體層的兩側分別設置散熱層，而在散熱層的外側至少隔著前述絕緣構件分別設置前述冷卻器。圖9係顯示本發明之較佳實施態樣之一的功率卡。圖9的功率卡為兩面冷卻型功率卡201，具備：冷媒管202、間隔器203、絕緣板(絕緣間隔器)208、密封樹脂部209、半導體晶片301a、金屬散熱板(突出端子部)302b，散熱器(heatsink)及電極303、金屬散熱板(突出端子部)303b、焊接層304、控制電極端子305、接合線308。冷媒管202的厚度方向剖面具有多個流路222，其係以互相隔著既定間隔在流路方向上延伸的多個分隔壁221所劃分而成。根據這種較佳的功率卡可實現更高的散熱性，而可達到更高的可靠度。
半導體晶片301a係以焊接層304接合於金屬散熱板302b內側的主面上，而金屬散熱板(突出端子部)302b以焊接層304接合於半導體晶片301a剩餘的主面上，藉此使續流二極體(flywheel diode)的陽電極面和陰電極面，以所謂的逆並聯連接至IGBT的射電極面和集電極面。作為金屬散熱板(突出端子部)302b及303b的材料，可列舉例如：Mo或W等。金屬散熱板(突出端子部)302及303b具有厚度差用以吸收半導體晶片301a之厚度差，藉此金屬散熱板102的外表面成為平面。
樹脂密封部209例如由環氧樹脂所構成，覆蓋該等金屬散熱板302b及303b的側面並加以模製成型，半導體晶片301a用樹脂密封部209而模製成型。其中，金屬散熱板302b及303b的外主面、亦即接觸受熱面完全露出。在圖12中，金屬散熱板(突出端子部)302b及303b從樹脂密封部209往右側突出，作為所謂引線框架端子的控制電極端子305，例如將形成有IGBT的半導體晶片301a之閘極(控制)電極面與控制電極端子305連接。
作為絕緣間隔器的絕緣板208，例如係以氮化鋁膜所構成，但亦可為其他絕緣膜。絕緣板208完全覆蓋金屬散熱板302b及303b而進行密合，但絕緣板208與金屬散熱板302b及303b亦可僅接觸，亦可塗布矽潤滑脂(silicon grease)等良好的導熱材料，亦可以各種方法將此等接合。又，亦可以陶瓷噴鍍等形成絕緣層，亦可將絕緣板208接合於金屬散熱板上，亦可接合或形成於冷媒管上。
以拉擠成形法或擠製成形法使鋁合金成形為板材，再將其裁切成需要的長度，以製作冷媒管202。冷媒管202的厚度方向剖面具有多個流路222，其係以互相隔著既定間隔而在流路方向上延伸的多個分隔壁221劃分而成。間隔器203，例如可為焊接合金等軟質的金屬板，但亦可為藉由塗布等而形成於金屬散熱板302b及303b之接觸面的膜(film)。此軟質之間隔器3的表面可輕易變形而配合絕緣板208的微小凹凸或翹曲、冷媒管202的微小凹凸或翹曲以降低熱阻。另外，亦可在間隔器203的表面等塗布習知的良熱傳導性油脂等，亦可省略間隔器203。 [實施例]
(實施例) 1.半導體裝置的製作 使用具有m面藍寶石基板與配置於m面藍寶石基板上的至少一部分之緩衝層的結晶性基體作為結晶成長用基板，在表面使於c軸方向上延伸的ELO遮罩相對結晶成長面形成條紋狀。另外，ELO遮罩可因應半導體裝置的目的而使用電極材料，亦可使用絕緣體材料。本實施態樣中係使用SiO2 膜作為遮罩材料之一例。如圖15-a所示，結晶性基體110具有結晶基板1與配置於前述結晶基板上的結晶層3，並將前述藍寶石基板的m面上所配置的結晶層3(α-Ga2 O3 膜)配置為緩衝層。在結晶性基體的結晶成長面上形成具有條紋狀圖案的ELO遮罩5。使ELO遮罩5的長邊方向為c軸方向。使用上述結晶成長用基板，如圖15-a所示，以霧化CVD法形成由α-Ga2 O3 所構成之結晶成長層120而得到積層結構體。得到積層結構體(c)之後，使用習知的手段形成電極等，得到半導體裝置。如此所得之半導體裝置中，ELO遮罩與結晶成長層(半導體層)的密合性優良，在半導體層與遮罩之界面中形成優良的結晶區域，因此半導體特性優良。
2.評價 針對上述1.中所得之半導體裝置進行TEM觀察。結果顯示於圖10。由圖10可知，ELO遮罩與結晶成長層(半導體層)之間亦無空隙等，其密合性優良。又，由圖10亦可知，在ELO遮罩上形成了優良的結晶區域。 [產業上的可利用性]
本發明之半導體裝置及/或半導體(例如化合物半導體電子元件等)可用於電子零件/電氣設備零件、光學/電子影像相關裝置、工業構件等所有領域，對於功率元件等尤其有用。
1:基板(藍寶石基板) 1a:基板的表面(結晶成長面) 2:遮罩 2a:遮罩 3:結晶層(緩衝層) 5:遮罩(基板上) 8:結晶成長層(半導體層) 11:基板 12:第2半導體層 12B:歐姆接合區域 13:第1半導體層 13B:肖特基接合區域 14:電極(閘電極) 15:電介質膜(閘極絕緣膜) 16:半絕緣體層 18:半導體層(通道層) 18a:n-型半導體層 18b:n+型半導體層 19:霧化CVD裝置 20:被成膜試料 21:試料台 22a:載氣源 22b:載氣(稀釋)源 23a:流量調節閥 23b:流量調節閥 24:霧氣產生源 24a:原料溶液 24b:霧氣 25:容器 25a:水 26:超音波振動子 27:成膜室 28:加熱器 32:肖特基電極 33:p型半導體區域 35:歐姆電極 36:溝槽 50:氫化物氣相磊晶(HVPE)裝置 51:反應室 52a:加熱器 52b:加熱器 53a:含鹵素之原料氣體供給源 53b:含金屬之原料氣體供給管 54a:反應性氣體供給源 54b:反應性氣體供給管 55a:含氧之原料氣體供給源 55b:含氧之原料氣體供給管 56:基板載具 57:金屬源 58:保護片 59:氣體排出部 100:半導體裝置 110:結晶性基體 120:第1結晶成長層 120A:在a軸方向上收束而差排密度高的成長區域 120A’:將在a軸方向上收束的差排密度高之成長區域去除之後 120a:第1結晶成長層的上面 120B:位於遮罩層2上的第1結晶成長層120之結晶成長區域 123:半導體膜 130:第2結晶成長層 130B:第2結晶成長層的結晶成長區域 170:電源系統 171:電源裝置 172:電源裝置 173:控制電路 180:系統裝置 181:電子電路 182:電源系統 192:反向器 193:變壓器 194:整流MOSFET 195:DCL 196:PWM控制電路 197:電壓比較器 200:半導體裝置 201:兩面冷卻型功率卡 202:冷媒管 203:間隔器 208:絕緣板(絕緣間隔器) 209:密封樹脂部 221:隔壁 222:流路 301a:半導體晶片 302b:金屬散熱板(突出端子部) 303:電極 303b:金屬散熱板(突出端子部) 304:焊接層 305:控制電極端子 308:接合線 500:半導體元件 501:焊錫 502:引線框架、電路基板或散熱基板
圖1係說明一部分的製造步驟以作為本發明之半導體裝置的製造方法的一實施態樣的示意圖。 圖2係說明本發明的實施態樣中較佳使用的氫化物氣相磊晶(HVPE)裝置的圖。 圖3係顯示本發明的實施態樣中較佳使用的結晶性基體表面上所形成之凹凸部的一態樣的示意圖。 圖4係說明本發明的實施態樣中較佳使用的霧化CVD裝置的圖。 圖5係示意顯示電源系統之一例的圖。 圖6係示意顯示系統裝置之一例的圖。 圖7係示意顯示電源裝置的電源電路圖之一例的圖。 圖8係示意顯示與引線框架、電路基板或散熱基板接合的半導體裝置之一例的圖。 圖9係示意顯示功率卡(power card)之一例的圖。 圖10係顯示本發明的實施例中的TEM影像。 圖11係顯示半導體裝置之一例的主要部分以作為本發明的實施態樣。 圖12係顯示半導體裝置之一例的主要部分以作為本發明的實施態樣。 圖13係顯示半導體裝置(SBD)的剖面圖以作為本發明的實施態樣。 圖14係顯示半導體裝置(JBS)的剖面圖以作為本發明的實施態樣。 圖15-a係顯示半導體裝置之製造步驟的一部分以作為本發明之實施態樣的概略說明圖。 圖15-b係顯示半導體裝置之製造步驟的一部分以作為本發明之實施態樣的概略說明圖。 圖16-a係顯示半導體裝置之製造步驟的一部分以作為本發明之實施態樣的概略說明圖。 圖16-b係顯示由半導體裝置的製造步驟所得之積層結構體的剖面圖以作為本發明的實施態樣。 圖17-a係顯示由半導體裝置的製造步驟所得之積層結構體的剖面圖以作為本發明的實施態樣。 圖17-b係顯示由半導體裝置的製造步驟所得之積層結構體的剖面圖以作為本發明的實施態樣。 圖17-c係顯示由半導體裝置的製造步驟所得之半導體裝置之一例以作為本發明的實施態樣。
12:第2半導體層
12B:歐姆接合區域
13:第1半導體層
13B:肖特基接合區域
32:肖特基電極
35:歐姆電極
100:半導體裝置
123:半導體膜

Claims (24)

  1. 一種半導體裝置，包含：半導體膜，含有肖特基接合區域與歐姆接合區域；肖特基電極，配置於所述半導體膜之所述肖特基接合區域上；及歐姆電極，配置於所述歐姆接合區域上，其中所述半導體膜的肖特基接合區域之差排密度小於所述半導體膜的歐姆接合區域之差排密度。
  2. 如請求項1所述之半導體裝置，其中所述半導體膜包含具有所述肖特基接合區域的第1半導體層與具有所述歐姆接合區域的第2半導體層。
  3. 如請求項2所述之半導體裝置，其中所述第2半導體層為n+型半導體層。
  4. 如請求項2或3所述之半導體裝置，其中所述第1半導體層為n-型半導體層。
  5. 如請求項2至4中任一項所述之半導體裝置，其中所述第1半導體層至少具有1個溝槽。
  6. 如請求項1至5中任一項所述之半導體裝置，其中所述半導體膜包含橫向成長區域。
  7. 如請求項1至6中任一項所述之半導體裝置，其中所述半導體膜的厚度為1μm以上。
  8. 如請求項2至7中任一項所述之半導體裝置，其中所述第2半導體層具有剛玉結構。
  9. 如請求項2至8中任一項所述之半導體裝置，其中所述第2半導體層至少含鎵。
  10. 如請求項2至9中任一項所述之半導體裝置，其中所述第1半導體層至少含鎵。
  11. 如請求項2至10中任一項所述之半導體裝置，其中所述第1半導體層含有p型的半導體區域。
  12. 如請求項1至11中任一項所述之半導體裝置，其為功率元件。
  13. 如請求項1至12中任一項所述之半導體裝置，其為肖特基能障二極體(SBD，schottky barrier diode)。
  14. 如請求項1至12中任一項所述之半導體裝置，其為接面能障二極體(JBD，junction barrier diode)。
  15. 一種半導體系統，具備半導體裝置，所述半導體裝置為如請求項1至14中任一項所述之半導體裝置。
  16. 一種半導體裝置的製造方法，包含：在結晶基板上以所述結晶基板c軸方向為長邊方向而配置遮罩的步驟；及在配置有所述遮罩的結晶性基板上使半導體膜結晶成長的步驟。
  17. 一種半導體裝置的製造方法，包含：在形成於結晶基板上的結晶層上以c軸方向為長邊方向而配置遮罩的步驟；及在配置有所述遮罩的結晶層上使半導體膜結晶成長的步驟。
  18. 如請求項16或請求項17所述之製造方法，其中所述遮罩包含電極材料。
  19. 如請求項16或請求項17所述之製造方法，其中所述遮罩包含電介質材料。
  20. 如請求項16至19中任一項所述之製造方法，其包含：在所述結晶基板的a軸方向上使差排收束的步驟。
  21. 如請求項16至20中任一項所述之製造方法，其包含：至少去除所述結晶基板的步驟。
  22. 如請求項16至20中任一項所述之製造方法，其包含：至少去除所述結晶基板與所述遮罩的步驟。
  23. 如請求項17至20中任一項所述之製造方法，其包含：至少去除所述結晶基板與所述結晶層的步驟。
  24. 如請求項17所述之製造方法，其中所述結晶層係由霧化CVD法形成於所述結晶基板上。
TW110103060A 2020-01-27 2021-01-27 半導體裝置及半導體裝置的製造方法 TW202147455A (zh)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP2020-010926 2020-01-27
JP2020010924 2020-01-27
JP2020010926 2020-01-27
JP2020-010925 2020-01-27
JP2020-010927 2020-01-27
JP2020-010924 2020-01-27
JP2020010927 2020-01-27
JP2020010925 2020-01-27

Publications (1)

Publication Number Publication Date
TW202147455A true TW202147455A (zh) 2021-12-16

Family

ID=77079917

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110103060A TW202147455A (zh) 2020-01-27 2021-01-27 半導體裝置及半導體裝置的製造方法

Country Status (7)

Country Link
US (1) US20220367674A1 (zh)
EP (1) EP4098781A4 (zh)
JP (1) JPWO2021153609A1 (zh)
KR (1) KR20220127301A (zh)
CN (1) CN115023816A (zh)
TW (1) TW202147455A (zh)
WO (1) WO2021153609A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2023048150A1 (zh) * 2021-09-22 2023-03-30
WO2024048710A1 (ja) * 2022-08-31 2024-03-07 株式会社Flosfia 結晶膜および結晶膜の製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5343224B2 (zh) 1973-12-15 1978-11-17
JP3139445B2 (ja) * 1997-03-13 2001-02-26 日本電気株式会社 ＧａＮ系半導体の成長方法およびＧａＮ系半導体膜
JP4406999B2 (ja) * 2000-03-31 2010-02-03 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体の製造方法及びｉｉｉ族窒化物系化合物半導体素子
JP3803611B2 (ja) * 2002-05-16 2006-08-02 松下電器産業株式会社 半導体基板、半導体素子、および半導体素子の製造方法
JP2014005189A (ja) * 2012-05-31 2014-01-16 Mitsubishi Chemicals Corp 周期表第１３族金属窒化物半導体基板の製造方法
JP2014049616A (ja) * 2012-08-31 2014-03-17 Sony Corp ダイオードおよびダイオードの製造方法
JP5343224B1 (ja) 2012-09-28 2013-11-13 Ｒｏｃａ株式会社 半導体装置および結晶
US8952481B2 (en) * 2012-11-20 2015-02-10 Cree, Inc. Super surge diodes
JP5397794B1 (ja) 2013-06-04 2014-01-22 Ｒｏｃａ株式会社 酸化物結晶薄膜の製造方法
JP5397795B1 (ja) 2013-06-21 2014-01-22 Ｒｏｃａ株式会社 半導体装置及びその製造方法、結晶及びその製造方法
JP6067532B2 (ja) 2013-10-10 2017-01-25 株式会社Flosfia 半導体装置
JP2016100593A (ja) 2014-11-26 2016-05-30 株式会社Flosfia 結晶性積層構造体
JP6945119B2 (ja) 2014-11-26 2021-10-06 株式会社Flosfia 結晶性積層構造体およびその製造方法
JP6478020B2 (ja) 2014-11-26 2019-03-06 株式会社Flosfia 結晶成長用基板、結晶性積層構造体およびそれらの製造方法ならびにエピタキシャル成長方法
JP6422159B2 (ja) 2015-02-25 2018-11-14 国立研究開発法人物質・材料研究機構 α−Ｇａ２Ｏ３単結晶、α−Ｇａ２Ｏ３の製造方法、および、それを用いた半導体素子
JP7037142B2 (ja) * 2017-08-10 2022-03-16 株式会社タムラ製作所 ダイオード
JP2019034883A (ja) 2017-08-21 2019-03-07 株式会社Flosfia 結晶膜の製造方法
CN109423694B (zh) 2017-08-21 2022-09-09 株式会社Flosfia 结晶膜、包括结晶膜的半导体装置以及制造结晶膜的方法
JP7248961B2 (ja) * 2017-08-24 2023-03-30 株式会社Flosfia 半導体装置
KR102406518B1 (ko) 2017-11-21 2022-06-10 현대자동차주식회사 수신 정보 자동 필터링 장치, 그를 포함한 시스템 및 그 방법

Also Published As

Publication number Publication date
KR20220127301A (ko) 2022-09-19
US20220367674A1 (en) 2022-11-17
CN115023816A (zh) 2022-09-06
JPWO2021153609A1 (zh) 2021-08-05
WO2021153609A1 (ja) 2021-08-05
EP4098781A1 (en) 2022-12-07
EP4098781A4 (en) 2024-05-15

Similar Documents

Publication Publication Date Title
JP7315137B2 (ja) 結晶性酸化物膜
JP7315136B2 (ja) 結晶性酸化物半導体
US20220367674A1 (en) Semiconductor device and method of manufacturing semiconductor device
US20220223680A1 (en) Multilayer structure and semiconductor device
US20220384663A1 (en) Semiconductor element and semiconductor device
US20220376056A1 (en) Semiconductor element and semiconductor device
TW202209688A (zh) 半導體裝置
US20220406943A1 (en) Semiconductor device and crystal growth method
JP7510123B2 (ja) 半導体装置
JP2021118266A (ja) 半導体装置
WO2021141125A1 (ja) 半導体装置
WO2021141126A1 (ja) 半導体装置
WO2022080336A1 (ja) 半導体装置
TW202220206A (zh) 半導體裝置
US20230253462A1 (en) Crystalline oxide film, multilayer structure and semiconductor device
JP2021111712A (ja) 半導体装置
JP2023143723A (ja) 積層構造体および半導体装置